JP5064867B2 - 同時スイッチングノイズを低減するプリアンブルを含むｄｃバランスエンコーディングされたデータのための送受信方法及びシステム - Google Patents

Description

本発明は、データを送信及び受信するシステム及び方法に係り、より詳細には、データ送／受信と関連してデータをエンコーディングし、デコーディングするシステム及び方法に関する。

データ送信／受信システム及び方法は、さらに高速でデータ増加量を伝送するのに使われている。データ送信／受信システム及び方法において、伝送を容易にするためにデータをエンコードディング（または、コーディング）し、後に受信された前記エンコーディングされたデータをデコーディングすることが要求されている。

広く使われるコーディング方法のうち一つは、ＤＣバランスコーディングである。当業者に広く知られたように、ＤＣバランスコーディングは、隣接したデータシンボルの間でＤＣバランス及びバウンドされた隔差（ｂｏｕｎｄｅｄ ｄｉｓｐａｒｉｔｙ）を果たしながら、コーディングデータが望ましいクロック復旧のための十分な状態変化を提供するようにデータをコーディングするための技術である。

広く使われるＤＣバランスコーディングのうち一つが、８Ｂ／１０Ｂコーディングである。前記スキーム（ｓｃｈｅｍｅ）の名称が暗示するように、８Ｂ／１０Ｂエンコーディングで８ビットデータは、度々シンボルあるいはキャラクターとも言う１０ビットエンティティ（ｅｎｔｉｔｙ）として伝送される。

データの最下位の５ビットは６ビットグループにエンコーディングされ、データの最上位の３ビットは４ビットグループにエンコーディングされる。このようなコードグループは、伝送される１０ビットシンボルを構成するために共に連結される。

８Ｂ／１０Ｂエンコーディングは、８ビットのワードをエンコーディングするために １０ビットシンボルを使うので、８ビットワードで可能な２５６個それぞれのワードが二つの異なる方法でエンコーディングされうる。

このような二者択一的エンコーディングを使うので、前記スキームはロングターム（ｌｏｎｇ ｔｅｒｍ）ＤＣバランスを成しうる。前記８Ｂ／１０Ｂエンコーディングは、ＩＥＥＥ １３９４ｂ、Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）、デジタルオーディオテープのようなオーディオ保存装置に使われることができ、また広くインターフェース装置に使用されうる。

８Ｂ／１０Ｂ ＤＣバランスエンコーディングは、特許文献１に記述されている。

特許文献１の要約書に記述されているように、同一の效果のための二進ＤＣバランスされたコードとこれを実施するためのエンコーダ回路とが記述されており、エンコーダ回路は、タイミングと低い周波数制約（ｃｏｎｓｔｒａｉｎｔｓ）による電磁場または光学伝送ラインを通じる伝送のために８ビット情報を１０ビットに変換する。

このコードの重要性は、少ない回路数で具現可能で通常認められる基準で測定される時、理論的な限界値近くの卓越な成果を有することである。

前記８Ｂ／１０Ｂコーダーは、５Ｂ／６Ｂコーダーに加えて３Ｂ／４Ｂコーダーに分けられる。前記入力コードポイント（ｉｎｐｕｔ ｃｏｄｅ ｐｏｉｎｔｓ）は、出力コードポイントに割り当てられて伝送に要求されるビット変化の数が最小化され、いくつかのクラス（ｃｌａｓｓｅｓ）にグループ化されうる。

８Ｂ／１０Ｂエンコードのさらに他の例は、特許文献２に記述されている。

特許文献２の要約書に記述されているように、１２ビットコードの１０ビットのワイドデータパケット（１０−ｂｉｔ ｗｉｄｅ ｄａｔａ ｐａｃｋｅｔｓ）を伝送するための修正された８Ｂ／１０Ｂシステムを使うための方法と装置とが提供される。このシステムで、５Ｂ／６Ｂエンコーダ及びデコーダは、１０ビットのワイドデータを２個の５ビットのニブルに分離させる。信頼できるバイト境界を提供するために他の１２ビットコードワードに対してエイリアシング（ａｌｉａｓｉｎｇ）不能である唯一のコードが提供される。

図１は、特許文献２の図１のコピー（ｒｅｐｒｏｄｕｃｔｉｏｎ）である。特許文献２のカラム６の上段に言及されたように、図１は、８Ｂ／１０Ｂ送信器１及び受信器２の従来技術の８Ｂワイド構成に関するブロック図である。前記送信器１のラッチ４及びエンコーダ５は、単に８ビットの全然加工されていないデータを受けるように構成され、前記エンコーダ５は、前記８ビットの全然加工されていないデータを１０ビット並列コードに変換するように構成され、前記１０ビット並列コードはその次にシフター７からシリアデータに転換され、伝送リンク８を介して前記受信器２に送られる。受信器２もデコーダ１１での１０ビットデコーディング後には、８ビット構成で制限される。

図２Ａは、送信部２０及び受信部３０を含むインターフェースシステム１０である通常のデータ送受信システムの回路図である。

データビットＤＱ１ないしＤＱＮは、多数の信号をドライブするためのドライバーＤ１ないしＤＮまたは伝送ラインＬｉｎｅ１ないしＬｉｎｅＮに入力される。受信部３０において、多数の入力バッファＡ１ないしＡＮは、電源電圧ＶＤＤに接続されうる終端抵抗Ｒ１ないしＲＮを含みうる。

基準電圧は、また前記入力バッファＡ１ないしＡＮに印加されうる。前記基準電圧は、前記電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間に結合された一つまたはそれ以上の抵抗によって発生するか、他の従来の技術によって発生しうる。内部電源電圧及びグラウンド電圧のそれぞれは、図２ＡでＶＤＤＱとＶＳＳＱとに表示される。

図２Ａで図示したように、寄生インダクタンスＬ１ないしＬ４は、前記インターフェースシステム１０に存在できる。ロジックレベル０を伝送する時、このような寄生インダクタンス及び／または他の寄生インダクタンスは、図２でＩＤＱ‘０’に表示された点線で図示された電流パス（ｐａｔｈ）を生成することで同時スイッチングノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ、ＳＳＮ）が生成されうる。

したがって、図２Ａで図示したように、前記ドライバーＤ１ないしＤＮは、インバータである。前記データが１である時、生成される寄生電流パスがないことがある。しかし、前記データが０である時は、前記伝送ラインＬｉｎｅ１ないしＬｉｎｅＮを介して電流パスＩＤＱ‘０’が生成される。

したがって、前記データレベルによって前記ドライバーの総電流消耗は変わり、これはＳＳＮを生成できる。

前記寄生インダクタンスＬｉｎｅ１ないしＬｉｎｅＮは、ノイズ（ジッタ）の原因であり、前記データ信号の電圧マージン及び／または時間マージンを減少させることがある。前記ノイズは、また前記データ周波数及び／またはシステムの性能を落とすことがある。ＳＳＮは、前記受信部３０´の終端抵抗Ｒ１ないしＲＮがグラウンド電圧ＶＳＳに接続される時、前記点線ＩＤＱ‘１’で図示したように前記データが１である時、図２Ｂのインターフェース１０´でも生成されうる。前記ＳＳＮは、寄生インダクターが原因になることがあるので、前記ＳＳＮはまたＬ（ｄｉ／ｄｔ）ノイズにも表われることがある。

ＤＣバランスコーディングは、前述したＳＳＮを低減できる。特に、図３Ａに図示したように、ＤＣバランスコード化されていない８ビット並列データの伝送の間にＶＳＳＱにおいて大きい電流の変化が誘因されうる。

例えば、図３Ａに図示したように、データビットＤＱ１ないしＤＱ８のデータワードＤ１ないしＤ４は、リード／ライト（ｒｅａｄ／ｗｒｉｔｅ）動作でも言及されうるという点で順次に（ｓｅｒｉａｌｌｙ）伝送される。

図３Ａで、８ＩＤＱの電流変化を示すように、何れか二つの隣接ワード間のデータビットの差は、８（すべて０からすべて１への遷移またはその逆も同様である）までにすることができる。

図３Ａに図示したように、このような電流変化は、大きいＳＳＮまたはＬ（ｄｉ／ｄｔ）ノイズを生成できる。

図３Ａで、ＸＩＤＱ（Ｘ＝０．．．．８）用語は、８ビットワードで０または１の個数を表わすということを当業者なら理解できる。したがって、３ＩＤＱは３個の０と５個の１を表わし（または、その逆も同様である）、８ＩＤＱは８個の０と１とが一つもないこと（ｎｏ ＯＮＥｓ）を表わす（または、その逆も同様である）。

図３Ｂは、所定のワードで１の最小個数が４であり、１の最大個数が６である８Ｂ／１０Ｂ ＤＣコーディングスキームを使うＤＣバランスコーディングを表わす。したがって、図３Ｂを参照すれば、８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたワードは、１の個数が４、５、及び６であり、対応する０の個数が６、５、及び４である１０ビットを含む。８Ｂ／１０Ｂ ＤＣバランスコード化されたデータの隣接ワード間で電流変化を減少させることでＬ（ｄｉ／ｄｔ）ノイズまたはＳＳＮを低減しうる。

したがって、８Ｂ／１０ＢバランスエンコーディングのようなＤＣバランスエンコーディングは、高速伝送をするために寄生インダクタンスによって起因した同時スイッチングノイズを低減しうる。それにもかかわらず、伝送速度が引続き増加するので、８Ｂ／１０Ｂ ＤＣバランスコーディングシステム及び方法のようなＤＣバランスコーディングシステム及び方法を使う時にも、同時スイッチングノイズをさらに低減させることが望ましい。
Ｕ．Ｓ．特許４，４８６，７３９（“Ｂｙｔｅ Ｏｒｉｅｎｔｅｄ ＤＣ Ｂａｌａｎｃｅｄ（０，４）８Ｂ／１０Ｂ Ｐａｒｔｉｔｉｏｎｅｄ Ｂｌｏｃｋ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｄｅ”、Ｆｒａｎａｓｚｅｋ ｅｔ ａｌ） Ｕ．Ｓ特許５，３８７，９１１（“Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｔｒａｎｓｍｉｔｔｉｎｇ ａｎｄ Ｒｅｃｅｉｖｉｎｇ Ｂｏｔｈ ８Ｂ／１０Ｂ Ｃｏｄｅ ａｎｄ １０Ｂ／１２Ｂ Ｃｏｄｅ ｉｎ ａ Ｓｗｉｔｃｈａｂｌｅ ８Ｂ／１０Ｂ Ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ Ｒｅｃｅｉｖｅｒ”、Ｇｌｅｉｃｈｅｒｔ ｅｔ ａｌ）

本発明が果たそうとする技術的課題は、同時スイッチングノイズをさらに低減する方法及びシステムを提供することである。

本発明の実施形態によれば、所定のロジック値を有する少なくとも一つのビットであるが、ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数未満である前記所定のロジック値を有する中間（ｉｎｔｅｒｍｅｄｉａｔｅ）数のビットを提供するように構成されたダミーデータ（Ｄｕｍｍｙ Ｄａｔａ）のプリアンブル（Ｐｒｅａｍｂｌｅ）を伝送することによって、ＤＣバランスエンコーディングされたデータが伝送される。そのとき、前記ＤＣバランスエンコーディングされたデータが伝送される。

本発明の一実施形態によれば、ダミーデータである前記プリアンブルはゼロ（ｚｅｒｏ）ＳＳＮより多いが（ｍｏｒｅ ｔｈａｎ）、前記ＤＣバランスエンコーディングされたデータによって生成された最大ＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓ）未満である（ｌｅｓｓ ｔｈａｎ）中間ＳＳＮレベルを生成できる。したがって、ＤＣバランスエンコーディングされたデータの最初のワードの伝送に起因したＳＳＮは低減されうる。

実施形態において、ダミーデータである前記プリアンブルは、前記ＤＣバランスエンコーディングされたデータの最初のワード内の所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有するビットの固定された中間数のビット（ａ ｆｉｘｅｄ ｉｎｔｅｒｍｅｄｉａｔｅ ｎｕｍｂｅｒ ｏｆ ｂｉｔｓ ｏｆ ａ ｇｉｖｅｎ ｌｏｇｉｃ ｖａｌｕｅ）を提供するように構成されたダミーデータである固定されたプリアンブルを備える。

例えば、実施形態において、前記ダミーデータである固定されたプリアンブルは、前記ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数の２分の１に相応する。

他の実施形態において、前記ＤＣバランスエンコーディングされたデータが８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータである時、前記所定のロジック値を有する前記固定された中間数のビットは少なくとも１ビットであるが、６ビット未満である。８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータを使う本発明の他の実施形態で、所定のロジック値を有する前記固定された中間数のビットは、前記所定のロジック値を有する３ビットである。

他の実施形態で、ダミーデータである前記プリアンブルは、前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビット（ａ ｖａｒｉａｂｌｅ ｉｎｔｅｒｍｅｄｉａｔｅ ｎｕｍｂｅｒ ｏｆ ｂｉｔｓ ｏｆ ｔｈｅ ｇｉｖｅｎ ｌｏｇｉｃ ｖａｌｕｅ）を提供するように構成されたダミーデータである可変プリアンブルを備える。

実施形態で、前記可変プリアンブルは、前記ＤＣバランスエンコーディングされたデータの前記最初のワード内の前記所定のロジック値を有するビットの２分の１を含みうる。

実施形態で、ダミーデータである単一プリアンブルワードが提供される。他の実施形態では、ダミーデータである複数のプリアンブルワードが順次に伝送される。前記ダミーデータである複数のプリアンブルワードは、ダミーデータである第１プリアンブルワードと前記第１プリアンブルワードよりさらに多い所定のレベル値を有するビットを有する第２プリアンブルワードとを備える。

また、固定された複数のプリアンブルワード及び／または可変複数のプリアンブルワードは、本発明の多様な実施形態で提供されうる。前記固定された複数のプリアンブルワードで前記第１及び第２プリアンブルワードは、前記ＤＣバランスエンコーディングされたデータの前記最初のワード内で前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供する。

一方、前記可変複数のプリアンブルに対して前記第１プリアンブルワード及び前記第２プリアンブルワードは、前記ＤＣバランスエンコーディングされたデータの前記最初のワード内の前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成される。

また、固定されたプリアンブルワード及び可変プリアンブルワードの組合わせが提供されることもある。例えば、実施形態で、前記ＤＣバランスエンコーディングされたデータが８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータである時、前記固定された第１プリアンブルワードは前記所定のロジック値を有する２ビットを有し、前記固定された第２プリアンブルワードは前記所定のロジック値を有する４ビットを有する。

可変複数のプリアンブルワードで、前記可変第１プリアンブルワードは、前記ＤＣバランスエンコーディングされたデータの前記最初のワード内の前記所定のロジック値を有するビット数の４分の１を有することができ、前記可変第２プリアンブルワードは、前記ＤＣバランスエンコーディングされたデータの前記最初のワード内の前記所定のロジック値を有するビット数の２分の１を有しうる。

ＤＣバランスエンコーディングされたデータは、また本発明の他の実施形態によって受信されうる。具体的に、ダミーデータであるプリアンブルとＤＣバランスエンコーディングされたデータとが受信されうる。前記ダミーデータは除去されることができ、前記受信されたＤＣバランスエンコーディングされたデータはデコーディングされる。ダミーデータである前記プリアンブルは、本発明の前述した実施形態のうち何れか一つによって具現可能である。

本発明の他の実施形態は、ゼロＳＳＮより大きいが、前記ＤＣバランスエンコーディングされたデータによって生成された最大ＳＳＮ未満である中間レベルのＳＳＮを生成するように構成されたダミーデータであるプリアンブルを前記ＤＣバランスエンコーディングされたデータを伝送する前に伝送することによって、前記ＤＣバランスエンコーディングされたデータによって起因したＳＳＮを低減させる方法を提供する。

本発明の他の実施形態は、ＤＣバランスエンコーディングされたデータのためのデータ送信器を提供する。このような送信器は、データエンコーディング部、プリアンブルコード発生器、マルチプレクサ及び出力ドライバーを備えることができる。前記データエンコーディング部は、データをＤＣバランスエンコーディングされたデータにエンコーディングするように構成される。

前記プリアンブルコード発生器は、所定のロジック値を有する少なくとも一つのビットであるが、ＤＣバランスエンコーディングされたデータ内の前記所定のロジック値を有するビットの最大数を超えない前記所定のロジック値を有する中間数のビットを提供するダミーデータであるプリアンブルを発生させる。

前記マルチプレクサは、前記データエンコーディング部と前記プリアンブル発生器とに応答して、前記プリアンブルに後続して前記ＤＣバランスエンコーディングされたデータを提供するように構成される。最後に、前記出力ドライバーは、前記マルチプレクサによって応答し、前記ＤＣバランスエンコーディングされたデータが後続するダミーデータである前記プリアンブルを伝送するように構成される。

本発明による実施形態と関連して前述したように、固定されたプリアンブル、可変プリアンブル、単一ワードのプリアンブル及び／または複数のプリアンブルワードが発生するか伝送されうる。

本発明による他の実施形態は、データ受信器を提供する。このようなデータ受信器は、データ入力バッファ、及びデコーディング部を含む。前記データ入力バッファは、ダミーデータであるプリアンブルに後続するＤＣバランスエンコーディングされたデータを含むデータを受信し、前記ダミーデータを検出して除去するように構成される。

前記デコーディング部は、前記データ入力バッファによって受信された前記ＤＣバランスエンコーディングされたデータをデコーディングするように構成される。前記データ入力バッファは、前記ダミーデータを検出するように構成されるプリアンブルコード検出器と、前記ダミーデータを選択的に除去し、前記ＤＣバランスエンコーディングされたデータを前記デコーディング部に選択的に提供するように構成されるデマルチプレクサとを含みうる。

前述したすべての実施形態の場合で見たように、ダミーデータである前記プリアンブルは、ダミーデータである固定されたプリアンブル、可変フリアンブル、単一ワードプリアンブル及び／または複数ワードのプリアンブルを備えることができる。

また、本発明の実施形態によるデータ送信器及びデータ受信器は、前述したプリアンブルを含んだデータを送信し、受信できる双方向送受信器を提供するように結合されうる。

最後に、前述したすべての実施形態は、所定のロジック値を有するビット数を言及した。実施形態で、これは０の数に対応できる一方、他の実施形態では、１の数に対応できる。実施形態で、前記データ受信器が電源電圧と連結された終端抵抗を含む時、前記所定のロジック値を有するビットは、０になる。

一方、他の実施形態では、前記データ受信器がグラウンドに連結された終端抵抗を含む時は、前記所定のロジック値を有するビットは、１である。

本発明によれば、同時スイッチングノイズが減る效果がある。

前記技術的課題を果たすための本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。

本発明の実施形態は、８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータのようなＤＣバランスエンコーディングされたデータが隣接データワード間でＳＳＮを低減できるが、データの最初のワードを伝送するやいなや大きいＳＳＮが発生することがあるという認識からもたらされる。

図４は、このような認識を説明する。図４の上部タイミング図に図示されたように、Ｄ１、Ｄ２、Ｄ３、及びＤ４に表示された多数の８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータワードが伝送される。それぞれのワードは、１０ビットＤＱ１ないしＤＱ１０を含む。図４の下部線図は、それぞれのワードによって発生するスイッチング電流を表わす。ここで、スイッチング電流（ＶＳＳＱ電流）はＩＤＱに表示され、前記所定のロジック値（ここでは、０）を有するビット数に比例する。

したがって、図４の下部線図に図示されたように、前記第１ワードＤ１と第２ワードＤ２との間の遷移（ｔｒａｎｓｉｔｉｏｎ）は、２ＩＤＱ電流変化を引き起こす。前記第２ワードＤ２と第３ワードＤ３との間の遷移は、１ＩＤＱ電流変化を引き起こし、前記第３ワードＤ３と第４ワードＤ４との間に遷移は、１ＩＤＱ電流変化を引き起こす。８Ｂ／１０Ｂエンコーディングに起因して隣接ワードの間の最大電流変化は２ＩＤＱであり、ある隣接ワードは単に１ＩＤＱ電流変化を生産するか、如何なる電流変化も引き起こさない。

しかし、図４に図示されたように、前記第１ワードＤ１を伝送する以前には如何なるスイッチング電流も引き起こさないので、前記第１ワードＤ１を伝送するやいなや前記電流変化は、前記ＤＣバランスエンコーディングされたデータの隣接ワードの間で提供される最大電流変化の３倍に該当する６ＩＤＱほど高くなりうる。このような大きい電流変化は、データ伝送の開始点で大きいＳＳＮ（Ｌ（ｄｉ／ｄｔ）ノイズ）を発生させる。

本発明の実施形態によるデータ伝送開始時にダミーデータであるプリアンブルを追加することでデータ伝送開始時にこのような大きいＳＳＮを低減しうる。図５は、本発明の実施形態によって行うことができる動作のフローチャートである。

図５を参照すれば、前記ＤＣバランスエンコーディングされたデータは、最初に所定のロジック値を有する中間数のビットを提供するように構成される（配列される）ダミーデータであるプリアンブルを伝送することで伝送される。前記中間数のビットは、前記所定のロジック値を有する１ビットより大きいが、前記ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数より小さい。次に、ブロック５２０で前記ＤＣバランスエンコーディングされたデータが伝送される。

前記ＤＣバランスエンコーディングされたデータの伝送に先立って中間数のビットを含むダミーデータであるプリアンブルを伝送することによって、ＳＳＮは前記プリアンブルデータが存在していない時に比べて低減しうる。

一例として、８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータは、常に４、５、及び６個のゼロを含みうる。この場合、前記プリアンブルは、１個のゼロないし５個のゼロを有することができる。

以下、他の例を後述する。下記実施形態では、ダミーデータである前記プリアンブルは、常にＤＣバランスエンコーディングされたデータの最初のワード内の前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する同一の中間数のビット（固定されたプリアンブル）を含みうる。

他の実施形態では、前記プリアンブルは、ＤＣバランスエンコーディングされたデータの最初のワード内の前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変数のビット（ａ ｖａｒｉａｂｌｅ ｎｕｍｂｅｒ ｏｆ ｂｉｔｓ ｏｆ ｔｈｅ ｇｉｖｅｎ ｌｏｇｉｃ ｖａｌｕｅ）を含む。

また、後述するように、単一プリアンブルワード（固定されたまたは可変）または複数のプリアンブルワードが提供されうる。

前記複数のプリアンブルワードは、さらに多い段階的な電流変化を提供することができ、単一プリアンブルワードを使うことに比べてＳＳＮをさらに低減しうる。

このような実施形態のそれぞれは、さらに詳しく後述される。

図６は、本発明の他の実施形態によるＤＣバランスエンコーディングされたデータを伝送する時、ＳＳＮを低減する動作を行うフローチャートである。図６に図示されたように、ブロック６１０でゼロＳＳＮより大きいが、前記ＤＣバランスエンコーディングされたデータによって生成される最大ＳＳＮ未満である中間レベルのＳＳＮを生成するように構成されるプリアンブルが伝送される。

次に、ブロック５２０で説明するように、前記ＤＣバランスコードが伝送される。前述したように、前記プリアンブルは、前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に対し独立的な固定されたプリアンブル、前記ＤＣバランスエンコーディングされたデータの最初のワードの内容（ｃｏｎｔｅｎｔｓ）に左右される可変プリアンブル、単一プリアンブルワード及び／または複数のプリアンブルワードであり得る。

したがって、プリアンブルが中間レベルのＳＳＮを生成する限り、前記所定のロジック値を有する中間数のビット以外の他の構成を有するように構成されるプリアンブル（ｐｒｅａｍｂｌｅｓ ｔｈａｔ ｃｏｎｆｉｇｕｒｅｄ ｉｎ ｃｉｎｆｉｇｕｒａｔｉｏｎｓ ｏｔｈｅｒ ｔｈａｎ ａｎ ｉｎｔｅｒｍｅｄｉａｔｅ ｎｕｍｂｅｒ ｏｆ ｂｉｔｓ ｏｆ ｔｈｅ ｇｉｖｅｎ ｌｏｇｉｃ ｖａｌｕｅ）も提供されうる。

図７は、本発明の多様な実施形態によるＤＣバランスエンコーディングされたデータを受信するための動作のフローチャートである。図７に図示されたように、ブロック７１０で前述した実施形態のうち何れか一つによるプリアンブルは受信される。ブロック７２０で前記プリアンブルは除去され、ブロック７３０で前記ＤＣバランスエンコーディングされたデータはデコーディングされる。

図８ないし図１７に関連して、本発明の多様な実施形態が説明される。すべてのこのような実施形態において、前記ＤＣバランスエンコーディングされたデータは、８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、前記所定のロジック値を有するビットは、０である。このような実施形態は、電源電圧に連結されうる終端抵抗を含むデータ受信器と共に使われうる。

しかし、８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータ以外のＤＣバランスエンコーディングされたデータのための類似した実施形態も提供されうるということは、当業者によって理解されることができ、例えば、前記所定のロジック値を有するビットが１であれば、前記終端抵抗はグラウンドに連結されうる類似した実施形態が提供されうる。

図８は、本発明の多様な実施形態によるデータ送受信システム８００のブロック図である。前記送受信システム８００は、図８で送信器８１０及び受信器８２０を含むＮビット単一型並列データインターフェースシステム（Ｎ−ｂｉｔ ｓｉｎｇｌｅ ｅｎｄｅｄ ｐａｒａｌｌｅｌ ｄａｔａ ｉｎｔｅｒｆａｃｅ ｓｙｓｔｅｍ）として具現される。しかし、図８の実施形態は、前記送信器８１０から前記受信器８２０への伝送を表わすが、各端（ｅａｃｈ ｅｎｄ）が送信器と受信器とを含む双方向システムが提供されてもよい。

図８を参照すれば、前記データ送信器８１０は、ＮビットデータのようなデータをＭビットデータのようなＤＣバランスエンコーディングされたデータにエンコーディングするように構成されるデータエンコーディング部８１４を含む。

プリアンブルコード発生器８１２は、少なくとも１個のゼロであるが、前記ＤＣバランスエンコーディングされたデータ内のゼロの最大数未満である所定のロジック値（ここでは、ゼロ）を有する中間数のビットを提供するように構成されるダミーデータであるプリアンブルＰＣＤ１ないしＰＣＤ１０を発生させるように構成される。

マルチプレクサ８１５は、前記データエンコーディング部８１４及び前記プリアンブルコード発生器８１２に応答して、ダミーデータであるＭ（≧１）ビットのプリアンブルワードに後続してＭ（≧１）ビットワードである前記ＤＣバランスエンコーディングされたデータを提供するように構成される。

出力ドライバー８１６は、前記マルチプレクサ８１５に応答して、ダミーデータである前記プリアンブルワード（または、ワード）に後続してＤＣバランスエンコーディングされたデータワードを伝送するように構成される。また、図８に図示されたように、前記送信器８１０は、ＤＣバランスエンコーディングされた本来のデータを保存するデータ保存部８１３を含むことができ、ＲＤ命令をデコーディングしてＩＲＤ命令で前記データ保存部８１３を制御し、ＰＥＮ命令で前記プリアンブルコード発生器８１２と前記マルチプレクサ８１５とを制御する命令デコーダ部８１１を含みうる。

前記データ受信器８２０は、データ入力バッファ８２５、デコーディング部８２３、及びデータ保存部８２４を含む。前記データ入力バッファ８２５は、ダミーデータであるプリアンブルに後続するＤＣバランスエンコーディングされたデータを含むデータを受信し、前記ダミーデータを検出して除去するように構成される。前記デコーディング部８２３は、前記入力データバッファ８２５によって受信された前記ＤＣバランスエンコーディングされたデータをデコーディングするように構成される。

図８に図示されたように、さらに具体的に説明すれば、前記入力データバッファ８２５は、前記ダミーデータを検出するためにＣＭＤ命令に応答するプリアンブルコード検出器８２１を含みうる。デマルチプレクサ８２２は、前記プリアンブルコード検出器８２１からのＴ命令に応答し、選択的に前記ダミーデータを除去して選択的にＭビットのＤＣバランスエンコーディングされたデータを前記デコーディング部８２３に提供するように構成される。

Ｎビットの前記デコーディングされたデータは、前記データ保存部８２４に保存される。また、本発明の多様な他の実施形態による送信器８１０と受信器８２０との多様な他の構成が提供されてもよいことは、当業者によって理解されうる。

Ｍ信号ラインは、前記送信器８１０及び前記受信器８２０の間に前記デジタル信号を伝送するのに使われる。前記信号ラインは、単一集積回路上の多様のサブシステムを連結するオンチップ信号ラインであり得る。例えば、オンチップ信号ラインは、メモリサブシステムを単一集積回路上のプロセスまたはホストサブシステムと連結できる。

例えば、前記オンチップデジタル信号は、しばしばＤＱ信号として表現されるメモリサブシステムからのデータ信号でもよい。前記信号ラインは、また出力ドライバーがデジタル信号を所定のチップと他のチップ、他のレベルのパッキング及び／または外部システムを連結する信号ラインを越えて集積回路チップの外に駆動するオフチップ信号ラインであり得る。

図９は、図８の前記プリアンブルコード発生器８１２に相応できるプリアンブルコード発生器のブロック図である。図９を参照すれば、本発明の実施形態で２個のプリアンブルワードを発生することができ、その結果、図９の実施形態は、２個のプリアンブルパターン発生部９１０及び９２０を含む。

単一プリアンブルワードが常に発生する他の実施形態においては、単に単一のプリアンブルパターン発生部が提供されうる。各プリアンブルパターン発生部９１０または９２０は、プリアンブルパターン選択部９３２及び１（ＶＤＤ）または０（ＶＳＳ）であるプリアンブルコードワードビットＰＣＤ１＿１ないしＰＣＤ１０＿１またはＰＣＤ１＿２ないしＰＣＤ１０＿２を選択する多数の選択器９３４ないし９４０を含む。

プリアンブルワード選択器９５０は、プリアンブル命令制御部９６０に印加される命令ＰＥＮに応答して多数の選択器９７０ないし９８０によって選択された適切なプリアンブルワードまたはワードを生成し、前記多数の選択器９７０ないし９８０の出力は、前記マルチプレクサ８１５に提供される。本発明の多様な他の実施形態によるプリアンブルコード発生器の多くの他の具現が提供されうるということは、当業者によって理解されうる。

図１０は、本発明の実施形態による図８のプリアンブルコード検出器８２１に相応できるプリアンブルコード検出器のブロック図である。図１０に図示されたように、プリアンブル命令検出部１０１０は、プリアンブルの存否を表わすＣＭＤ命令に応答する。

図８の前記デマルチプレクサ８２２のために前記命令Ｔを提供するプリアンブル命令検出部１０１０は、選択器１０２０を制御する。具体的に、前記デマルチプレクサ８２２は、前記プリアンブルを除去するか、前記受信されたデータを前記デコーディング部８２３に送ることができる。

本発明の多様な他の実施形態による多くの他のプリアンブルコード検出器の具現が提供されうる。

図１１は、本発明の実施形態によるＤＣバランスエンコーディングされたデータを伝送するシステム及び方法に関するタイミング図である。図１１に図示されたように、ダミーデータであるプリアンブルコードワードＤＵＭＭＹ ＤＱは、前記ＤＣバランスエンコーディングされたデータＤ１ないしＤ３の伝送前に伝送される。ダミーデータであるプリアンブルコードは、所定のロジック値（ここでは、０）を有する中間数のビットを提供するように構成され、少なくとも１個のゼロ（０）であるが、前記ＤＣバランスエンコーディングされたデータ内のゼロの最大数未満である数のゼロを含む。

前記ゼロの最大数が６である８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータに対して本発明の実施形態は、２個ないし５個のゼロを備えるプリアンブルを提供できる。実施形態で、前記ゼロの最大数の２分の１または３分の１のゼロが前記プリアンブルコードに含まれる。

さらに詳しく後述すれば、前記プリアンブルコードは固定されることができ、言い換えれば、最初のデータワードＤ１内のゼロの数に対し独立的であり、例えば、前記プリアンブルコードは、常に３個のゼロを含む。したがって、例えば、前記最初のワードＤ１が単に４個のゼロを備えれば、そのとき、前記プリアンブルは、１個のゼロないし３個のゼロを含むことができ、 実施形態で、前記最初のワード内のゼロの数の２分の１のゼロまたは２個のゼロを含みうる。

図１２は、本発明の実施形態によるＤＣバランスエンコーディングされたデータを伝送するための動作のフローチャートであり、図５及び図６の前記フローチャートよりさらに詳細な動作を提供する。具体的に、図１２を参照すれば、ブロック１２１０でリードまたはライトのような伝送命令が受信される時、動作が開始する。

ブロック１２１０で伝送命令を受信するやいなや前記所定のロジック値を有する中間数のビットを有したプリアンブルコードが発生する。また、ブロック１２２０で前記データはＤＣバランスエンコーディングされる。ブロック１２２０及び１２３０での動作は、図示のように、同時にまたは部分的にオーバラップ（ｏｖｅｒｌａｐｐｉｎｇ）命令を含む任意の命令で発生しうる。ブロック１２５０で前記ＤＣバランスエンコーディングされたデータが後続する前記プリアンブルコードは、ブロック１２４０から出力される。

図１３は、図１１の具体的な実施形態を表わすタイミング図である。図１３に図示されたように、３個のゼロを含む固定単一ワードプリアンブルＰｒｅコードは、前記最初のデータワードＤ１を伝送する前に発生して伝送される。

前記最初のワードＤ１が６個のゼロ（前記８Ｂ／１０Ｂエンコーディングで最大の数）を含む最悪の場合は、図１３に図示される。図４に図示されたように、前記プリアンブルがなければ、前記最初のワードＤ１を伝送するやいなや前記電流変化は、６ＩＤＱになる。しかし、図１３で図示されたように、前記プリアンブルが存在すれば、前記プリアンブルを送るやいなや３ＩＤＱの電流変化が引き起され、３ＩＤＱの電流変化が前記プリアンブルと前記最初のワードＤ１との間に引き起される。したがって、６ＩＤＱよりは３ＩＤＱの最大電流変化を発生させることでＳＳＮを２分の１まで低減できる。

図１４は、最初の固定されたプリアンブルワードＰｒｅ１は、２個のゼロを有し、二番目のプリアンブルワードＰｒｅ２は、４個のゼロを有する二つの固定されたプリアンブルワードを表わす。図１４に図示されたように、最悪の場合に電流変化は、図１３における最大３ＩＤＱの電流変化と図４における最大６ＩＤＱの電流変化とを比べて最大２ＩＤＱに減少する。

図１３と図１４は、また前記最初のデータＤ１内のゼロの数に基づいて可変的なプリアンブルが使われる本発明の実施形態の説明に用いることができる。具体的に、単一プリアンブルコード（図１３）に対して前記単一プリアンブルコードは、前記最初のワードにおけるゼロの数の２分の１のゼロを含みうる。

例えば、前記最初のワードＤ１が６個のゼロを含む時、図１３で図示されたように、前記可変的なプリアンブルは、３個のゼロを含みうる。

しかし、前記最初のワードが単に４個のゼロを含む時は、前記可変的なプリアンブルは、単に２個のゼロを含みうる。実施形態で、前記最初のワードが４個のゼロを含む時、前記可変的なプリアンブルは、２個または３個のゼロを含みうる。

同様に、図１４も本発明の実施形態による可変的な複数のプリアンブルワードに使うことができる。図１４に図示されたように、実施形態で、最初のワードＤ１が６個のゼロを含む時、前記プリアンブルは、２個または４個のゼロを含みうる。

前記最初のワードが単に４個のゼロを含む時、前記最初及び前記二番目のプリアンブルワードは、それぞれが単に１個及び２個のゼロを含みうる。

前記最初のデータワードが４個のゼロを含む時、前記プリアンブルは、６個のゼロまたは４個のゼロのための前記プリアンブルに相応することができ、相異なるプリアンブルになりうる。

したがって、本発明の多様な実施形態による固定されたまたは可変単一ワード及び／または複数ワードのプリアンブルが提供されうる。

また、本発明の他の実施形態で、１個または２個のプリアンブルワードは、前記最初のデータワードにおけるゼロの数に基づいて選択的に使うことができる。

例えば、前記最初のデータワードが６個のゼロを含めば、２個のプリアンブルワードが使うことができる。一方、前記最初のデータワードが単に４個のゼロを含めば、単に単一のプリアンブルワードが使うことができる。前記最初のデータワードでゼロの数が２個であれば、プリアンブルは全然使われない。

図１５は、プリアンブルワードの数が前記最初のデータワードの内容に依存して変化できる本発明の多様な実施形態よるデータ伝送のための動作のフローチャートである。具体的に、図１５で図示されたように、ブロック１５１０でリードまたはライト命令のような伝送命令が受信される時、動作は始まって、ブロック１５２０でＤＣバランスエンコーディングが行われる。

その次に、ブロック１５３０で前記最初のワードＤ１でエンコーディングされたデータのゼロの数ＰがＭより大きいか同じかを決定するためのテストが行われる。実施形態で、Ｍは５と同じである。前記数ＰがＭと同じか大きくなければ、プリアンブルは必要ではないこともあり、ブロック１５７０で前記ＤＣバランスエンコーディングされたデータが出力される。

反対に、ブロック１５３０で前記数ＰがＭより大きいか同じであれば、ブロック１５４０で前記プリアンブルワードの数Ｚは、Ｐ値に基づいて決定される。したがって、前記差が小さければ、単一プリアンブルワードを使うことができ、一方、前記差が大きければ、複数のプリアンブルワードを使うことができる。

ブロック１５５０でプリアンブルコードは、前記Ｚ値に基づいて発生する。ブロック１５７０で前記プリアンブルコードが出力される。

図１６は、本発明の一実施形態による図１５のブロック１５４０に相応する前記Ｐ値（前記最初のデータワードＤ１でのゼロの数）に基づいて前記プリアンブルコードワードの数Ｚを決定することを行うための具体的な動作のフローチャートである。具体的に、ブロック１６１０で図示したように、テストは、前記エンコーディングされたデータ内の前記Ｐを２で割った数が定数Ｋより大きいかを決定することを行う。

例えば、Ｋが２と同じであると仮定する。もし、ブロック１６１０で“はい”であれば、ブロック１６２０でプリアンブルコードワードの数Ｚは、１より大きい。例えば、前記プリアンブルコードワードの数Ｚは、２と同じである。もし、ブロック１６１０で“いいえ”であれば、ブロック１６３０でプリアンブルコードワードの数Ｚは、１と同じである。

具体的な例を挙げれば、前記最初のデータでゼロの数Ｐは、４、５、または６になり得る。Ｋが２と仮定すれば、ブロック１６２０で、その時５個または６個のゼロのためには２個のプリアンブルコードワードが割り当てられる。一方、４個のゼロのためにはブロック１６３０で単に１個のプリアンブルコードワードが割り当てられる。

最後に、図１７は、本発明の多様な実施形態によるデータ受信を行うための動作のフローチャートであり、図７の前記フローチャートよりさらに具体的な動作を提供する。

さらに具体的に図１７を参照すれば、ブロック１７１０で前記プリアンブルと前記ＤＣバランスエンコーディングされたデータとを含むデータが受信される。ブロック１７２０で前記プリアンブルコードのパターンが検出される。プリアンブルコードが存在しなければ、ブロック１７４０でデータデコーディングが進行する、択一的に、ブロック１７２０で前記プリアンブルコードが存在すれば、ブロック１７３０で前記プリアンブルコードは除去されるか捨てられ、その次にブロック１７４０でデータデコーディングが進行する。

したがって、ＤＣバランスエンコーディングされたデータの伝送開始時に起因した同時スイッチングノイズは、前記ＤＣバランスエンコーディングされたデータによって生成された最大ＳＳＮより少ない中間レベルのＳＳＮを生成するダミーデータであるプリアンブルを付け加えることで減少しうる。

前記プリアンブルは、前記最初のワードの値に依存して選択的に使うことができる。また、前記プリアンブルは、固定プリアンブルワード及び／または可変プリアンブルワードになり、一つまたはそれ以上の固定及び／または可変ダミーデータであるワードを含みうる。

本発明は、図面に図示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。

データ送／受信と関連してデータをエンコーディングし、デコーディングするシステム及び方法に関連の技術分野に適用可能である。

特許文献２に図示された図１のコピー図である。 送信器と受信器とを含む従来のインターフェースシステムの回路図である。 送信器と受信器とを含む従来のインターフェースシステムの回路図である。 従来のデータ伝送時の電流変化に対するタイミング図である。 従来の８Ｂ／１０Ｂコーディング方法を使うＤＣバランスコーディングのブロック図である。 本発明の一実施形態によるＤＣバランスコーディングのタイミング図である。 本発明の実施形態によるデータ伝送を行うためのフローチャートである。 本発明の実施形態によるデータ伝送を行うためのフローチャートである。 本発明の実施形態によるデータ受信を行うためのフローチャートである。 本発明の多様な実施形態によるデータ伝送及び受信を表わすブロック図である。 本発明の実施形態によるプリアンブルコード発生器のブロック図である。 本発明の実施形態によるプリアンブルコード検出器のブロック図である。 本発明の実施形態によるＤＣバランスエンコーディングされたデータの伝送を表わすタイミング図である。 本発明の実施形態によるＤＣバランスエンコーディングされたデータの伝送を行う動作のフローチャートである。 図１１の具体的な例を提供するタイミング図である。 本発明の実施形態による２個の固定されたプリアンブルワードを伝送するタイミング図である。 本発明の実施形態によるデータ伝送のための動作を表わすフローチャートである。 本発明の実施形態による使われるプリアンブルワードの数を決定するための動作を表わすフローチャートである。 本発明の実施形態によるデータを受信することを行うための動作を表わすフローチャートである。

符号の説明

８００：データ送受信システム
８１０：送信器
８１１：命令デコーダ部
８１２：プリアンブルコード発生器
８１３：データ保存部
８１４：データエンコーディング部
８１５：マルチプレクサ
８１６：出力ドライバー
８２０：受信器
８２１：プリアンブルコード検出器
８２２：デマルチプレクサ
８２３：デコーディング部
８２４：データ保存部
８２５：データ入力バッファ
９１０、９２０：プリアンブルパターン発生部
９３２：プリアンブルパターン選択部
９３４〜９４０：選択器
９５０：プリアンブルワード選択器
９６０：プリアンブル命令制御部
９７０〜９８０：選択器
１０１０：プリアンブル命令検出部

Claims (40)

1. ＤＣバランスエンコーディングされたデータを伝送する方法において、
   所定のロジック値を有する少なくとも一つのビットであるが、前記ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数未満である前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータであるプリアンブルを伝送する段階と、
   前記ＤＣバランスエンコーディングされたデータを伝送する段階と
   を備えることを特徴とするＤＣバランスエンコーディングされたデータを伝送する方法。
2. 前記ＤＣバランスエンコーディングされたデータを伝送する方法は、
   前記ダミーデータであるプリアンブルを伝送する段階以前に、前記所定のロジック値を有する中間数のビットを提供するように構成される前記ダミーデータであるプリアンブルを発生させる段階と、
   前記ＤＣバランスエンコーディングされたデータを伝送する段階以前に、前記データをＤＣバランスエンコーディングする段階と
   をさらに備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
3. 前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータである前記プリアンブルは、
   前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定されたプリアンブルを備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
4. 前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータである前記プリアンブルは、
   前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変プリアンブルを備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
5. 前記所定のロジック値を有する中間数のビットは、
   前記ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数の２分の１であることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
6. 前記ＤＣバランスエンコーディングされたデータは、
   ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、
   前記所定のロジック値を有する中間数のビットは少なくとも１ビットであるが、６ビット未満であることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
7. 前記ＤＣバランスエンコーディングされたデータは、
   ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、
   前記所定のロジック値を有する中間数のビットは３ビットであることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
8. ダミーデータであるプリアンブルを伝送する段階は、
   ダミーデータである単一プリアンブルワードを伝送する段階を備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
9. ダミーデータであるプリアンブルを伝送する段階は、
   ダミーデータである複数のプリアンブルワードを直列に伝送する段階を備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
10. ダミーデータである複数のプリアンブルワードは、ダミーデータである第１プリアンブルワードと前記第１プリアンブルワードよりさらに多い前記所定のロジック値を有するビットを有するダミーデータである第２プリアンブルワードとを備えることを特徴とする請求項９に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
11. ダミーデータである前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定された第１プリアンブルワードを備え、
    ダミーデータである前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの前記最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定された第２プリアンブルワードを備えることを特徴とする請求項１０に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
12. ダミーデータである前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変第１プリアンブルワードを備え、
    ダミーデータである前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変第２プリアンブルワードを備えることを特徴とする請求項１０に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
13. 前記ＤＣバランスエンコーディングされたデータは、
    ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、
    前記第１プリアンブルワードは前記所定のロジック値を有する２ビットを備え、前記第２プリアンブルワードは前記所定のロジック値を有する４ビットを備えることを特徴とする請求項１０に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
14. ダミーデータである前記プリアンブル及び前記ＤＣバランスエンコーディングされたデータを受信する段階と、
    前記ダミーデータを除去する段階と、
    受信された前記ＤＣバランスエンコーディングされたデータをデコーディングする段階と
    をさらに備えることを特徴とする請求項１に記載のＤＣバランスエンコーディングされたデータを伝送する方法。
15. ＤＣバランスエンコーディングされたデータによる同時スイッチングノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ、以下、ＳＳＮと称する）を低減する方法において、
    ＤＣバランスエンコーディングされたデータを伝送する前に、ゼロ（ｚｅｒｏ）ＳＳＮよりは大きいが、前記ＤＣバランスエンコーディングされたデータによって生成された最大ＳＳＮ未満である中間レベルのＳＳＮを生成するように構成されるプリアンブルを伝送する段階を備えることを特徴とするＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
16. 前記中間レベルのＳＳＮを生成するように構成される前記プリアンブルは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に対し独立的な固定された中間レベルのＳＳＮを生成するように構成される固定されたプリアンブルを備えることを特徴とする請求項１５に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
17. 前記中間レベルのＳＳＮを生成するように構成される前記プリアンブルは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に左右される可変中間レベルのＳＳＮを生成するように構成される可変プリアンブルを備えることを特徴とする請求項１５に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
18. プリアンブルを伝送する段階は、
    単一プリアンブルワードを伝送する段階を備えることを特徴とする請求項１５に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
19. プリアンブルを伝送する段階は、
    複数のプリアンブルワードを順次に伝送する段階を備えることを特徴とする請求項１５に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
20. 前記複数のプリアンブルワードは、
    ダミーデータである第１プリアンブルワード及び第２プリアンブルワードを備えることを特徴とする請求項１９に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
21. 前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に対し独立的な固定された中間レベルのＳＳＮを生成するように構成される固定された第１プリアンブルワードを備え、
    前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの前記最初のワードの内容に対し独立的な固定された中間レベルのＳＳＮを生成するように構成される固定された第２プリアンブルワードを備えることを特徴とする請求項２０に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
22. 前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に左右される可変中間レベルのＳＳＮを生成するように構成される可変第１プリアンブルワードを備え、 前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードの内容に左右される可変中間レベルのＳＳＮを生成するように構成される可変第２プリアンブルワードを備えることを特徴とする請求項２０に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
23. 前記ＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法は、 前記プリアンブル及び前記ＤＣバランスエンコーディングされたデータを受信する段階と、
    前記プリアンブルを除去する段階と、
    前記受信されたＤＣバランスエンコーディングされたデータをデコーディングする段階と
    をさらに備えることを特徴とする請求項１５に記載のＤＣバランスエンコーディングされたデータに起因したＳＳＮを低減する方法。
24. データをＤＣバランスエンコーディングされたデータにエンコーディングするように構成されるデータエンコーディング部と、
    所定のロジック値を有する少なくとも一つのビットであるが、前記ＤＣバランスエンコーディングされたデータで前記所定のロジック値を有するビットの最大数未満である前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータであるプリアンブルを発生させるプリアンブルコード発生器と、
    前記データエンコーディング部及び前記プリアンブルコード発生器に応答して、ダミーデータである前記プリアンブルに後続して前記ＤＣバランスエンコーディングされたデータを提供するように構成されるマルチプレクサと、
    前記マルチプレクサに応答して、ダミーデータである前記プリアンブルに後続して前記 ＤＣバランスエンコーディングされたデータを伝送するように構成される出力ドライバーと
    を備えることを特徴とするデータ送信器。
25. 前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータである前記プリアンブルは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定されたプリアンブルを備えることを特徴とする請求項２４に記載のデータ送信器。
26. 前記所定のロジック値を有する中間数のビットを提供するように構成されるダミーデータである前記プリアンブルは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変プリアンブルを備えることを特徴とする請求項２４に記載のデータ送信器。
27. 前記所定のロジック値を有する中間数のビットは、
    前記ＤＣバランスエンコーディングされたデータ内の前記所定のロジック値を有するビットの最大数の２分の１であることを特徴とする請求項２４に記載のデータ送信器。
28. 前記ＤＣバランスエンコーディングされたデータは、
    ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、前記所定のロジック値を有する中間数のビットは少なくとも前記所定のロジック値を有する少なくとも１ビットであるが、６ビット未満であることを特徴とする請求項２４に記載のデータ送信器。
29. 前記ＤＣバランスエンコーディングされたデータは、
    ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、
    前記所定のロジック値を有する中間数のビットは３ビットであることを特徴とする請求項２４に記載のデータ送信器。
30. 前記プリアンブルコード発生器は、
    ダミーデータである単一プリアンブルワードを発生させるように構成されることを特徴とする請求項２４に記載のデータ送信器。
31. 前記プリアンブルコード発生器は、
    ダミーデータである複数のプリアンブルワードを発生させるように構成されることを特徴とする請求項２４に記載のデータ送信器。
32. ダミーデータである前記複数のプリアンブルワードは、
    ダミーデータである第１プリアンブルワードと前記第１プリアンブルワードよりさらに多い前記所定のロジック値を有するビットを有するダミーデータである第２プリアンブルワードとを備えることを特徴とする請求項３１に記載のデータ送信器。
33. ダミーデータである前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定された第１プリアンブルワードを備え、
    ダミーデータである前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの前記最初のワードで前記所定のロジック値を有するビット数に対し独立的な前記所定のロジック値を有する固定された中間数のビットを提供するように構成されるダミーデータである固定された第２プリアンブルワードを備えることを特徴とする請求項３２に記載のデータ送信器。
34. ダミーデータである前記第１プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変第１プリアンブルワードを備え、
    ダミーデータである前記第２プリアンブルワードは、
    前記ＤＣバランスエンコーディングされたデータの最初のワードで前記所定のロジック値を有するビット数に左右される前記所定のロジック値を有する可変中間数のビットを提供するように構成されるダミーデータである可変第２プリアンブルワードを備えることを特徴とする請求項３２に記載のデータ送信器。
35. 前記ＤＣバランスエンコーディングされたデータは、
    ８Ｂ／１０Ｂ ＤＣバランスエンコーディングされたデータであり、
    前記第１プリアンブルワードは前記所定のロジック値を有する２ビットを備え、前記第２プリアンブルワードは前記所定のロジック値を有する４ビットを備えることを特徴とする請求項３４に記載のデータ送信器。
36. 請求項２４によるデータ送信器と、
    前記データ送信器と結合して、ダミーデータであるプリアンブルに後続するＤＣバランスエンコーディングされたデータを含むデータを受信して、デコードするように構成されるデータ受信器を備えることを特徴とする双方向ＤＣバランスエンコーディングされたデータ送信器及び受信器。
37. 前記データ受信器は、
    ダミーデータである前記プリアンブルに後続するＤＣバランスエンコーディングされたデータを含む前記データを受信し、前記ダミーデータを検出して除去するように構成されるデータ入力バッファと、
    前記データ入力バッファによって受信された前記ＤＣバランスエンコーディングされたデータをデコーディングするように構成されるデコーディング部と
    を備えることを特徴とする請求項３６に記載の双方向ＤＣバランスエンコーディングされたデータ送信器及び受信器。
38. 前記データ入力バッファは、
    前記ダミーデータを検出するように構成されるプリアンブルコード検出器と、
    前記ダミーデータを選択的に除去し、前記ＤＣバランスエンコーディングされたデータを選択的に前記デコーディング部に提供するように構成されるデマルチプレクサと
    を備えることを特徴とする請求項３７に記載の双方向ＤＣバランスエンコーディングされたデータ送信器及び受信器。
39. 前記データ受信器は、
    電源電圧と連結された終端抵抗を含み、前記所定のロジック値を有するビットは０であることを特徴とする請求項３６に記載の双方向ＤＣバランスエンコーディングされたデータ送信器及び受信器。
40. 前記データ受信器は、
    グラウンド電圧に連結された終端抵抗を含み、前記所定のロジック値を有するビットは１であることを特徴とする請求項３６に記載の双方向ＤＣバランスエンコーディングされたデータ送信器及び受信器。

Images