JP5053537B2 - Semiconductor devices utilizing amorphous oxide - Google Patents

Semiconductor devices utilizing amorphous oxide

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JP5053537B2
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Description

本発明は、非晶質酸化物を利用した半導体デバイス、電気素子、及び回路に関する。 The present invention relates to a semiconductor device using an amorphous oxide, an electric element, and a circuit. 特に、非晶質酸化物を利用した半導体デバイスに関する。 And more particularly to a semiconductor device using an amorphous oxide.

近年、液晶やエレクトロルミネッセンス(ElectroLuminescence:EL)技術等の進歩により、平面薄型画像表示装置(Flat Panel Display:FPD)が実用化されている。 Recently, liquid crystal or electroluminescent: Advances in such (ElectroLuminescence EL) technology, flat thin image display apparatus (Flat Panel Display: FPD) have been put into practical use.

これらFPDは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ(Thin Film Transistor:TFT)のアクティブマトリクス回路により駆動されている。 These FPD are field-effect thin film transistor including an amorphous silicon thin film or polycrystalline silicon thin film provided on a glass substrate to the active layer: being driven by an active matrix circuit (Thin Film Transistor TFT).

一方、これらFPDのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。 On the other hand, further thinning of FPD, weight, seeking to improve the breakage resistance has been attempted to use a resin substrate having flexibility lightweight instead of the glass substrate.

しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。 However, fabrication of the transistors using the silicon thin films described above requires a relatively high temperature heat treatment, it is difficult to generally formed directly on the resin substrate having low heat resistance.

そこで、低温での成膜が可能な、たとえばZnOを材料とした酸化物半導体薄膜を用いるTFTの開発が活発に行われている(特許文献1)。 Therefore, a film can be formed at a low temperature, for example the development of TFT using an oxide semiconductor thin film of ZnO as a material have been actively (Patent Document 1).

このように、新規な半導体デバイスが期待されている。 In this way, the novel semiconductor device has been expected.
特開2003-298062号公報 JP 2003-298062 JP

そこで、本発明は、非晶質酸化物を利用した様々な半導体デバイスや、それを用いた回路等を提供することを目的とする。 The present invention, and various semiconductor devices using amorphous oxide, and an object thereof is to provide a circuit or the like using it.

本発明の集積回路は、In ―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、 前記N型半導体は、酸素を所定濃度含む雰囲気で成膜されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする。 Integrated circuit of the present invention, In -Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide, Zn -Ga oxide, and an amorphous oxide which is one of the in-Ga oxide, and as a component of the circuit including the N-type TFT used as N-type semiconductor, the N-type semiconductor, an oxygen has become an electron carrier concentration less than 10 18 / cm 3 by a has been formed at a predetermined concentration containing atmosphere, the N-type TFT, the gate voltage is not applied when the source of the same - a current between the drain terminal 10 less than microamperes, wherein the field effect mobility is 1cm 2 / (V · sec) greater.
さらに、本発明の集積回路は、In―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、前記N型半導体は、成膜後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする。 Furthermore, the integrated circuit of the present invention, In-Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide , Zn-Ga oxide, and an amorphous oxide is any one of in-Ga oxide, and as a component of the circuit including the N-type TFT used as N-type semiconductor, the N-type semiconductor , electron carrier concentration by post treated in an atmosphere containing oxygen after film formation has become less than 10 18 / cm 3, whereby the N-type TFT, the gate voltage is not applied when the source of - the drain terminals of the current is less than 10 microamperes, and wherein the field effect mobility is 1cm 2 / (V · sec) greater.
さらにまた、本発明の集積回路は、In―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、前記N型半導体は、酸素を所定濃度含む雰囲気で成膜された後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする。 Furthermore, the integrated circuit of the present invention, In-Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide things, Zn-Ga oxide, and an amorphous oxide is any one of in-Ga oxide, and as a component of the circuit including the N-type TFT used as N-type semiconductor, the N-type semiconductor an electronic carrier concentration by post treated in an atmosphere containing oxygen after being deposited oxygen in an atmosphere containing a predetermined concentration has become less than 10 18 / cm 3, whereby the N-type TFT, the gate voltage non-application time source - current between the drain terminals is less than 10 microamperes, and wherein the field effect mobility is 1cm 2 / (V · sec) greater.

ところで、本発明者が酸化物半導体を検討したところ、ZnOは、一般に安定なアモルファス相を形成することができないことが判った。 Incidentally, the present inventors have studied the oxide semiconductor, ZnO was generally found that it is impossible to form a stable amorphous phase. そして、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができないようである。 Then, most of ZnO to exhibit a polycrystalline phase, carrier at the interface between the polycrystalline grains is scattered, it is not possible to increase the electron mobility as a result.

また、ZnOには、酸素欠陥が入りやすく、キャリア電子が多数発生してしまうため、電気伝導度を小さくすることが難しい。 Further, the ZnO, easily enter the oxygen deficiency, since the carrier electrons occurs many, it is difficult to reduce the electric conductivity. このために、トランジスタのゲート電圧が無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、TFTのノーマリーオフ動作を実現できないことが判った。 For this, the gate voltage of the transistor even when no application, will flow a large current between the source terminal and the drain terminal, it was found that fail to achieve normally-off operation of the TFT. また、トランジスタのオン・オフ比を大きくすることも難しいようである。 Also, it seems also difficult to increase the on-off ratio of the transistor.

また、本発明者は、特開2000−044236号公報に記載されている非晶質酸化物膜Zn x M y In z O (x+3y/2+3z/2) (式中、MはAl及びGaのうち少なくとも一つの元素である。)について検討した。 Further, the present inventor has amorphous oxide film Zn x M y In z O ( x + 3y / 2 + 3z / 2) ( in the formula as described in JP 2000-044236, M is Al and at least one element selected from Ga.) were studied. この材料は、電子キャリア濃度が、10 18 /cm 以上であり、単なる透明電極としては好適な材料である。 This material, the electron carrier concentration, and at 10 18 / cm 3 or more, a preferred material is a simple transparent electrode.

しかし、電子キャリア濃度が10 18 /cm 以上の酸化物をTFTのチャネル層に用いた場合、オン・オフ比が十分にとれず、ノーマリーオフ型のTFTにはふさわしくないことが分かった。 However, when the electron carrier concentration with 10 18 / cm 3 or more oxide channel layer of the TFT, the on-off ratio can not be taken sufficiently, it was found that not suitable for a normally off type of a TFT.

つまり、従来の非晶質酸化物膜では、電子キャリア濃度が10 18 /cm 未満の膜を得ることはできていなかった。 That is, in the conventional amorphous oxide film, the electron carrier concentration was not possible to obtain a film of less than 10 18 / cm 3.

そこで、本発明者は、電界効果型トランジスタの活性層として、電子キャリア濃度が10 18 /cm 未満の非晶質酸化物を用いているTFTを作製したところ、所望の特性のTFTが得られることを発見したのである。 The present inventors, as an active layer of a field effect transistor, were manufactured TFT in which the electronic carrier concentration is an amorphous oxide of less than 10 18 / cm 3, TFT having desired characteristics is obtained it is was discovered.

しかも、このような非晶質酸化物は、TFT以外の半導体デバイスにも好適に用いることができることも判明した。 Moreover, such an amorphous oxide has also been found that can be suitably used for a semiconductor device other than TFT.

本発明者らは、InGaO (ZnO) 、及びこの材料の成膜条件に関する研究開発を精力的に進めた結果、成膜時の酸素雰囲気の条件を制御することで、電子キャリア濃度を10 18 /cm 未満にできることを見出した。 The present inventors have, InGaO 3 (ZnO) m, and the result of vigorous research and development of the film forming conditions of this material, by controlling the conditions of oxygen atmosphere during film formation, the electron carrier concentration of 10 It found that to be less than 18 / cm 3.

しかも、このような非晶質酸化物は、TFT以外の半導体デバイスにも好適に用いることができることも判明した。 Moreover, such an amorphous oxide has also been found that can be suitably used for a semiconductor device other than TFT.

即ち、本発明は、室温での電子キャリア濃度が、10 18 /cm 未満のアモルファス酸化物を電子伝導体材料として用いていることを特徴とする半導体デバイスである。 That is, the present invention, the electron carrier concentration at room temperature, is an amorphous oxide of less than 10 18 / cm 3 in the semiconductor device, characterized in that is used as an electron conductor material. 更にまた、別の本発明は、電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物を電子伝導体材料として用いていることを特徴とする半導体デバイスである。 Furthermore, another aspect of the present invention, the electron carrier concentration increases, a semiconductor device, characterized in that the electron mobility is an amorphous oxide, characterized in that to increase the electron conductor material.

本発明によれば、非晶質酸化物を利用した新規な集積回路を提供できる。 The present invention can provide a novel integrated circuit using an amorphous oxide.

以下、本発明の実施の形態について図面を用いて詳細に説明する。 It will be described in detail with reference to the drawings, embodiments of the present invention.

まず、第1の実施形態として、本発明に係る半導体デバイスを、そして、第2の実施形態として、集積回路について説明し、その後、本発明に用いられる非晶質酸化物について詳述している。 As a first embodiment, the semiconductor device according to the present invention, and, as a second embodiment describes an integrated circuit, then details the amorphous oxide used in the present invention .
(第1の実施形態:半導体デバイス) (First Embodiment: semiconductor devices)
まず、P型領域とN型領域とを有する半導体デバイスについて説明する。 First, a description will be given of a semiconductor device having a P-type region and the N-type region.
ここでいう、半導体デバイスは、PN接合型トランジスタやヘテロ接合デバイスが含まれる。 Here, the semiconductor device includes a PN junction type transistors and heterojunction device.

本発明では、N型領域を構成する非晶質酸化物として、電子キャリア濃度が10 18 /cm 未満である酸化物や、電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す酸化物を用いることに特徴がある。 In the present invention, shown as an amorphous oxide constituting the N-type region, an oxide or an electron carrier concentration of less than 10 18 / cm 3, with the electron carrier concentration increases, the tendency of the electron mobility increases it is characterized in using an oxide. この非晶質酸化物については後述する。 It will be described later the amorphous oxide.

なお、基板上で、前記P型領域内に前記N型領域が設けられているか、あるいは前記N型領域内に前記P型領域が設けられていることも好ましい形態である。 Incidentally, on the substrate, or the N-type regions in the P-type region is provided, or it is also preferable that the P-type region is provided in the N-type region.

また、前記P型領域と前記N型領域とが、基板上の同一層に形成されていることも好ましい形態である。 Further, the P-type region and said N-type region, it is also preferable that formed in the same layer on the substrate.

また、P型領域及びN型領域を非晶質酸化物を異なる材料で構成することも好ましい形態である。 It is also preferred mode of forming P-type region and the N-type region an amorphous oxide of a different material.

更にまた、本発明は、上記透明酸化物半導体膜をN型半導体として用いたSIT素子に関する。 Furthermore, the present invention relates to SIT element using the transparent oxide semiconductor film as an N-type semiconductor.

例として図7を用いて説明する。 It will be described with reference to FIG. 7 as an example.

具体的には、ガラス、プラスチックなどの絶縁基板10上に、上記透明酸化物半導体とオーミックコンタクトを形成できるITOにより電極11−1を形成し、続いて、上記電極上に上記透明酸化物半導体膜13を形成する。 Specifically, glass, on an insulating substrate 10 such as a plastic, the transparent oxide electrode 11-1 is formed by a semiconductor ohmic contact as possible formed of, for example, ITO, followed by the transparent oxide semiconductor film on the electrode 13 to form a. さらに、上記酸化物膜中に、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ptにより電極12を複数形成し、さらに上記酸化物膜を積層する。 Further, in the oxide film, a material having a work function greater than the absolute value of the Fermi level of the semiconductor film, for example, the electrode 12 is more formed by Pt, further laminating the oxide film. その後、電極11−2を電極11−1と同じ材料で形成することで、SIT素子を作製することができる。 Then, by forming the electrode 11-2 of the same material as the electrode 11-1 can be manufactured SIT element. 従って、上記透明酸化物半導体膜を用いたTFTよりも、高い電流能力を有する素子を実現する、という効果が得られる。 Therefore, than a TFT using the transparent oxide semiconductor film, to realize an element having a high current capacity, the effect is obtained that.

又、上記電極12のPtを薄くする、あるいは、上記電極12として、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きいP型の透明酸化膜半導体を用いる事で、透明なSIT素子を作製できる。 Further, thinning the Pt of the electrode 12, or, as the electrode 12, the absolute value of the Fermi level, by using a transparent oxide semiconductor of large P-type than the absolute value of the Fermi level of the semiconductor film It can be made transparent SIT element.

本発明は、上記透明酸化物半導体膜をN型半導体として用いたSBT素子に関する。 The present invention relates to SBT element using the transparent oxide semiconductor film as an N-type semiconductor.

具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物N型半導体膜1を形成する。 Specifically, a glass, on an insulating substrate such as a plastic, to form the transparent oxide N-type semiconductor film 1. 続いて、上記酸化物膜上に、オーミックコンタクトを形成できるITOにより、電極11−1、11−2を形成する。 Subsequently, on the oxide film with ITO that can form ohmic contact to form the electrodes 11-1 and 11-2. そして、電極11−1、11−2間に、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ptによりゲート電極12を形成することで、SBT素子を作製することができる。 Then, between the electrodes 11-1 and 11-2, a material having a work function greater than the absolute value of the Fermi level of the semiconductor film, for example, by forming the gate electrode 12 by Pt, to produce an SBT element be able to. 従って、上記透明酸化物半導体膜を用いたTFTよりも簡単な構成で、ゲート電極に印加する電圧で電極11−1、11−2間の電流を制御できるトランジスタ素子を実現する、という効果が得られる。 Thus, with a simple structure than a TFT using the transparent oxide semiconductor film, to realize a transistor element that can control the current between the electrodes 11-1 and 11-2 in the voltage applied to the gate electrode, an effect that is obtained It is. 特に、上記電極11−2の下の上記酸化物膜を薄くすることで、よりゲート電圧により変調できる電流の大きさが大きくなる。 In particular, by reducing the above-mentioned oxide film under the electrodes 11-2, the magnitude of the current can be modulated by more gate voltage increases.

又、上記電極12のPtを薄くする事で、透明なSBT素子を作製できる。 Further, by thinning the Pt of the electrode 12 can be made transparent SBT element.

本発明は、上記透明酸化物半導体膜をN型半導体として用いたPN−T素子に関する。 The present invention relates to a PN-T element using the transparent oxide semiconductor film as an N-type semiconductor.

具体的には、図12に示すように、ガラス、プラスチックなどの絶縁基板10上に、上記透明酸化物N型半導体膜13を形成する。 Specifically, as shown in FIG. 12, a glass, on an insulating substrate 10 such as a plastic, to form the transparent oxide N-type semiconductor film 13.

続いて、上記酸化物膜上に、オーミックコンタクトを形成できるITOにより、電極11−1、11−2を形成する。 Subsequently, on the oxide film with ITO that can form ohmic contact to form the electrodes 11-1 and 11-2. そして、電極11−1、11−2間に、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きなP型半導体材料14を積層する。 Then, between the electrodes 11-1 and 11-2, absolute value of the Fermi level, stacked large P-type semiconductor material 14 than the absolute value of the Fermi level of the semiconductor film. さらに、上記P型半導体材料上に、上記P型半導体材料とオーミックコンタクトを形成できる材料、例えば、Ptによりゲート電極12を形成することで、PN−T素子を作製することができる。 Further, on the P-type semiconductor material, the P-type semiconductor material and an ohmic contact can be formed material, for example, by forming the gate electrode 12 by Pt, it can be manufactured PN-T device. 従って、上記透明酸化物半導体膜を用いたTFTよりも簡単な構成で、ゲート電極に印加する電圧で電極11−1、11−2間の電流を制御できるトランジスタ素子を実現する、という効果が得られる。 Thus, with a simple structure than a TFT using the transparent oxide semiconductor film, to realize a transistor element that can control the current between the electrodes 11-1 and 11-2 in the voltage applied to the gate electrode, an effect that is obtained It is. 特に、上記電極12の下の上記酸化物膜を薄くすることで、よりゲート電圧により変調できる電流の大きさが大きくなる。 In particular, by reducing the above-mentioned oxide film under the electrode 12, the magnitude of the current can be modulated by more gate voltage increases.

又、上記電極12のPtを薄くし、上記P型半導体に透明酸化物P型半導体を用いれば、透明なPN−T素子を作製できる。 Further, thinning the Pt of the electrode 12, the use of the transparent oxide P-type semiconductor to the P-type semiconductor can be produced a transparent PN-T device.

本発明は、上記透明酸化物半導体膜をN型半導体として用いたBPT素子に関する。 The present invention relates to a BPT element using the transparent oxide semiconductor film as an N-type semiconductor.

具体的には、ガラス、プラスチックなどの絶縁基板上に、透明酸化物N型半導体膜1、透明酸化物N型半導体でキャリア密度・伝導度が異なる半導体膜1'、フェルミ準位の絶対値が上記半導体膜のフェルミ準位の絶対値よりも大きなP型半導体膜を形成する。 Specifically, a glass, on an insulating substrate such as a plastic, transparent oxide N-type semiconductor film 1, the transparent oxide N-type semiconductor film 1 carrier density, conductivity in the semiconductor are different ', the absolute value of the Fermi level forming a large P-type semiconductor film than the absolute value of the Fermi level of the semiconductor film. 続いて、上記酸化物膜1、1'上に、オーミックコンタクトを形成できるITOにより、電極1−1、1−2を形成する。 Subsequently, on the oxide film 1, 1 ', with ITO that can form ohmic contact to form the electrodes 1-1 and 1-2. さらに、上記P型半導体膜上にオーミックコンタクトを形成できる材料、例えば、Ptにより、ベース電極2を形成することで、BPT素子を作製することができる。 Furthermore, the material capable of forming an ohmic contact on said P-type semiconductor film, for example, by Pt, by forming the base electrode 2, can be manufactured BPT element.

又、上記電極2のPtを薄くし、上記P型半導体に透明酸化物P型半導体を用いれば、透明なBPT素子を作製できる。 Further, thinning the Pt of the electrode 2, the use of the transparent oxide P-type semiconductor to the P-type semiconductor can be produced a transparent BPT element.

本発明は、上記透明酸化物半導体膜をN型半導体として用いたSBD素子に関する。 The present invention relates to a SBD device using the transparent oxide semiconductor film as an N-type semiconductor.

具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物N型半導体膜1を形成する。 Specifically, a glass, on an insulating substrate such as a plastic, to form the transparent oxide N-type semiconductor film 1. 続いて、上記酸化物膜上に、オーミックコンタクトを形成できるITOにより、電極1と、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ptにより電極2を形成することで、SBD素子を作製することができる。 Subsequently, on the oxide film with ITO that can form ohmic contact, an electrode 1 is formed a material having a work function greater than the absolute value of the Fermi level of the semiconductor film, for example, the electrode 2 of Pt it is, it is possible to produce a SBD device.

又、上記電極2のPtを薄くする事で、透明なSBD素子を作製できる。 Further, by thinning the Pt of the electrode 2 can be made transparent SBD device.

本発明は、上記透明酸化物半導体膜をN型半導体として用いたPN−D素子に関する(図14)。 The present invention relates to a PN-D element using the transparent oxide semiconductor film as an N-type semiconductor (Fig 14).

具体的には、ガラス、プラスチックなどの絶縁基板10上に、上記透明酸化物N型半導体膜13を形成する。 Specifically, glass, on an insulating substrate 10 such as a plastic, to form the transparent oxide N-type semiconductor film 13. 続いて、上記酸化物膜上に、オーミックコンタクトを形成できるITOにより、電極11と、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きなP型半導体材料14をそれぞれ積層する。 Subsequently, on the oxide film with ITO that can form ohmic contact, and the electrode 11, the absolute value of the Fermi level, the semiconductor film of the Fermi level than the absolute value of the large P-type semiconductor material 14, respectively laminated. さらに、上記P型半導体とオーミックコンタクトを形成できる材料、例えば、Ptにより電極12を形成することで、PN−D素子を作製することができる。 Furthermore, the material capable of forming the P-type semiconductor ohmic contact, for example, by forming the electrodes 12 by Pt, can be manufactured PN-D element.

又、上記P型半導体材料として、透明酸化膜P型半導体を用い、上記電極2のPtを薄くする事で、透明なPN−D素子を作製できる。 Further, as the P-type semiconductor material, a transparent oxide film P-type semiconductor, by thinning the Pt of the electrode 2 can be made transparent PN-D element.

本発明は、上記透明酸化物半導体膜を抵抗材料として用いた抵抗素子に関する。 The present invention relates to a resistance element using the transparent oxide semiconductor film as a resistance material.

具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物N型半導体膜1を形成する。 Specifically, a glass, on an insulating substrate such as a plastic, to form the transparent oxide N-type semiconductor film 1. 続いて、上記酸化物膜上に、オーミックコンタクトを形成できるITOにより、電極11−1と11−2を形成することで、透明な抵抗素子を作製することができる。 Subsequently, on the oxide film with ITO that can form ohmic contact, by forming the the electrode 11-1 11-2 can be prepared a transparent resistive element.

上記半導体膜1と上記電極11−1、11−2の間に、上記半導体膜1とキャリア密度と伝導度が異なる上記透明酸化物N型半導体膜を備えても良い。 Between the semiconductor film 1 and the electrodes 11-1 and 11-2, the semiconductor film 1 and the carrier density and conductivity may be provided with a different said transparent oxide N-type semiconductor film. ただし、上記酸化物の層が共に、キャリア濃度が10 18 /cm 未満、かつ、伝導度が10S/cm以下である必要はない。 However, the layers of the oxide are both less than the carrier concentration of 10 18 / cm 3, and it is not necessary conductivity is less than 10S / cm.

上記透明酸化物N型半導体とオーミックコンタクトを形成する材料として、例えば、上記ITOやカルシウム(Ca)などの、仕事関数が上記半導体膜のフェルミ準位の絶対値と同程度、又は、やや小さいことを特徴とする金属・合金等が挙げられる。 As the material for forming the transparent oxide N-type semiconductor ohmic contact, for example, such as the ITO or calcium (Ca), the absolute value comparable to the Fermi level of the work function above semiconductor film, or, it slightly smaller metals and alloys, and the like, wherein.

上記SIT、SBTのゲート電極、並びに、上記SDのショットキー障壁を形成する電極として用いる大きな仕事関数を持つ高導電性材料として、例えば、白金(Pt)やNi、金(Au)などの金属がある。 The SIT, the gate electrode of the SBT, and, as a highly conductive material having a large work function is used as an electrode for forming the SD Schottky barrier, for example, platinum (Pt) and Ni, a metal such as gold (Au) is there.

さらに、上記金属を非常に薄く形成することで、透明又は半透明な金属膜が形成でき、上記酸化物と組み合わせることで、透明なSIT、SBT、並びにSDを作製することが可能である。 Furthermore, by very thin the metal, transparent or semi-transparent metal film can be formed, coupled with the oxides, it is possible to produce a transparent SIT, SBT, and SD.

上記SIT、PN−Tのゲート電極用のP型半導体、並びに、上記PN−DのP型半導体として、例えば、アクセプターをドープしたSi等の無機半導体、ペンタセン等の低分子有機半導体、ポリチオフェン、ポリフェニレンビニレン等の高分子有機半導体、Cu O等の酸化物半導体を用いる事ができる。 The SIT, P-type semiconductor for the gate electrode of the PN-T, as well as P-type semiconductor of the PN-D, for example, inorganic semiconductors such as Si doped with an acceptor, low molecular organic semiconductors such as pentacene, polythiophene, polyphenylene polymeric organic semiconductors such as vinylene, may be used an oxide semiconductor of Cu 2 O and the like. ただし、PN接合障壁を形成する為には、上記P型半導体のフェルミ準位の絶対値は、上記酸化物N型半導体のフェルミ準位の絶対値よりも、大きい値を持つものとする。 However, in order to form a PN junction barrier, the absolute value of the Fermi level of the P-type semiconductor, rather than the absolute value of the oxide N-type semiconductor of the Fermi level, we shall have a large value.

さらに、上記酸化物P型半導体と、ITO等の透明な電極を用いる事で、透明なSIT、PN−T、並びにPN−Dを作製することが可能である。 Furthermore, the above oxide P-type semiconductor, by using a transparent electrode such as ITO, transparent SIT, it is possible to produce the PN-T, as well as PN-D.

また、上述したSiなどの半導体材料の多くは、電子キャリア濃度が10 18 /cm 未満である非晶質透明酸化物や、電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質透明酸化物とバンドギャップが異なる。 Also, many semiconductor materials such as Si as described above, shows and the amorphous transparent oxide the electron carrier concentration of less than 10 18 / cm 3, with the electron carrier concentration increases, the tendency of the electron mobility increases the amorphous transparent oxide and the band gap is different. よって、この非晶質透明酸化物半導体からなる領域とヘテロ接合を形成する。 Therefore, to form a region and the heterojunction formed of the amorphous transparent oxide semiconductor. こうして、ヘテロ接合を有する半導体デバイスが構成される。 Thus, the semiconductor device is formed with a heterojunction.
(第2の実施形態:集積回路) (Second Embodiment: Integrated Circuit)
また、本発明は、上記透明膜を半導体膜とするTFTを、N−TFTとして用いた論理回路に関する。 Further, the present invention is a TFT to the semiconductor film the transparent film, to a logic circuit used as N-TFT.

具体的には、上記透明膜を電子伝導体とした抵抗と、上記透明膜を用いたN−TFTを電源−接地電位(GND)間に直列に接続し、上記N−TFTのゲートを信号入力とし、上記TFTのソースを出力とする。 Specifically, the resistance of the transparent film as an electron conductor, an N-TFT with use of the transparent film Power - connected in series between the ground potential (GND), signal input to the gate of the N-TFT and then, the output of the source of the TFT.

これにより、半導体層として上記透明膜のみを用いたインバータ回路を構成できる。 This allows an inverter circuit using only the transparent film as a semiconductor layer.

さらに、上記抵抗に代わり、P型半導体を活性層として用いたP型TFT(以下、P−TFT)を用い、P−TFTのゲートをN−TFTのゲートと共通の入力とすることで、相補型TFT回路を構成することができる。 Further, instead of the resistor, the P-type semiconductor active layer as a P-type TFT (hereinafter, P-TFT) using using, by the gate of the P-TFT and the gate of the N-TFT and a common input, complementary it is possible to constitute a type TFT circuit.

これにより、インバータの動作時における貫通電流を抑制し、低消費電力である回路を構成できる、という効果が得られる。 This suppresses the through current during inverter operation, the circuit can be constructed is a low power consumption, the effect is obtained that.

上記P型半導体の材料として、例えば、ドープしたSi等の無機半導体、ペンタセン等の低分子有機半導体、ポリチオフェン、ポリフェニレンビニレン等の高分子有機半導体、Cu O等の酸化物半導体を用いる事が好ましい。 As the material of the P-type semiconductor, for example, doped Si or the like of an inorganic semiconductor, a low molecular organic semiconductor such as pentacene, polythiophene, polyphenylene vinylene polymer organic semiconductor, be an oxide semiconductor of Cu 2 O, etc. Preferred . 特に、上記酸化物半導体をP型半導体として用いる場合には、半導体層が透明な回路を構成できる。 Particularly, in the case of using the oxide semiconductor as a P-type semiconductor, the semiconductor layer can be configured transparent circuit.

上記インバータ回路と同様に、クロックドインバータ回路、NAND回路、NOR回路、フリップフロップ、シフトレジスタ等の論理回路を構成することができる。 Similar to the inverter circuit, the clocked inverter circuit, NAND circuit, NOR circuit, can be configured flip-flop, the logic circuits such as a shift register.

また、本発明は、上記透明膜を半導体膜とするTFTを、N−TFTとして用いたSRAM回路に関する。 Further, the present invention is a TFT to the semiconductor film the transparent film, about SRAM circuit using as N-TFT.

具体的には、2つの上記透明膜を用いたN−TFTを備えたインバータ回路について、入力と出力を接続し、上記インバータの各入力と2本のビット線(BL、BLバー)の間にN−TFTを各々備える。 Specifically, the inverter circuit having the N-TFT using two of the transparent film, to connect the inputs and outputs, each input and two bit lines of the inverter (BL, BL bar) between the each provided with a N-TFT. そして、上記N−TFTのゲートは共にワード線(WL)に接続されている。 The gate of the N-TFT are both connected to a word line (WL). これにより、N型半導体層として上記透明膜を用いた1ビットSRAMセル回路を構成できる。 This allows constituting a 1-bit SRAM cell circuit with use of the transparent film as an N-type semiconductor layer.

さらに、上記N−TFTと上記透明膜を抵抗で構成されるインバータを用いる場合には、少なくともTFTと抵抗が透明であるSRAMを作製することができる。 Furthermore, in the case of using an inverter composed of the N-TFT and the transparent film resistors can be manufactured SRAM is at least TFT and resistor transparent.

また、本発明は、上記透明膜を半導体膜とするTFTを、N−TFTとして用いたROM回路に関する。 Further, the present invention is a TFT to the semiconductor film the transparent film, about ROM circuit using as N-TFT.

具体的には、複数のワード線(WL1〜WLn)と、複数のビット線(BL1〜BLn)を備える。 Specifically, comprising a plurality of word lines and (WL1 to WLn), a plurality of bit lines (BL1 to BLn). そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがGNDに接続された、ドレインが並列に接続された上記透明膜を半導体膜とするN−TFTを複数備える。 Then, each of the bit lines, the word lines being connected to the gate and provided with a plurality of N-TFT whose source is connected to GND, and the drain is to connected the transparent film semiconductor layer in parallel. ただし、1本のビット線に対し、全ての上記ワード線に相当するN−TFTを備えておらず、いくつかのワード線に相当するN−TFTを省かれている。 However, with respect to one bit line, does not include the N-TFT corresponding to all the word lines are omitted the N-TFT corresponding to a number of word lines. これにより、N型半導体層として上記透明膜を用いたNOR型ROM回路を構成できる。 This allows constituting a NOR type ROM circuit using the transparent film as an N-type semiconductor layer.

さらに、上記透明膜を用いることで、上記ROM回路のTFT部を透明にできる。 Further, by using the transparent film can be transparent TFT portion of the ROM circuit.

また、本発明は、上記透明膜を半導体膜とするTFTを、N−TFTとして用いた差動増幅回路に関する。 Further, the present invention is a TFT to the semiconductor film the transparent film, to a differential amplifier circuit using the N-TFT.

具体的には、ソースがGNDに接地され、ゲートにバイアス電圧として一定電圧が印加されるN−TFTと、ゲートを入力とし、ソースが上記N−TFTのドレインと接続されている2つのN−TFTとを備える。 Specifically, the source is grounded to GND, the the N-TFT which constant voltage is applied as a bias voltage to the gate, and enter the gate, the source is two, which is connected to the drain of the N-TFT N- and a TFT. そして、2つの上記N−TFTの各々のドレインと電源間に抵抗を備え、上記N−TFTのドレインと抵抗間を出力とすることで差動増幅回路を構成できる。 Then, with a resistor between each of the drains of the two above-mentioned N-TFT and the power source can be a differential amplifier circuit by the output of the drain and the resistance of the N-TFT.

さらに、上記抵抗に上記透明膜を用いることで、少なくとも上記N−TFTと抵抗部分を透明にできる。 Further, by using the transparent film in the resistor can be transparent to at least the N-TFT resistive portions.

また、本発明は、上記透明膜を半導体とするTFTを、N−TFTとして用いた回路によって構成されるICタグ又はIDタグに関する。 Further, the present invention is a TFT for a semiconductor of the transparent film, an IC tag or ID tag constituted by a circuit using as N-TFT.

具体的には、上記ICタグ又はIDタグは、上記論理回路、上記メモリ回路、上記差動増幅回路を用いたアナログ回路、上記N−TFTのゲート−ドレイン間をショートすることでダイオードの特性を実現する素子を用いた整流回路をすべて、あるいは、少なくともいずれかを含んで構成されている。 Specifically, the IC tag or ID tag, the logic circuit, the memory circuit, an analog circuit using the differential amplifier circuit, the gate of the N-TFT - the characteristics of the diode by shorting the drain all the rectifier circuit using the device to achieve or is configured to include either at least.

上記IDタグは、上記透明膜を用いることで、少なくとも上記N−TFTと抵抗部分を透明にできる。 The ID tag, by using the transparent film, transparent to at least the N-TFT resistive portions.

また、本発明は、上記透明膜を半導体とするTFTを、N−TFTとして用いたアクティブマトリックス基板に関する。 Further, the present invention is a TFT for a semiconductor of the transparent film, an active matrix substrate used as N-TFT.

具体的には、上記N−TFTを、各セル回路のスイッチング素子として用いた、LCD(Liquid Crystal Display、液晶ディスプレイ)、有機EL(Electro-Luminescence)ディスプレイ、光センサ等のアクティブマトリックス基板を作製できる。 Specifically, the N-TFT, was used as the switching element of each cell circuit, LCD (Liquid Crystal Display, LCD), an organic EL (Electro-Luminescence) display, an active matrix substrate such as an optical sensor can be manufactured .

上記アクティブマトリックス基板は、上記透明膜を半導体とするN−TFTを用いることで、開口率を増やすことができる、という効果が得られる。 The active matrix substrate, the use of the N-TFT to semiconductor the transparent film, it is possible to increase the aperture ratio, the effect is obtained that.

なお、上述の回路は、必ずしも、全ての要素をTFTで構成する必要はない。 The circuit described above is not always necessary to configure all elements in TFT. 適宜PNトランジスタやSIT,SB−T,BP−Tを用いて回路を構成することもできる。 Appropriate PN transistor or SIT, SB-T, it is also possible to configure the circuit with a BP-T.
(非晶質酸化物について) (For amorphous oxide)
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。 Electron carrier concentration of the amorphous oxide according to the present invention is a value measured at room temperature. 室温とは、例えば25℃であり、具体的には0℃から40℃程度の範囲から適宜選択されるある温度である。 Room temperature, for example, 25 ° C., specifically a certain temperature is appropriately selected from the range of 0 ℃ about 40 ° C.. なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、0℃から40℃の範囲全てにおいて、10 18 /cm 未満を充足する必要はない。 The electron carrier concentration of the amorphous oxide according to the present invention, in all the range of 0 ℃ of 40 ° C., it is not necessary to satisfy the less than 10 18 / cm 3. 例えば、25℃において、キャリア電子密度10 18 /cm 未満が実現されていればよい。 For example, at 25 ° C., less than the carrier electron density 10 18 / cm 3 has only to be realized. また、電子キャリア濃度を更に下げ、10 17 /cm 以下、より好ましくは10 16 /cm 以下にするとノーマリーオフのTFTが歩留まり良く得られる。 Also, further lowering the electron carrier concentration, 10 17 / cm 3 or less, normally-off of the TFT is obtained good yield when more preferably 10 16 / cm 3 or less.

なお、10 18 /cm 未満とは、好ましくは1×10 18 /cm 未満であり、より好適には、1.0×10 18 /cm 未満である。 Note that less than 10 18 / cm 3, preferably less than 1 × 10 18 / cm 3, more preferably less than 1.0 × 10 18 / cm 3.

電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。 Measurements of the electron carrier concentration can be obtained by Hall effect measurement.

なお、本発明において、アモルファス酸化物とは、X線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。 In the present invention, the amorphous oxide in X-ray diffraction spectrum, a halo pattern is observed, it means a oxide showing no specific diffraction line.

本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、TFTのチャネル層として適用できれば特に限定されるものではない。 In the amorphous oxide of the present invention, the lower limit of the electron carrier concentration is not particularly limited as long applicable as a channel layer of a TFT. 下限値は、例えば、10 12 /cm である。 The lower limit is, for example, 10 12 / cm 3.

従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、10 12 /cm 以上10 18 /cm 未満とする。 Accordingly, in the present invention, the material of the amorphous oxide as in the Examples described below, the composition ratio, by controlling the production conditions, for example, the electron carrier concentration, 10 12 / cm 3 or more 10 18 / cm 3 and less than. より好ましくは10 13 /cm 以上10 17 /cm 以下、更には10 15 /cm 以上10 16 /cm 以下の範囲にすることが好ましいものである。 More preferably 10 13 / cm 3 or more and 10 17 / cm 3 or less, but more preferably be in the range of 10 15 / cm 3 or more 10 16 / cm 3 or less.
前記非晶質酸化物としては、InZnGa酸化物のほかにも、In酸化物、In Zn 1−x酸化物(0.2≦x≦1)、In Sn 1−x酸化物(0.8≦x≦1)、あるいはIn (Zn、Sn) 1−x酸化物(0.15≦x≦1)から適宜選択できる。 Examples of the amorphous oxide, In addition to InZnGa oxide, In oxide, In x Zn 1-x oxide (0.2 ≦ x ≦ 1), In x Sn 1-x oxide (0.8 ≦ x ≦ 1), or an In x (Zn, Sn) can be appropriately selected from 1-x oxide (0.15 ≦ x ≦ 1).

なお、In (Zn、Sn) 1−x酸化物は、In (Zn Sn 1−y1−x酸化物と記載することができ、yの範囲は1から0である。 Incidentally, In x (Zn, Sn) 1-x oxide can be described as In x (Zn y Sn 1- y) 1-x oxide, the range of y is from 0 to 1.

なお、ZnとSnを含まないIn酸化物の場合は、Inの一部をGaに置換することもできる。 In the case of In oxide containing no Zn and Sn, it is also possible to replace part of In to Ga. 即ち、In Ga 1−x酸化物(0≦x≦1)の場合である。 That is, when In x Ga 1-x oxide (0 ≦ x ≦ 1).

以下に、本発明者らが作製することに成功した電子キャリア濃度が10 18 /cm 未満の非晶質酸化物について詳述する。 Hereinafter, the electron carrier concentration of the present inventors have succeeded in fabricating is described in detail amorphous oxide of less than 10 18 / cm 3.

上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO 3 (ZnO) m (mは6未満の自然数)で表され、電子キャリア濃度が10 18 /cm 未満であることを特徴とする。 The above-mentioned oxide is composed includes an In-Ga-ZnO, the composition in a crystalline state is InGaO 3 (ZnO) m (m is a natural number less than 6) is represented by, an electron carrier concentration 10 18 / cm 3 and less than.

また上記酸化物は、In-Ga-Zn-Mg-Oを含み構成され、結晶状態の組成がInGaO 3 (Zn 1-x Mg x O) m (mは6未満の自然数、0<x≦1)で表され、電子キャリア濃度が10 18 /cm 未満であることを特徴とする。 The above oxide, In-Ga-Zn-Mg -O include constructed, the composition of the crystalline state InGaO 3 (Zn 1-x Mg x O) m (m is a natural number of less than 6, 0 <x ≦ 1 ) is represented by, wherein the electron carrier concentration of less than 10 18 / cm 3.

なお、これらの酸化物で構成される膜において、電子移動度が1cm /(V・秒)超になるように設計することも好ましい。 Note that in the film consists of these oxides, it is also preferable that the electron mobility is designed to be 1cm 2 / (V · sec) greater.

上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が0.1マイクロアンペヤ未満のノーマリーオフで、オン・オフ比が10 超のトランジスタ特性を実現できる。 By using the film for a channel layer, the gate current is 0.1 microamperes than normally off when the transistor off, on-off ratio can be realized characteristics of a transistor 10 greater than 3. そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなTFTが実現される。 Then, the visible light has a transparent or translucent, flexible TFT can be realized.

なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。 The above film, with increasing number of conduction electrons, wherein the electron mobility increases. 透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。 As the substrate for forming the transparent film, it may be a glass substrate, and a resin plastic substrate or plastic film.

上記非晶質酸化物膜をチャネル層に利用する際には、Al ,Y 、又はHfO の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。 When using the above amorphous oxide film as the channel layer is, Al 2 O 3, Y 2 O 3, or one of HfO 2, or the gate insulating a mixed crystal compound containing these compounds at least two or more It can be used in the film.

また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。 Further, in the amorphous oxide, without intentionally adding an impurity ions for enhancing electric resistance, in an atmosphere containing oxygen gas, it is also preferable that film formation.

本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。 The present inventors have found that the semi-insulating oxide amorphous thin film was found with increasing number of conduction electrons, the unique characteristics of the electron mobility increases. そして、その膜を用いてTFTを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。 Then, to create the TFT by using the film, on-off ratio, the saturation current in a pinch-off state, the transistor characteristics such as switching speed was found to be further improved. 即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。 That is, by using the amorphous oxide was found to be able to realize a normally-off type of a TFT.

非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が1cm /(V・秒)超、好ましくは5cm /(V・秒)超にすることができる。 With amorphous oxide thin film as the channel layer of the film transistor, the electron mobility is 1cm 2 / (V · sec), preferably greater can be 5cm 2 / (V · sec) greater.

電子キャリア濃度が、10 18 /cm 未満、好ましくは、10 16 /cm 未満のときは、オフ時(ゲート電圧無印加時)のドレイン・ソース端子間の電流を、10マイクロアンペヤ未満、好ましくは0.1マイクロアンペア未満にすることができる。 Electron carrier concentration less than 10 18 / cm 3, preferably, when less than 10 16 / cm 3, the current between the drain and source terminals when off (gate voltage is not applied at the time), less than 10 microamperes, preferably to less than 0.1 microamps.

また、該膜を用いれば、電子移動度が1cm /(V・秒)超、好ましくは5cm /(V・秒)超の時は、ピンチオフ後の飽和電流を10マイクロアンペア超にでき、オン・オフ比を10 超とすることができる。 Further, the use of the membrane, the electron mobility of 1cm 2 / (V · sec), preferably greater when 5cm 2 / (V · sec) than can the saturation current after pinch-off to 10 microamps, greater than the on-off ratio can be 10 3 than.

TFTでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。 In TFT, the pinch-off state, a high voltage is applied to the gate terminal, electrons of high density are present in the channel.

したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。 Therefore, according to the present invention, an amount corresponding to the electron mobility is increased, can be increased more saturation current value. この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。 As a result, increase in the on-off ratio, increase of the saturation current, such as an increase of the switching speed, improvement in transistor characteristics can be expected.

なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。 In the conventional compounds, the number of electrons is increased by the collision between electrons, electron mobility is decreased.

なお、上記TFTの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ(トップゲート)構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ(ボトムゲート)構造を用いることができる。 As the structure of the TFT, the reverse of forming staggered (top gate) structure in which a gate insulating film and the gate terminal are sequentially formed on a semiconductor channel layer on the gate terminal of the gate insulating film and the semiconductor channel layer are sequentially stagger can be used (bottom gate) structure.
(第1の成膜法:PLD法) (The first film-forming method: PLD method)
結晶状態における組成がInGaO 3 (ZnO) m (mは6未満の自然数)で表される非晶質酸化物薄膜は、mの値が6未満の場合は、800℃以上の高温まで、非晶質状態が安定に保たれるが、mの値が大きくなるにつれ、結晶化しやすくなる。 Amorphous oxide thin film composition in a crystalline state is represented by InGaO 3 (ZnO) m (m is a natural number less than 6), if it is less than the value of m is 6, up to a high temperature above 800 ° C., amorphous Although the quality state is kept stable, as the value of m is increased, it tends to crystallize. すなわち、InGaO 3に対するZnOの比が増大して、ZnO組成に近づくにつれ、結晶化しやすくなる。 That is, the ratio of ZnO is increased for InGaO 3, as it approaches the ZnO composition tends to crystallize.

したがって、非晶質TFTのチャネル層としては、mの値が6未満であることが好ましい。 Therefore, as the channel layer of the amorphous TFT, the value of m is preferably less than 6.

成膜方法は、InGaO 3 (ZnO) m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。 Film forming method, as a target, a polycrystalline sintered body having a InGaO 3 (ZnO) m composition is good to use a vapor deposition. 気相成膜法の中でも、スッパタ法、パルスレーザー蒸着法が適している。 Among the vapor deposition method, Suppata method, a pulsed laser deposition method is suitable. さらに、量産性の観点から、スパッタ法が最も適している。 For mass production, sputtering method is most suitable.

しかしながら、通常の条件で該非晶質膜を作成すると、主として酸素欠損が生じ、これまで、電子キャリア濃度を10 18 /cm 未満、電気伝導度にして、10S/cm以下にすることができなかった。 However, creating a non AkiraTadashimaku in normal conditions, oxygen deficiency occurs primarily heretofore, the electron carrier concentration less than 10 18 / cm 3, and the electrical conductivity, can not be below 10S / cm It was. そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。 When using such a film, it can not constitute a normally-off transistor.

本発明者らは、図9で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。 The present inventors have found that the apparatus shown in Figure 9, was produced an In-Ga-Zn-O prepared by pulsed laser deposition.

図48に示すようなPLD成膜装置を用いて、成膜を行った。 Using PLD film-forming apparatus shown in FIG. 48, film formation was carried out.

同図において、701はRP(ロータリーポンプ)、702はTMP(ターボ分子ポンプ)、703は準備室、704はRHEED用電子銃、705は基板を回転、上下移動するための基板保持手段、706はレーザー入射窓である。 In the figure, 701 is RP (rotary pump), 702 TMP (turbo molecular pump), 703 preparation room, 704 electron gun for RHEED, 705 may rotate the substrate, the substrate holding means for vertically moving, the 706 it is a laser incident window. また、707は基板、708はターゲット、709はラジカル源、710はガス導入口、711はターゲットを回転、上下移動するためのターゲット保持手段、712はバイパスライン、713はメインライン、714はTMP(ターボ分子ポンプ)である。 Further, the substrate 707, 708 is a target, 709 radical source, 710 a gas inlet, a target holding means for the target rotation, the vertical movement is 711, the bypass line 712, 713 mainline 714 TMP ( a turbo molecular pump). また、715はRP(ロータリーポンプ)、716はチタンゲッターポンプ、717はシャッターである。 Further, 715 RP (rotary pump), 716 titanium getter pump, 717 is a shutter. また、図中718はIG(イオン真空計)、719はPG(ピラニ真空計)、720はBG(バラトロン真空計)、721は成長室(チャンバー)である。 In the drawings, 718 IG (ion gauge), 719 PG (Pirani gauge), 720 BG (Baratron vacuum gauge), 721 is a deposition chamber (chamber).

KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO 2ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。 The pulsed laser deposition method using KrF excimer laser, was deposited In-Ga-Zn-O based amorphous oxide semiconductor thin film on the SiO 2 glass substrate (Corning 1737). 堆積前の処理として、基板の超音波による脱脂洗浄を、アセトン, エタノール, 超純水を用いて、各5分間行った後、空気中100℃で乾燥させた。 As processing prior to deposition, the degreased by ultrasonic substrate using acetone, ethanol, and ultrapure water, after 5 minutes each, dried at 100 ° C. in air.

前記多結晶ターゲットには、InGaO 3 (ZnO) 焼結体ターゲット(サイズ 20mmΦ5mmt)を用いた。 Wherein the polycrystalline target was used InGaO 3 (ZnO) 4 sintered compact target (size 20mmΦ5mmt). これは、出発原料として、In 2 O 3 :Ga 2 O 3 :ZnO(各4N試薬)を湿式混合した後(溶媒:エタノール)、仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て得られるものである。 This is as a starting material, In 2 O 3: Ga 2 O 3: After ZnO (the respective 4N reagent) were wet-mixed (solvent: ethanol), calcining (1000 ° C.: 2h), dry grinding, the sintering ( 1550 ° C.: 2h) it is obtained through. こうして作製したターゲットの電気伝導度は、90 (S/cm)であった。 Electrical conductivity of the target prepared in this way was 90 (S / cm).
成長室の到達真空を2×10 -6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。 And a final vacuum of the growth chamber to 2 × 10 -6 (Pa), film formation was carried out by controlling the oxygen partial pressure during the growth to 6.5 (Pa).

チャンバー721内酸素分圧は6.5Pa、基板温度は25℃である。 The oxygen partial pressure in the chamber 721 is 6.5 Pa, the substrate temperature is 25 ° C..

なお、ターゲット708と被成膜基板707間の距離は、30 (mm)であり、入射窓716から入射されるKrFエキシマレーザーのパワーは、1.5-3 (mJ/cm /pulse)の範囲である。 The distance between the target 708 and the deposition target substrate 707 is 30 (mm), the power of the KrF excimer laser is incident from the entrance window 716, 1.5-3 of (mJ / cm 2 / pulse) it is in the range. また、パルス幅は、20 (nsec)、繰り返し周波数は10 (Hz)、そして照射スポット径は、1 × 1 (mm角)とした。 The pulse width is 20 (nsec), the repetition frequency is 10 (Hz), and the irradiation spot size was set to 1 × 1 (mm angle).

こうして、成膜レート7 (nm/min)で成膜を行った。 In this way, a film was formed at a deposition rate of 7 (nm / min).

得られた薄膜について、薄膜のすれすれ入射X線回折(薄膜法、入射角0.5度)を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。 The resulting thin film, grazing incidence X-ray diffraction (thin film method, incidence angle: 0.5 degree) of the thin film was subjected to, because the clear diffraction peak was observed, In-Ga-Zn-O-based thin film produced it can be said that is amorphous.

さらに、X線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ(Rrms)は約0.5 nmであり、膜厚は約120 nmであることが分かった。 Moreover, subjected to X-ray reflectance measurement, a result of analysis of the pattern, the mean square roughness (Rrms) of the thin film is about 0.5 nm, it was found that the film thickness of about 120 nm. 蛍光X線(XRF)分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。 X-ray fluorescence (XRF) analysis of the results, the metal composition ratio of the thin film In: Ga: Zn = 0.98: 1.02: was 4.

電気伝導度は、約10 -2 S/cm未満であった。 Electrical conductivity was less than about 10 -2 S / cm. 電子キャリア濃度は約10 16 /cm 3以下、電子移動度は約5cm 2 /(V・秒)と推定される。 Electron carrier concentration is about 10 16 / cm 3 or less, the electron mobility is estimated about 5 cm 2 / and (V · sec).

光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3 eVと求まった。 From the analysis of the light absorption spectrum, the band gap of the amorphous thin film prepared was Motoma' about 3 eV. 以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO 3 (ZnO) の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。 From the above, an In-Ga-ZnO-based thin film produced has exhibited InGaO 3 (ZnO) 4 in the amorphous phase is close to the composition of crystal, less oxygen defect, the electrical conductivity is small transparent flat It was found to be a thin film.

具体的に図1を用いて説明する。 It will be specifically described with reference to FIG. 同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO 3 (ZnO) m (mは6未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合を示した特性図である。 Figure is composed of In-Ga-ZnO, InGaO 3 the composition when it is assumed the crystalline state (ZnO) m (m is a number less than 6) In this embodiment a transparent amorphous oxide thin film represented by it is a characteristic diagram showing a case of creating the same conditions as example. この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。 This characteristic diagram, in the case of changing the oxygen partial pressure, there is shown a variation of the electron carrier concentration of the formed oxide.

本実施例と同じ条件下で酸素分圧を4.5Pa超の高い雰囲気中で、成膜することにより、図1に示すように、電子キャリア濃度を10 18 /cm 未満に低下させることができた。 The oxygen partial pressure in the high 4.5Pa than atmosphere under the same conditions as the embodiment, by forming, as shown in FIG. 1, is possible to lower the electron carrier concentration less than 10 18 / cm 3 did it. この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。 In this case, the temperature of the substrate in a state without intentional heating is maintained at about room temperature to. フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。 To use a flexible plastic film as the substrate, the substrate temperature is preferably kept below 100 ° C..

酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。 Further increasing the oxygen partial pressure, it is possible to further reduce the electron carrier concentration. 例えば、図1に示す様に、基板温度25℃、酸素分圧5Paで成膜したInGaO 3 (ZnO) 薄膜では、さらに、電子キャリア数を10 16 /cm に低下させることができた。 For example, as shown in FIG. 1, a substrate temperature of 25 ° C., the oxygen partial InGaO 3 (ZnO) 4 film formed under pressure 5 Pa, further the number of electron carriers can be reduced to 10 16 / cm 3.

得られた薄膜は、図2に示す様に、電子移動度が1cm /(V・秒)超であった。 The resulting thin film, as shown in FIG. 2, the electron mobility was 1 cm 2 / (V · sec) greater. しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を6.5Pa以上にすると、堆積した膜の表面が凸凹となり、TFTのチャネル層として用いることが困難となる。 However, in the pulsed laser deposition method in the present embodiment, when the oxygen partial pressure above 6.5 Pa, the surface of the deposited film becomes uneven, it becomes difficult to use as the channel layer of the TFT.

従って、酸素分圧4.5Pa超、望ましくは5Pa超、6.5Pa未満の雰囲気で、パルスレーザー蒸着法で、結晶状態における組成InGaO 3 (ZnO) m (mは6未満の数)で表される透明アモルファス酸化物薄膜を作製する。 Therefore, the oxygen partial pressure 4.5Pa greater, preferably 5Pa greater, in an atmosphere of less than 6.5 Pa, a pulse laser deposition method, expressed by a composition in a crystalline state InGaO 3 (ZnO) m (m is a number less than 6) making that transparent amorphous oxide thin film. この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成することができる。 Using this transparent amorphous oxide thin film can constitute a normally-off transistor.

また、該薄膜の電子移動度は、1cm /V・秒超が得られ、オン・オフ比を10 超に大きくすることができた。 Further, the electron mobility of the thin film, 1 cm 2 / V · sec greater was obtained, it was possible to increase the on-off ratio 10 3 than.

以上、説明したように、本実施例に示した条件下でPLD法によりInGaZn酸化物の成膜を行う場合は、酸素分圧を4.5Pa以上6.5Pa未満になるように制御することが望ましい。 As described above, when forming a film of InGaZn oxide by PLD under the conditions shown in this embodiment, it is controlled to be an oxygen partial pressure less than 4.5 Pa 6.5 Pa desirable.

なお、電子キャリア濃度を10 18 /cm 未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。 Incidentally, the electron carrier concentration in order to achieve less than 10 18 / cm 3 is dependent on the oxygen partial pressure conditions, the configuration and the film forming apparatus, or the like material and composition for film formation.

次に、上記装置における酸素分圧6.5Paの条件で、アモルファス酸化物を作製し、図5に示すトップゲート型MISFET素子を作製した。 Then, under conditions of oxygen partial pressure 6.5Pa in the apparatus, an amorphous oxide produced, to produce a top-gate type MISFET device illustrated in FIG. 具体的には、まず、ガラス基板(1)上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層(2)として用いる厚さ120nmの半絶縁性アモルファスInGaO 3 (ZnO) 膜を形成した。 Specifically, first, by a method of producing the above amorphous In-Ga-ZnO thin film on a glass substrate (1), a semi-insulating amorphous InGaO thickness 120nm is used as a channel layer (2) 3 (ZnO) 4 film was formed.

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO 3 (ZnO) 及び金膜をそれぞれ30nm積層した。 Further thereon, setting the oxygen partial pressure inside the chamber to less than 1 Pa, large electrical conductivity InGaO 3 (ZnO) 4 and gold film was 30nm laminated respectively by pulsed laser deposition. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by photolithography and a lift-off method to form a drain terminal (5) and a source terminal (6). 最後にゲート絶縁膜(3)として用いるY 2 O 3膜を電子ビーム蒸着法により成膜し(厚み:90nm、比誘電率:約15、リーク電流密度:0.5 MV/cm印加時に10 -3 A/cm 2 )、その上に金を成膜した。 Finally, a Y 2 O 3 film used as a gate insulating film (3) deposited by electron beam deposition (thickness: 90 nm, relative dielectric constant: about 15, leak current density: 0.5 MV / cm applied during 10 -3 A / cm 2), thus forming a gold on it. そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Then, by photolithography and a lift-off method to form a gate terminal (4).
MISFET素子の特性評価 図6に、室温下で測定したMISFET素子の電流−電圧特性を示す。 Characterization Figure 6 of the MISFET device, the current of the MISFET element measured at room temperature - voltage characteristics thereof are shown. ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。 With the increase of the drain voltage VDS, it is found that the channel from the drain current IDS increases is an n-type semiconductor. これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。 This is consistent with the fact that the amorphous In-Ga-Zn-O-based semiconductor is an n-type. IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 IDS showed typical semiconductor transistor behavior of saturated (pinched off) at about VDS = 6 V. 利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。 Examination of the gain characteristics, the threshold of the gate voltage VGS when VDS = 4 V was applied was about -0.5 V. また、VG=10 V時には、IDS=1.0 × 10 -5 Aの電流が流れた。 Further, VG = 10 V at times flowed current of IDS = 1.0 × 10 -5 A. これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。 This corresponds with successful induction of carriers in the gate bias of an insulator In-Ga-Zn-O based amorphous semiconductor thin film.

トランジスタのオン・オフ比は、10 超であった。 On-off ratio of the transistor was 10 greater than 3. また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of approximately 7cm 2 (Vs) -1 in the saturation region. 作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。 It was measured similar by irradiating visible light to the fabricated device, but the change in the transistor characteristics was observed.

本実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。 According to this embodiment, a small electron carrier concentration, thus, the electric resistance is high and can be realized a thin film transistor having the electron mobility is larger channel layer.

なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。 Incidentally, the amorphous oxide described above, with increasing electron carrier concentration, the electron mobility is increased, and has superior characteristics that further illustrates the degenerate conduction.

本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行えるので、プラスチック板やフィルムなどの基板が使用可能である。 In this embodiment, although a thin film transistor on a glass substrate, since film formation itself can be conducted at room temperature, a substrate such as a plastic plate or film can be used.

また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルTFTを実現できる。 Further, the amorphous oxide obtained in this example, almost no light absorption in the visible light can be realized transparent flexible TFT.
(第2の成膜法:スパッタ法(SP法)) (The second of the film-forming method: a sputtering method (SP method))
雰囲気ガスとしてアルゴンガスを用いた高周波SP法により、成膜する場合について説明する。 The high-frequency SP method using argon gas as the atmosphere gas, the case of forming.

SP法は、図49に示す装置を用いて行った。 SP method was carried out by using the apparatus shown in FIG. 49. 同図において、807は被成膜基板、808はターゲット、805は冷却機構付き基板保持手段、814は、ターボ分子ポンプ、815はロータリーポンプ、817はシャッターである。 In the figure, 807 is a deposition target substrate, 808 a target, the cooling mechanism with the substrate holding means 805, 814, turbomolecular pump, 815 a rotary pump, is 817 a shutter. また、818はイオン真空計、819はピラニ真空計、821は成長室(チャンバー)、830はゲートバルブである。 Further, 818 ion gauge, 819 Pirani gauge, 821 growth chamber (chamber), 830 is a gate valve.

被成膜基板807としては、SiO 2ガラス基板(コーニング社製1737)を用意した。 The target substrate 807 was prepared SiO 2 glass substrate (Corning 1737). 成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中100℃で乾燥させた。 As the film forming pretreatment, ultrasonic degreasing cleaning of the substrate, acetone, ethanol, after 5 minutes each with ultrapure water and dried at 100 ° C. in air.

ターゲット材料としては、InGaO (ZnO) 組成を有する多結晶焼結体(サイズ 20mmΦ5mmt)を用いた。 As the target material, was used InGaO 3 (ZnO) 4 polycrystalline sintered body having a composition (size 20mmΦ5mmt).

この焼結体は、出発原料として、In 2 O 3 :Ga 2 O 3 :ZnO(各4N試薬)を湿式混合(溶媒:エタノール)し、仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て作製した。 This sintered body as the starting material, In 2 O 3: Ga 2 O 3: and, calcination: ZnO a (each 4N reagent) (ethanol solvent) (1000 ° C.: 2h), dry grinding, the firing sintering (1550 ℃: 2h) was manufactured through. このターゲット808の電気伝導度は90 (S/cm)であり、半絶縁体状態であった。 The electrical conductivity of the target 808 is 90 (S / cm), it was in a semi-insulating state.

成長室821内の到達真空は、1×10 -4 (Pa)であり、成長中の酸素ガスとアルゴンガスの全圧は、4〜0.1×10 −1 (Pa)の範囲での一定の値とした。 Ultimate vacuum of the growth chamber 821 is 1 × 10 -4 (Pa), the total pressure of the oxygen gas and the argon gas during growth, certain range of 4~0.1 × 10 -1 (Pa) It was of value. そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を10 −3 〜2×10 −1 (Pa)の範囲で変化させた。 Then, by changing the partial pressure ratio of argon gas and oxygen, and the oxygen partial pressure was varied in the range of 10 -3 ~2 × 10 -1 (Pa ).

また、基板温度は、室温とし、ターゲット808と被成膜基板807間の距離は、30 (mm)であった。 The substrate temperature was room temperature, the distance between the target 808 and the deposition target substrate 807 was 30 (mm).

投入電力は、RF180 Wであり、成膜レートは、10 (nm/min)で行った。 The input power was RF180 W, the film forming rate was 10 (nm / min).
得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−O系膜はアモルファス膜であることが示された。 It relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, In-Zn-Ga-O-based film manufactured amorphous it was shown to be membrane.

さらに、X線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ(Rrms)は約0.5nmであり、膜厚は約120nmであることが分かった。 Moreover, subjected to X-ray reflectance measurement, a result of analysis of the pattern, the mean square roughness (Rrms) of the thin film was approximately 0.5 nm, it was found that the film thickness of about 120 nm. 蛍光X線(XRF)分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。 X-ray fluorescence (XRF) analysis of the results, the metal composition ratio of the thin film In: Ga: Zn = 0.98: 1.02: was 4.

成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。 Changing the oxygen partial pressure in the atmosphere during film formation, the electric conductivity was measured of the obtained amorphous oxide film. その結果を図3に示す。 The results are shown in Figure 3.

図3に示すように、酸素分圧を3×10 -2 Pa超の高い雰囲気中で、成膜することにより、電気伝導度を10S/cm未満に低下させることができた。 As shown in FIG. 3, at an oxygen partial pressure of the 3 × 10 -2 Pa in high excess atmosphere, by forming, it was possible to reduce the electrical conductivity to less than 10S / cm.

酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。 By further increasing the oxygen partial pressure, it was possible to reduce the number of electron carriers.
例えば、図3に示す様に、基板温度25℃、酸素分圧10 -1 Paで成膜したInGaO 3 (ZnO) 薄膜では、さらに、電気伝導度を約10 -10 S/cmに低下させることができた。 For example, as shown in FIG. 3, a substrate temperature of 25 ° C., the oxygen partial InGaO 3 (ZnO) 4 film formed under pressure 10 -1 Pa, further reducing the electrical conductivity of about 10 -10 S / cm it could be. また、酸素分圧10 -1 Pa超で成膜したInGaO 3 (ZnO) 薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。 Further, InGaO 3 (ZnO) 4 film was deposited at an oxygen partial pressure of 10 -1 Pa than the electrical conductivity electrical resistance is too high could not be measured. この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約1cm /V・秒と推定された。 In this case, the electron mobility could not be measured, extrapolated electron carrier concentration from the value of a large film, the electron mobility was estimated to be about 1 cm 2 / V · sec.

すなわち、酸素分圧3×10 -2 Pa超、望ましくは5×10 -1 Pa超のアルゴンガス雰囲気下でスパッタ蒸着法で成膜を行った。 That is, the oxygen partial pressure of 3 × 10 -2 Pa greater, preferably a film was formed at 5 × 10 -1 Pa than sputter deposition in an argon gas atmosphere. この成膜により、In-Ga-Zn-Oから構成され、結晶状態における組成InGaO 3 (ZnO) m (mは6未満の自然数)で表される透明アモルファス酸化物薄膜を作製した。 This deposition is composed of an In-Ga-ZnO, the composition InGaO 3 (ZnO) m in a crystalline state (m is a natural number less than 6) was produced a transparent amorphous oxide thin film represented by. この透明アモルファス酸化物薄膜を用い、ノーマリーオフで、かつオン・オフ比を10 超のトランジスタを構成することができた。 Using this transparent amorphous oxide thin film, a normally-off, and the on-off ratio could be up 10 3 than the transistor.

本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、3×10 -2 Pa以上、5×10 -1 Pa以下の範囲である。 Device described in this embodiment, the case of using the material as the oxygen partial pressure during film formation by sputtering, for example, 3 × 10 -2 Pa or higher, in the range of less than 5 × 10 -1 Pa. なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図2に示す様に、伝導電子数の増加と共に、電子移動度が増加する。 Incidentally, in the thin film created by the pulsed laser deposition method and a sputtering method, as shown in FIG. 2, with increasing number of conduction electrons, the electron mobility increases.

上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。 As described above, by controlling the oxygen partial pressure, it is possible to reduce the oxygen defects, as a result, can reduce the electron carrier concentration. また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。 Further, in the amorphous state, unlike the polycrystalline state, in order to essentially particle interface does not exist, it is possible to obtain an amorphous thin film of a high electron mobility.

なお、ガラス基板の代わりに厚さ200μmのポリエチレン・テレフタレート(PET)フィルムを用いた場合にも、得られたInGaO (ZnO) アモルファス酸化物膜は、同様の特性を示した。 Incidentally, in the case of using polyethylene terephthalate (PET) film having a thickness of 200μm, instead of the glass substrate, resulting InGaO 3 (ZnO) 4 amorphous oxide film showed the same characteristics.

なお、ターゲットとして、多結晶InGaO 3 (Zn 1-x Mg O) m (mは6未満の自然数、0<x≦1)を用いれば、1Pa未満の酸素分圧下でも、高抵抗非晶質InGaO 3 (Zn 1-x Mg O) m膜を得ることができる。 Incidentally, as a target, a polycrystalline InGaO 3 (Zn 1-x Mg x O) m (m is a natural number of less than 6, 0 <x ≦ 1) By using, at an oxygen partial pressure of less than 1 Pa, a high-resistance amorphous InGaO 3 (Zn 1-x Mg x O) m film can be obtained.

例えば、Znを80at%のMgで置換したターゲットを使用した場合、酸素分圧0.8Paの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を10 16 /cm3未満とすることができる(電気抵抗値は、約10 -2 S/cmである。)。 For example, when using the target obtained by substituting Zn in 80at% of Mg, in an atmosphere of oxygen partial pressure 0.8 Pa, the electron carrier concentration of the film obtained by the pulse laser deposition be less than 10 16 / cm @ 3 it (electric resistance value is about 10 -2 S / cm.).

こうした膜の電子移動度は、Mg無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約5cm /(V・秒)で、アモルファスシリコンに比べて、1桁程度大きな値を示す。 Electron mobility of such film is reduced as compared with the Mg-free additive film, the degree is small, the electron mobility at room temperature for about 5cm 2 / (V · sec), as compared to amorphous silicon, single-digit the extent shows a large value. 同じ条件で成膜した場合、Mg含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Mgの含有量は、好ましくは、20%超、85%未満(xにして、0.2<x<0.85)である。 When formed under the same conditions, with an increase in Mg content, electrical conductivity and the electron mobility, so lowered together, the content of Mg is preferably to 20 percent, less than 85% (x Te is 0.2 <x <0.85).

上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Al ,Y 、HfO 、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。 In thin film transistor using an amorphous oxide film as described above, Al 2 O 3, Y 2 O 3, HfO 2, or it is preferable that these compounds mixed crystal compound containing at least two and the gate insulating film.

ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。 A defect at the interface between the gate insulating thin film and the channel layer thin film is present, reduces and hysteresis occurs in the transistor characteristics of the electron mobility. また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。 Also, the type of the gate insulating film, the leakage current is greatly different. このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。 For this, it is necessary to select a gate insulating film suitable for the channel layer. Al 膜を用いれば、リーク電流を低減できる。 By using an Al 2 O 3 film, the leakage current can be reduced. また、Y 膜を用いればヒステリシスを小さくできる。 Further, it is possible to reduce the hysteresis by using the Y 2 O 3 film. さらに、高誘電率のHfO 膜を用いれば、電子移動度を大きくすることができる。 Furthermore, the use of the HfO 2 film having a high dielectric constant, it is possible to increase the electron mobility. また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなTFTを形成できる。 Further, by using a mixed crystal of these films, the leakage current, small hysteresis, it can form electron mobility of large TFT. また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、TFT構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。 Further, the gate insulating film forming process and the channel layer forming process can be performed at room temperature, The TFT structure may be either a staggered structure and the reverse stagger structure.

このように形成したTFTは、ゲート端子、ソース端子、及び、ドレイン端子を備えた3端子素子である。 Thus formed TFT, a gate terminal, a source terminal, and a three-terminal device having a drain terminal. このTFTは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いるものである。 The TFT is ceramic, glass, or a semiconductor thin film formed on an insulating substrate such as a plastic, is to use as a channel layer which electrons or holes move. そして、このTFTはゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。 Then, the TFT applies a voltage to the gate terminal to control the current flowing through the channel layer, a active device having a function of switching current between the source terminal and the drain terminal.

なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。 Incidentally, it is important in the present invention that by controlling the amount of oxygen deficiency and can achieve the desired electronic carrier concentration.

上記記載においては、非晶質酸化物膜の酸素量(酸素欠損量)の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。 In the above description, the control of the oxygen content of the amorphous oxide film (oxygen deficiency) is controlled by performing in an atmosphere containing a predetermined concentration of oxygen during film formation. しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御(低減あるいは増加)することも好ましいものである。 However, after film formation, it is also preferable that worked up the oxide film in an atmosphere containing oxygen to control the amount of oxygen deficiency (reduced or increased).

効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を0℃以上300℃以下、好ましくは、25℃以上、250℃以下、更に好ましくは100℃以上200℃以下で行うのがよい。 To effectively control the amount of oxygen deficiency, 300 ° C. 0 ° C. or higher temperature in an atmosphere containing oxygen or less, of preferably, 25 ° C. or higher, 250 ° C. or less, more preferably at 100 ° C. or higher 200 ° C. or less good.

勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。 Of course, it carried out in an atmosphere containing oxygen even at the time of film formation, may be post-treated in an atmosphere and containing oxygen in post-treatment after film formation. また、所定の電子キャリア濃度(10 18 /cm 未満)を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。 Also, if obtained a predetermined electron carrier concentration (less than 10 18 / cm 3), at the time of film formation, without performing the oxygen partial pressure control performs postprocessing after the film formation in an atmosphere containing oxygen it may be.

なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば10 14 /cm 以上である。 As the lower limit of the electron carrier concentration in the present invention, depending on whether used in any device or circuit or apparatus oxide film obtained, is, for example 10 14 / cm 3 or more.
(材料系の拡大) (Expansion of the material system)
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも1種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。 Further, a result of our research to expand the composition system, Zn, among the In and Sn, an amorphous oxide comprising an oxide of at least one element, small electron carrier concentration and the electron mobility is large amorphous found to be able to produce an oxide film.

また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。 Further, the amorphous oxide film was found to have with increasing number of conduction electrons, the unique characteristics of the electron mobility increases.

その膜を用いてTFTを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のTFTを作成できる。 Create a TFT by using the film can be created on-off ratio, the saturation current in a pinch-off state, the normally-off TFT excellent in transistor characteristics such as switching speed.

本発明には、以下(a)から(h)の特徴を有する酸化物を用いることができる。 The present invention can be used an oxide having the characteristics of the following (a) from (h).
(a) 室温での電子キャリア濃度が、10 18 /cm 未満のアモルファス酸化物。 (A) an electron carrier concentration at room temperature, 10 18 / cm 3 less than the amorphous oxide.
(b) 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。 (B) with the electron carrier concentration increases, an amorphous oxide, wherein electron mobility increases.

なおここで、室温とは0℃から40℃程度の温度をいう。 Note here, it refers to a temperature from 0 ℃ about 40 ° C. and room temperature. アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。 The amorphous, in X-ray diffraction spectrum, only a halo pattern is observed, means a compound exhibiting no specific diffraction line. また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。 The electron mobility in this case refers to electron mobility obtained by Hall effect measurement.
(c) 室温での電子移動度が、0.1cm /V・秒超であることを特徴とする上記(a)又は(b)に記載されるアモルファス酸化物。 (C) an electron mobility at room temperature, amorphous oxide described in the above (a) or (b) which is a 0.1 cm 2 / V · sec greater.
(d) 縮退伝導を示す上記(b)から(c)のいずれかに記載されるアモルファス酸化物である。 (D) an amorphous oxide described in any of the above showing the degenerate conduction (b) from (c). なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、30meV以下の状態をいう。 Note that the degenerate conduction The thermal activation energy in temperature dependency of the electrical resistance means the following state 30 meV.
(e) Zn, In及びSnのうち、少なくとも1種類の元素を構成成分として含む上記(a)から(d)のいずれかに記載されるアモルファス酸化物。 (E) Zn, among the In and Sn, amorphous oxide according to any one of the above (a) containing as components at least one element (d).
(f) 上記(e)に記載のアモルファス酸化物に、Znより原子番号の小さい2族元素M2(M2は、Mg,Ca)、Inより原子番号の小さい3属元素M3(M3は、B,Al、Ga、Y),Snより小さい原子番号の小さい4属元素M4(M4は、Si,Ge,Zr)、5属元素M5(M5は、V,Nb,Ta)およびLu、Wのうち、少なくとも1種類の元素を含むアモルファス酸化物膜。 Amorphous oxide according to (f) above (e), 2 group elements M2 smaller atomic number than Zn (M2 are, Mg, Ca), atomic number smaller 3 group element M3 than an In (M3 are, B, al, Ga, Y), a small group IV element M4 (M4 are Sn smaller atomic number, Si, Ge, Zr), 5 group element M5 (M5 is, V, Nb, Ta) and Lu, among W, amorphous oxide film containing at least one element.
(g) 結晶状態における組成がIn 1−x M3 3 (Zn 1−y M2 O) m (0≦x、y≦1、mは0又は6未満の自然数)である化合物単体又はmの異なる化合物の混合体である(a)から(f)のいずれかに記載のアモルファス酸化物膜。 (G) the crystal composition in a state that In 1-x M3 x O 3 (Zn 1-y M2 y O) m (0 ≦ x, y ≦ 1, m is 0 or less than 6 natural number) is a compound alone or m amorphous oxide film according to any one of a mixture of different compounds of (a) from (f). M3は例えば、Gaであり、M2は例えば、Mgである。 M3 is, for example, a Ga, M2 is, for example, Mg.

(h) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から(g)記載のアモルファス酸化物膜。 (H) a glass substrate, a metal substrate, an amorphous oxide film of the provided plastic substrate or plastic film from (a) (g) described.

また、本発明は、(10)上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。 Further, the present invention is a field effect transistor using (10) an amorphous oxide described above, or an amorphous oxide film as the channel layer.

なお、電子キャリア濃度が10 18 /cm 未満、10 15 /cm 超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。 Incidentally, less than the electron carrier concentration 10 18 / cm 3, 10 15 / cm with 3 than the amorphous oxide film as the channel layer, a field-effect which arranged gate terminal through a source terminal, a drain terminal and a gate insulating film in the transistor. ソース・ドレイン端子間に5V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約10 −7アンペヤにすることができる。 Upon application of a voltage of about 5V between the source and drain terminals, it can be a current between the source and drain terminals when a gate voltage is not applied to approximately 10 -7 Anpeya.

酸化物結晶の電子移動度は、金属イオンのs軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなZn,In,Snの酸化物結晶は、0.1から200cm /(V・秒)の大きな電子移動度を持つ。 The electron mobility of the oxide crystals, the greater the overlap of the s-orbital of the metal ion, become large, atomic number of large Zn, an In, oxide crystals and Sn, 200cm 2 / (V · sec) 0.1 It has a large electron mobility.

さらに、酸化物では、酸素と金属イオンとがイオン結合している。 Furthermore, the oxides, oxygen and metal ions are ionically bonded.

そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。 Therefore, there is no directionality of the chemical bond, the structure is random, even in the direction of the bond is non-uniform amorphous state, the electron mobility, compared to the electron mobility of the crystalline state, it has a comparable magnitude it is possible.

一方で、Zn,In,Snを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約0.01cm /(V・秒)から20cm /(V・秒)である。 On the other hand, Zn, an In, by replacing a small element of Sn atomic number, the electron mobility decreases, by these results, the electron mobility of the amorphous oxide with the present invention is from about 0.01 cm 2 / from (V · sec) is a 20cm 2 / (V · sec).

上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Al ,Y 、HfO 、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。 When fabricating a channel layer of a transistor using the oxide, in the transistor, and Al 2 O 3, Y 2 O 3, HfO 2, or the gate insulating film of the mixed crystal compound thereof of compounds containing at least two it is preferable.

ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。 A defect at the interface between the gate insulating thin film and the channel layer thin film is present, reduces and hysteresis occurs in the transistor characteristics of the electron mobility. また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。 Also, the type of the gate insulating film, the leakage current is greatly different. このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。 For this, it is necessary to select a gate insulating film suitable for the channel layer. Al 膜を用いれば、リーク電流を低減できる。 By using an Al 2 O 3 film, the leakage current can be reduced. また、Y 膜を用いればヒステリシスを小さくできる。 Further, it is possible to reduce the hysteresis by using the Y 2 O 3 film. さらに、高誘電率のHfO 膜を用いれば、電界効果移動度を大きくすることができる。 Furthermore, the use of the HfO 2 film having a high dielectric constant, it is possible to increase the field-effect mobility. また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなTFTを形成できる。 Further, by using a film made of a mixed crystal of these compounds, the leakage current, small hysteresis, can form a field-effect mobility of large TFT. また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、TFT構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。 Further, the gate insulating film forming process and the channel layer forming process can be performed at room temperature, The TFT structure may be either a staggered structure and the reverse stagger structure.

In 酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、0.1Pa程度添加することにより、アモルファス膜が得られる。 In 2 O 3 oxide film can deposited by a vapor phase method, a moisture atmosphere during deposition, by adding about 0.1 Pa, an amorphous film can be obtained.

また、ZnO及びSnO は、アモルファス膜を得ることは難しいが、In を、ZnOの場合には20原子量%程度、SnO の場合には、90原子量%程度添加することによりアモルファス膜を得ることができる。 Further, ZnO and SnO 2, although it is difficult to obtain an amorphous film, a an In 2 O 3, in the case of ZnO 20% by atomic weight about, in the case of SnO 2 is amorphous film by adding about 90 atomic weight% it is possible to obtain. 特に、Sn−In―O系アモルファス膜を得るためには、雰囲気中に窒素ガスを0.1Pa程度導入すればよい。 In particular, in order to obtain a Sn-In-O based amorphous film, a nitrogen gas may be introduced about 0.1Pa into the atmosphere.

上記のアモルファス膜に、Znより原子番号の小さい2族元素M2(M2は、Mg,Ca)、Inより原子番号の小さい3属元素M3(M3は、B,Al、Ga、Y),Snより小さい原子番号の小さい4属元素M4(M4は、Si,Ge,Zr)、5属元素M5(M5は、V,Nb,Ta)およびLu、Wのうち、少なくとも1種類の複合酸化物を構成する元素を添加できる。 The amorphous film of the smaller Group 2 elements of atomic number than Zn M2 (M2 is, Mg, Ca), 3 group element M3 smaller atomic number than an In (M3 are, B, Al, Ga, Y), from Sn small group IV element M4 (M4 are, Si, Ge, Zr) small atomic number, 5 group element M5 (M5 is, V, Nb, Ta) and Lu, among W, constituting at least one composite oxide elements that can be added.

それにより、室温での、アモルファス膜をより安定化させることができる。 Thereby, it is possible to further stabilize the, amorphous film at room temperature. また、アモルファス膜が得られる組成範囲を広げることができる。 Further, it is possible to widen the composition range of amorphous film can be obtained.

特に、共有結合性の強い、B,Si,Geの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。 In particular, strong covalent, B, Si, the addition of Ge is to be effective in the amorphous phase stabilization, composite oxides composed of large ions of the difference of the ion radii, the amorphous phase is stabilized.

たとえば、In−Zn−O系では、Inが約20原子%超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、MgをInと当量添加することにより、Inが約15原子量%超の組成範囲で、安定なアモルファス膜を得ることができる。 For example, in the In-Zn-O-based, when In is not a composition range of about 20 atomic percent, although stable amorphous film inaccessible room temperature, by the Mg addition In and equivalent, In about 15 atomic weight percent in the composition range, it is possible to obtain a stable amorphous film.

気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、10 18 /cm 未満、10 15 /cm 超のアモルファス酸化膜を得ることができる。 In film formation by vapor phase method, by controlling the atmosphere, the electron carrier concentration less than 10 18 / cm 3, it is possible to obtain the 10 15 / cm 3 greater than the amorphous oxide film.

アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法(PLD法)、スパッタ法(SP法)及び電子ビーム蒸着法などの気相法を用いるのがよい。 As the film forming method of the amorphous oxide, a pulse laser deposition (PLD) method, a sputtering method (SP method) and it is to use a vapor phase method such as electron-beam evaporation method. 気相法の中でも、材料系の組成を制御しやすい点では、PLD法が、量産性の点からは、SP法が適している。 Among the vapor phase process, in terms of easily controlling the composition of the material system, PLD method is, in terms of mass productivity, SP method is suitable. しかし、成膜法は、これらの方法に限られるのものではない。 However, the film formation method is not limited to those methods.
(PLD法によるIn−Zn−Ga−O系アモルファス酸化膜の成膜) (Formation of the In-Zn-Ga-O type amorphous oxide film by PLD method)
KrFエキシマレーザーを用いたPLD法により、ガラス基板(コーニング社製1737)上にIn−Zn―Ga―O系アモルファス酸化物膜を堆積させた。 The PLD method using a KrF excimer laser, was deposited an In-Zn-Ga-O-based amorphous oxide film on a glass substrate (Corning 1737). このとき、InGaO (ZnO)及びInGaO (ZnO) 組成を有する多結晶焼結体をそれぞれターゲットとした。 At this time, InGaO 3 (ZnO) and InGaO 3 (ZnO) 4 polycrystalline sintered body having a composition were respectively target.

成膜装置は、既述の図48に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。 Film forming apparatus, using the apparatus described in FIG. 48 described above, the film formation conditions were the same as in the case of using the device.

基板温度は25℃である。 Substrate temperature was 25 ° C.. 得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、2種類のターゲットから作製したIn−Zn−Ga−O系膜は、いずれもアモルファス膜であることが示された。 It relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, an In-Zn-Ga- prepared from two different targets O-based film has been shown both an amorphous film.

さらに、ガラス基板上のIn−Zn―Ga―O系アモルファス酸化物膜のX線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ(Rrms)は約0.5 nmであり、膜厚は約120 nmであることが分かった。 Moreover, subjected to X-ray reflectance measurement of In-Zn-Ga-O type amorphous oxide film on the glass substrate, as a result of the analysis of the pattern, the mean square roughness (Rrms) of the thin film is about 0.5 nm , it was found that the film thickness of about 120 nm.

蛍光X線(XRF)分析の結果、InGaO (ZnO)組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn : Ga : Zn = 1.1 : 1.1 : 0.9であった。 X-ray fluorescence (XRF) analysis results, InGaO 3 (ZnO) metal composition ratio of the film obtained as a target, a polycrystalline sintered body having a composition In: Ga: Zn = 1.1: 1.1: 0 It was .9. また、InGaO(ZnO) 組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In : Ga : Zn = 0.98 : 1.02 : 4であった。 Further, InGaO (ZnO) 4 metal composition ratio of the film obtained as a target, a polycrystalline sintered body having a composition, In: Ga: Zn = 0.98 : 1.02: was 4.

成膜時の雰囲気の酸素分圧を変化させ、InGaO (ZnO) 組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。 Changing the oxygen partial pressure in the atmosphere during film formation was subject to electron carrier concentration of the obtained amorphous oxide film as a target, a polycrystalline sintered body having a InGaO 3 (ZnO) 4 composition. その結果を図1に示す。 The results are shown in Figure 1. 酸素分圧が4.2Pa超の雰囲気中で成膜することにより、電子キャリア濃度を10 18 /cm 未満に低下させることができた。 By the oxygen partial pressure is deposited in an atmosphere of 4.2Pa greater than the electron carrier concentration could be lowered to less than 10 18 / cm 3. この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。 In this case, the temperature of the substrate is maintained at about room temperature in a state without intentional heating. また、酸素分圧が6.5Pa未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。 The oxygen partial pressure when less than 6.5Pa, the surface of the obtained amorphous oxide film was flat.

酸素分圧が5Paの時、InGaO (ZnO) 組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は10 16 /cm 、電気伝導度は、10 −2 S/cmであった。 When the oxygen partial pressure of 5Pa, InGaO 3 (ZnO) 4 electron carrier concentration of an amorphous oxide film obtained a polycrystalline sintered body as the target having the composition 10 16 / cm 3, the electrical conductivity, 10-2 It was S / cm. また、電子移動度は、約5cm /V・秒と推測された。 The electron mobility was estimated to be about 5 cm 2 / V · sec. 光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3 eVと求まった。 The band gap of the analysis of the light absorption spectrum, the amorphous oxide film produced was Motoma' about 3 eV.

酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。 Further increasing the oxygen partial pressure, it was possible to further reduce the electron carrier concentration. 図1に示す様に、基板温度25℃、酸素分圧6Paで成膜したIn−Zn−Ga−O系アモルファス酸化物膜では、電子キャリア濃度を8×10 15 /cm (電気伝導:約8×10 -3 S/cm)に低下させることができた。 As shown in FIG. 1, a substrate temperature of 25 ° C., the oxygen partial In-Zn-Ga-O type amorphous oxide film formed in pressure of 6 Pa, the electron carrier concentration 8 × 10 15 / cm 3 (electric conductivity: about It could be reduced to 8 × 10 -3 S / cm) . 得られた膜は、電子移動度が1cm /(V・秒)超と推測された。 The resulting film, the electron mobility was estimated to 1cm 2 / (V · sec) greater. しかし、PLD法では、酸素分圧を6.5Pa以上にすると、堆積した膜の表面が凸凹となり、TFTのチャネル層として用いることが困難となった。 However, in the PLD method, when the oxygen partial pressure above 6.5 Pa, the surface of the deposited film becomes uneven, it has become difficult to use as the channel layer of the TFT.

InGaO (ZnO) 組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したIn−Zn−Ga−O系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。 The InGaO 3 (ZnO) 4 polycrystalline sintered body having a composition as a target for different oxygen partial pressures in the formed In-Zn-Ga-O type amorphous oxide film, the relationship between the electron carrier concentration and the electron mobility Examined. その結果を図2に示す。 The results are shown in Figure 2. 電子キャリア濃度が、10 16 /cm から10 20 /cm に増加すると、電子移動度は、約3cm /(V・秒)から約11cm /(V・秒)に増加することが示された。 Electron carrier concentration, increasing from 10 16 / cm 3 to 10 20 / cm 3, the electron mobility, indicates that an increase of about 3cm 2 / (V · sec) to about 11cm 2 / (V · sec) It has been. また、InGaO (ZnO)組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。 Further, with regard InGaO 3 (ZnO) amorphous oxide film obtained as a target, a polycrystalline sintered body having a composition similar trend was observed.

ガラス基板の代わりに厚さ200μmのポリエチレン・テレフタレート(PET)フィルムを用いた場合にも、得られたIn−Zn−Ga−O系アモルファス酸化物膜は、同様の特性を示した。 In case of using polyethylene terephthalate (PET) film having a thickness of 200μm, instead of the glass substrate, In-Zn-Ga-O-based amorphous oxide film obtained showed the same characteristics.
(PLD法によるIn−Zn−Ga−Mg−O系アモルファス酸化物膜の成膜) (Formation of the In-Zn-Ga-Mg-O-based amorphous oxide film by PLD method)
ターゲットとして多結晶InGaO (Zn 1-x Mg O) (0<x≦1)を用い、PLD法により、ガラス基板上にInGaO (Zn 1-x Mg O) (0<x≦1)膜を成膜した。 Polycrystalline InGaO 3 (Zn 1-x Mg x O) 4 (0 <x ≦ 1) used as a target, by the PLD method, InGaO on a glass substrate 3 (Zn 1-x Mg x O) 4 (0 <x ≦ 1) film was formed.

成膜装置は、図48に記載の装置を用いた。 Film forming apparatus, using the apparatus described in Figure 48.

被成膜基板としては、SiO 2ガラス基板(コーニング社製1737)を用意した。 The deposition substrate was prepared SiO 2 glass substrate (Corning 1737). その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中100℃で.乾燥させた。 As a pretreatment to the substrate, an ultrasonic degreasing, acetone, ethanol, after 5 minutes each with ultrapure water, and then at 100 ° C. in air. Dried. ターゲットとしては、InGa(Zn 1-x Mg x O) 4 (x=1-0)焼結体(サイズ 20mmΦ5mmt)を用いた。 As the target, using InGa (Zn 1-x Mg x O) 4 (x = 1-0) sintered body (size 20mmΦ5mmt).

ターゲットは、出発原料In 2 O 3 :Ga 2 O 3 :ZnO:MgO(各4N試薬)を、湿式混合(溶媒:エタノール)、仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て作製した。 The target, the starting material In 2 O 3: Ga 2 O 3: ZnO: MgO (the respective 4N reagent), wet blending (solvent: ethanol), calcining (1000 ° C.: 2h), dry grinding, the sintering (1550 ℃: 2h) was manufactured through.

成長室到達真空は、2×10 -6 (Pa)であり、成長中の酸素分圧は、0.8 (Pa)とした。 Vacuum deposition chamber reached a 2 × 10 -6 (Pa), the oxygen partial pressure during growth was set to 0.8 (Pa). 基板温度は、室温(25℃)で行い、ターゲットと被成膜基板間の距離は、30 (mm)であった。 The substrate temperature is carried out at room temperature (25 ° C.), the distance between the target and the film-forming substrate, was 30 (mm).

なお、KrFエキシマレーザーのパワーは、1.5 (mJ/cm /pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)とした。 The power of the KrF excimer laser, 1.5 (mJ / cm 2 / pulse), a pulse width, 20 (nsec), the repetition frequency, 10 (Hz), illumination spot diameter, 1 × 1 (mm square ) and the.
成膜レートは、7 (nm/min)であった。 The film deposition rate was 7 (nm / min).

雰囲気は酸素分圧0.8Paで、基板温度は25℃である。 Atmosphere at an oxygen partial pressure of 0.8 Pa, the substrate temperature is 25 ° C.. 得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−Mg−O系膜はアモルファス膜であることが示された。 It relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, In-Zn-Ga-Mg-O-based film manufactured It was shown to be an amorphous film. 得られた膜の表面は平坦であった。 Surface of the obtained film was flat.

異なるx値のターゲットを用いて、酸素分圧0.8Paの雰囲気中で成膜したIn−Zn−Ga−Mg−O系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のx値依存性を調べた。 Using a target of different x values, the electrical conductivity of the oxygen partial pressure 0.8Pa In-Zn-Ga-Mg-O-based amorphous oxide film was formed in an atmosphere of electron carrier concentration and the electron mobility of x It examined the value dependency.

その結果を、図4に示す。 The results, shown in Figure 4. x値が0.4超のとき、酸素分圧0.8Paの雰囲気中で、PLD法により成膜したアモルファス酸化物膜では、電子キャリア濃度を10 18 /cm 未満にできることが示された。 When the value x is greater than 0.4, in an atmosphere of oxygen partial pressure 0.8 Pa, the amorphous oxide film deposited by PLD, the electron carrier concentration was shown to be a less than 10 18 / cm 3. また、x値が0.4超のアモルファス酸化物膜では、電子移動度は、1cm /V・秒超であった。 Further, the amorphous oxide film of x value is greater than 0.4, the electron mobility was 1 cm 2 / V · sec greater.

図4に示すように、Znを80原子%のMgで置換したターゲットを使用した場合、酸素分圧0.8Paの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を10 16 /cm 未満とすることができる(電気抵抗値は、約10 -2 S/cmである。)。 As shown in FIG. 4, when using the target obtained by substituting Zn with 80 atomic% of Mg, in an atmosphere of oxygen partial pressure 0.8 Pa, the electron carrier concentration of the film obtained by the pulse laser deposition 10 16 / it can be less than cm 3 (the electric resistance value is about 10 -2 S / cm.). こうした膜の電子移動度は、Mg無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約5cm /(V・秒)で、アモルファスシリコンに比べて、1桁程度大きな値を示す。 Electron mobility of such film is reduced as compared with the Mg-free additive film, the degree is small, the electron mobility at room temperature for about 5cm 2 / (V · sec), as compared to amorphous silicon, single-digit the extent shows a large value. 同じ条件で成膜した場合、Mg含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Mgの含有量は、好ましくは、20原子%超、85原子%未満(xにして、0.2<x<0.85)、より好適には0.5<x<0.85である。 When formed under the same conditions, with an increase in Mg content, electrical conductivity and the electron mobility, so lowered together, the content of Mg is preferably 20 atomic percent, less than 85 atomic% ( in the x, 0.2 <x <0.85), more preferably in 0.5 <x <0.85.

ガラス基板の代わりに厚さ200μmのポリエチレン・テレフタレート(PET)フィルムを用いた場合にも、得られたInGaO (Zn 1-x Mg O) (0<x≦1)アモルファス酸化物膜は、同様の特性を示した。 In case of using polyethylene terephthalate (PET) film having a thickness of 200μm, instead of the glass substrate, resulting InGaO 3 (Zn 1-x Mg x O) 4 (0 <x ≦ 1) amorphous oxide film It showed similar characteristics.
(PLD法によるIn アモルファス酸化物膜の成膜) (Deposition of In 2 O 3 Amorphous Oxide Film by PLD method)
KrFエキシマレーザーを用いたPLD法により、In 多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn 膜を成膜した。 The PLD method using a KrF excimer laser, an In 2 O 3 polycrystalline sintered body as a target, was deposited In 2 O 3 film on a PET film having a thickness of 200 [mu] m.

装置は、図48に示した装置を用いた。 Apparatus, using the apparatus shown in FIG. 48. 被成膜基板として、SiO 2ガラス基板(コーニング社製1737)を用意した。 As the film formation substrate, it was prepared SiO 2 glass substrate (Corning 1737).

この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中100℃で乾燥させた。 As a pretreatment of the substrate, an ultrasonic degreasing, acetone, ethanol, after ultrapure water for 5 minutes each, dried at 100 ° C. in air.

ターゲットとしては、In 2 O 3焼結体(サイズ 20mmΦ5mmt)を用いた。 As the target, using In 2 O 3 sintered body (size 20mmΦ5mmt). これは、出発原料In 2 O 3 (4N試薬)を仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て準備した。 This is the starting material In 2 O 3 a (4N reagent) calcining (1000 ° C.: 2h), dry grinding, the sintering (1550 ° C.: 2h) were prepared via the.

成長室到達真空は、2×10 -6 (Pa)、成長中の酸素分圧は、5 (Pa)、基板温度は室温とした。 Vacuum deposition chamber reached, 2 × 10 -6 (Pa) , the oxygen partial pressure during growth, 5 (Pa), substrate temperature was room temperature.

酸素分圧は5Pa、水蒸気分圧は0.1Paとし、さらに、酸素ラジカル発生装置に200Wを印加して、酸素ラジカルを発生させた。 The oxygen partial pressure is 5 Pa, water vapor partial pressure and 0.1 Pa, further by applying a 200W to oxygen radical generator were generated oxygen radicals.

ターゲットと被成膜基板間の距離は、40 (mm)、KrFエキシマレーザーのパワーは0.5 (mJ/cm /pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は1 × 1 (mm角)であった。 The distance between the target and the film-forming substrate, 40 (mm), KrF excimer laser power 0.5 (mJ / cm 2 / pulse ), a pulse width, 20 (nsec), the repetition frequency, 10 (Hz), irradiation spot size was 1 × 1 (mm angle). 成膜レートは、3 (nm/min)であった。 The film deposition rate was 3 (nm / min).

得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−O系膜はアモルファス膜であることが示された。 Relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, it In-O based film was produced in an amorphous film It has been shown. 膜厚は、80nmであった。 The film thickness was 80nm.

得られたIn−O系アモルファス酸化物膜の電子キャリア濃度は5×10 17 /cm で、電子移動度は、約7cm /V・秒であった。 Obtained in In-O-based electron carrier concentration of the amorphous oxide film is 5 × 10 17 / cm 3, the electron mobility was about 7 cm 2 / V · sec.
(PLD法によるIn−Sn−O系アモルファス酸化物膜の成膜) (Formation of an In-Sn-O-based amorphous oxide film by PLD method)
KrFエキシマレーザーを用いたPLD法により、(In 0.9 Sn 0.1 )O 3.1多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn−Sn−O系酸化物膜を成膜した。 The PLD method using a KrF excimer laser, (In 0.9 Sn 0.1) O 3.1 polycrystalline sintered body as the target, the thickness of 200μm In-Sn-O-based oxide film on a PET film the film was formed.

具体的には、 In particular,
被成膜基板として、SiO 2ガラス基板(コーニング社製1737)を用意した。 As the film formation substrate, it was prepared SiO 2 glass substrate (Corning 1737).

基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。 As substrate pretreatment, it was subjected to ultrasonic degreasing cleaning acetone, ethanol, for 5 minutes each with ultrapure water. その後、空気中100℃で乾燥させた。 Then dried at 100 ° C. in air.

ターゲットは、In 2 O 3 -SnO 2焼結体(サイズ 20mmΦ5mmt)を準備した。 Target was prepared In 2 O 3 -SnO 2 sintered body (size 20mmΦ5mmt). これは、出発原料として、In 2 O 3 -SnO 2 (4N試薬)を湿式混合(溶媒:エタノール)、仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て得られる。 This is as a starting material, In 2 O 3 -SnO 2 ( 4N reagent) as starting materials (solvent: ethanol), calcining (1000 ° C.: 2h), dry grinding, the sintering (1550 ° C.: 2h) through can get.

基板温度は室温である。 Substrate temperature was room temperature. 酸素分圧は5(Pa)、窒素分圧は、0.1(Pa)とし、さらに、酸素ラジカル発生装置に200Wを印加して、酸素ラジカルを発生させた。 Oxygen partial pressure 5 (Pa), the nitrogen partial pressure, and 0.1 (Pa), Further, by applying a 200W to oxygen radical generator were generated oxygen radicals.

ターゲットと被成膜基板間の距離は、30 (mm)とし、KrFエキシマレーザーのパワーは、1.5 (mJ/cm /pulse)、パルス幅は、20 (nsec)であった、また、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)であった。 The distance between the target and the film-forming substrate, and 30 (mm), the power of the KrF excimer laser, 1.5 (mJ / cm 2 / pulse), a pulse width was 20 (nsec), also the repetition frequency is 10 (Hz), illumination spot diameter was 1 × 1 (mm angle). 成膜レートは、6 (nm/min)であった。 The film deposition rate was 6 (nm / min).

得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Sn−O系膜はアモルファス膜であることが示された。 Relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, an In-Sn-O-based film manufactured in amorphous film it has been shown that there is.

得られたIn−Sn−Oアモルファス酸化物膜の電子キャリア濃度は、8×10 17 /cm で、電子移動度は、約5cm /V・秒であった。 Electron carrier concentration of the obtained In-Sn-O amorphous oxide film is an 8 × 10 17 / cm 3, the electron mobility was about 5 cm 2 / V · sec. 膜厚は、100nmであった。 The film thickness was 100nm.
(PLD法によるIn−Ga−O系アモルファス酸化物膜の成膜) (Formation of an In-Ga-O-based amorphous oxide film by PLD method)
被成膜基板として、SiO 2ガラス基板(コーニング社製1737)を用意した。 As the film formation substrate, it was prepared SiO 2 glass substrate (Corning 1737).

基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中100℃で.乾燥させた。 As a pretreatment of the substrate, an ultrasonic degreasing cleaning with acetone, ethanol, and ultrapure water, after each 5 minutes, it was at 100 ° C. in air. Dried.

ターゲットとして、(In 2 O 3 ) 1-x -(Ga 2 O 3 ) x (X = 0-1)焼結体(サイズ 20mmΦ5mmt)を用意した。 As a target, (In 2 O 3) 1 -x - was prepared (Ga 2 O 3) x ( X = 0-1) sintered body (size 20mmΦ5mmt). なお、例えばx=0.1の場合は、ターゲットは、(In 0.9 Ga 0.1多結晶焼結体ということになる。 Incidentally, for example, in the case of x = 0.1, the target will be referred (In 0.9 Ga 0.1) 2 O 3 polycrystal sintered body.

これは、出発原料:In 2 O 3 - Ga 2 O 2 (4N試薬)を、湿式混合(溶媒:エタノール)、仮焼(1000 ℃: 2h)、乾式粉砕、本焼結(1550 ℃: 2h)を経て得られる。 This is the starting material: In 2 O 3 - Ga 2 O 2 a (4N reagent), wet blending (solvent: ethanol), calcining (1000 ° C.: 2h), dry grinding, the sintering (1550 ° C.: 2h) through the obtained.

成長室到達真空は、2×10 -6 (Pa)であり、成長中の酸素分圧は、1 (Pa)とした。 Vacuum deposition chamber reached a 2 × 10 -6 (Pa), the oxygen partial pressure during growth was set to 1 (Pa).

基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30 (mm)、KrFエキシマレーザーのパワーは、1.5 (mJ/cm /pulse)であった。 The substrate temperature is carried out at room temperature, the distance between the target and the film-forming substrate is 30 (mm), the power of the KrF excimer laser was 1.5 (mJ / cm 2 / pulse ). また、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz)、照射スポット径は、1 × 1 (mm角)であった。 The pulse width is 20 (nsec), the repetition frequency is 10 (Hz), illumination spot diameter was 1 × 1 (mm angle). 成膜レートは、6 (nm/min)であった。 The film deposition rate was 6 (nm / min).

基板温度は25℃である。 Substrate temperature was 25 ° C.. 酸素分圧は1Paであった。 The oxygen partial pressure was 1 Pa. 得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Ga−O系膜はアモルファス膜であることが示された。 Relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, an In-Ga-O-based film manufactured in amorphous film it has been shown that there is. 膜厚は、120nmであった。 The film thickness was 120nm.

得られたIn−Ga−Oアモルファス酸化物膜の電子キャリア濃度は、8×10 16 /cm で、電子移動度は、約1cm /V・秒であった。 Electron carrier concentration of the obtained In-Ga-O amorphous oxide film is an 8 × 10 16 / cm 3, the electron mobility was about 1 cm 2 / V · sec.
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(ガラス基板)) (Preparation of TFT element using an In-Zn-Ga-O-based amorphous oxide film (glass substrate))
TFT素子の作製 図5に示すトップゲート型TFT素子を作製した。 A top gate type TFT element shown in producing Figure 5 of the TFT device was fabricated.

まず、ガラス基板(1)上に、InGaO (ZnO) 組成を有する多結晶焼結体をターゲットとし、酸素分圧5Paの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。 First, on a glass substrate (1), and a target, a polycrystalline sintered body having a InGaO 3 (ZnO) 4 composition, under conditions of oxygen partial pressure 5 Pa, by using a PLD apparatus described above, an In-Ga-Zn- O-based amorphous oxide film was prepared. チャンネル層(2)として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。 The In-Ga-Zn-O based amorphous film having a thickness of 120nm is used as a channel layer (2) was formed.

さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、PLD法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。 Further thereon, and the oxygen partial pressure in the chamber to less than 1 Pa, large electrical conductivity In-Ga-Zn-O based amorphous film and a gold film were 30nm laminated respectively by PLD. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by the photolithography method and a lift-off method to form a drain terminal (5) and a source terminal (6).

最後にゲート絶縁膜(3)として用いるY 2 O 3膜を電子ビーム蒸着法により成膜した(厚み:90nm、比誘電率:約15、リーク電流密度:0.5 MV/cm印加時に10 -3 A/cm 2 )。 Finally the Y 2 O 3 film used as a gate insulating film (3) deposited by electron beam deposition (thickness: 90 nm, relative dielectric constant: about 15, leak current density: 0.5 MV / cm applied during 10 -3 A / cm 2). その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Gold was deposited thereon by photolithography and a lift-off method to form a gate terminal (4). チャネル長は、50μmで、チャネル幅は、200μmであった。 Channel length was 50 [mu] m, the channel width was 200 [mu] m.

TFT素子の特性評価 図6に、室温下で測定したTFT素子の電流−電圧特性を示す。 Characterization Figure 6 of the TFT element, the current of the TFT device measured at room temperature - voltage characteristics thereof are shown. ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。 With the increase of the drain voltage VDS, it is found that the channel from the drain current IDS increases is an n-type conduction.

これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。 This is consistent with the fact that the amorphous In-Ga-Zn-O-based amorphous oxide film is an n type conductor. IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 IDS showed typical semiconductor transistor behavior of saturated (pinched off) at about VDS = 6 V. 利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。 Examination of the gain characteristics, the threshold of the gate voltage VGS when VDS = 4 V was applied was about -0.5 V.

また、VG=10 V時には、IDS=1.0 × 10 -5 Aの電流が流れた。 Further, VG = 10 V at times flowed current of IDS = 1.0 × 10 -5 A. これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。 This corresponds with successful induction of carrier to In-Ga-Zn-O-based amorphous oxide film of an insulator with gate bias.

トランジスタのオン・オフ比は、10 超であった。 On-off ratio of the transistor was 10 greater than 3. また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of approximately 7cm 2 (Vs) -1 in the saturation region. 作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。 It was measured similar by irradiating visible light to the fabricated device, but the change in the transistor characteristics was observed.

なお、アモルファス酸化物の電子キャリア濃度を10 18 /cm 未満にすることでTFTのチャネル層として適用できる。 Incidentally, the electron carrier concentration of the amorphous oxide may be applied as a channel layer of the TFT by the less than 10 18 / cm 3. この電子キャリア濃度としては、10 17 /cm 以下がより好ましく、10 16 /cm 以下にすると更に好ましかった。 As the electron carrier concentration, and more preferably 10 17 / cm 3 or less, were further Konomashika' With 10 16 / cm 3 or less.
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(アモルファス基板)) (Preparation of TFT element using an In-Zn-Ga-O-based amorphous oxide film (an amorphous substrate))
図5に示すトップゲート型TFT素子を作製した。 A top gate type TFT element shown in Fig. 5 was prepared. まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ120nmのIn−Zn−Ga−O系アモルファス酸化物膜を形成した。 First, on a polyethylene terephthalate (PET) film (1), by the PLD method to form an In-Zn-Ga-O-based amorphous oxide film having a thickness of 120nm is used as a channel layer (2). このとき、InGaO (ZnO)組成を有する多結晶焼結体をターゲットとし、酸素分圧5Paの雰囲気で成膜を行った。 In this case, a target, a polycrystalline sintered body having a InGaO 3 (ZnO) composition was deposited in an atmosphere of an oxygen partial pressure of 5 Pa.

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、PLD法により電気伝導度の大きなIn−Zn−Ga−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。 Further thereon, setting the oxygen partial pressure inside the chamber to less than 1 Pa, large electrical conductivity In-Zn-Ga-O type amorphous oxide film and gold film was 30nm laminated respectively by PLD. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by photolithography and a lift-off method to form a drain terminal (5) and a source terminal (6). 最後にゲート絶縁膜(3)を電子ビーム蒸着法により成膜して、その上に金を成膜した。 Finally, the gate insulating film (3) was formed by an electron beam deposition method, thereby forming a gold thereon. そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Then, by photolithography and a lift-off method to form a gate terminal (4). チャネル長は、50μmで、チャネル幅は、200μmであった。 Channel length was 50 [mu] m, the channel width was 200 [mu] m. ゲート絶縁膜として、Y (厚さ:140nm),Al (厚さ:130μm)及びHfO (厚さ:140μm)を用いた3種類の上記の構造を有するTFTを作成した。 As a gate insulating film, Y 2 O 3 (thickness: 140nm), Al 2 O 3 ( thickness: 130 .mu.m) and HfO 2 (thickness: 140 .mu.m) have created a TFT having three kinds of the above-described structure using .

TFT素子の特性評価 PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性は、図6と同様であった。 Current was measured at room temperature of TFT formed on characterization PET film of the TFT element - voltage characteristics were similar to FIG. すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。 That is, with the increase of the drain voltage VDS, because the drain current IDS increases, it is found that the channel is an n-type conduction. これは、アモルファスIn−Ga−Zn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。 This is consistent with the fact that the amorphous In-Ga-Zn-O-based amorphous oxide film is an n type conductor. IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。 IDS showed a typical behavior of semiconductor transistor that is saturated (pinched off) at about VDS = 6 V. また、Vg=0のときには、Ids=10 −8 A,Vg=10 V時には、IDS=2.0 × 10 -5 Aの電流が流れた。 Further, when Vg = 0 is, Ids = 10 -8 A, Vg = 10 V at times flowed a current of IDS = 2.0 × 10 -5 A. これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。 This corresponds with successful induction of electron carriers In-Ga-Zn-O-based amorphous oxide film of an insulator with gate bias.

トランジスタのオン・オフ比は、10 超であった。 On-off ratio of the transistor was 10 greater than 3. また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of approximately 7cm 2 (Vs) -1 in the saturation region.

PETフィルム上に作成した素子を、曲率半径30mmで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。 The elements formed on the PET film, is bent with a curvature radius of 30 mm, were subjected to measurement of the same transistor characteristics, the change in the transistor characteristics was observed. また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。 Although was measured similar to irradiation of visible light, the change in transistor characteristics was observed.

ゲート絶縁膜としてAl 膜を用いたTFTでも、図6に示したものと類似のトランジスタ特性を示したが、Vg=0のときには、Ids=10 −8 A,Vg=10 V時には、IDS=5.0 × 10 -6 Aの電流が流れた。 As the gate insulating film even TFT using an Al 2 O 3 film, showed similar transistor characteristics as those shown in FIG. 6, when Vg = 0 is, Ids = 10 -8 A, Vg = 10 V sometimes, current IDS = 5.0 × 10 -6 a was flowed. トランジスタのオン・オフ比は、10 超であった。 On-off ratio of the transistor was 10 greater than 2. また、出力特性から電界効果移動度を算出したところ、飽和領域において約2cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of approximately 2cm 2 (Vs) -1 in the saturation region.

ゲート絶縁膜としてHfO 膜を用いたTFTでも、図6に示したものと類似のトランジスタ特性を示したが、Vg=0のときには、Ids=10 −8 A,Vg=10 V時には、IDS=1.0 × 10-6Aの電流が流れた。 Even TFT using an HfO 2 film as a gate insulating film, it showed similar transistor characteristics as those shown in FIG. 6, when Vg = 0 is, Ids = 10 -8 A, Vg = 10 V sometimes, IDS = current of 1.0 × 10-6A flows. トランジスタのオン・オフ比は、10 超であった。 On-off ratio of the transistor was 10 greater than 2. また、出力特性から電界効果移動度を算出したところ、飽和領域において約10cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of about 10cm 2 (Vs) -1 in the saturation region.
(PLD法によるIn アモルファス酸化物膜を用いたTFT素子の作成) (Preparation of TFT element using In 2 O 3 Amorphous Oxide Film by PLD method)
図5に示すトップゲート型TFT素子を作製した。 A top gate type TFT element shown in Fig. 5 was prepared. まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ80nmのIn アモルファス酸化物膜を形成した。 First, on a polyethylene terephthalate (PET) film (1), by the PLD method to form a In 2 O 3 amorphous oxide film having a thickness of 80nm is used as a channel layer (2).

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。 Further thereon, setting the oxygen partial pressure inside the chamber to less than 1 Pa, further the voltage applied to the oxygen radical generator in the zero, by the PLD method, large electrical conductivity In 2 O 3 amorphous oxide film and a gold film was 30nm stacked, respectively. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by photolithography and a lift-off method to form a drain terminal (5) and a source terminal (6). 最後にゲート絶縁膜(3)として用いるY 2 O 3膜を電子ビーム蒸着法により成膜して、その上に金を成膜した。 Finally, a Y 2 O 3 film used as a gate insulating film (3) was deposited by electron beam deposition, thereby forming a gold thereon. そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Then, by photolithography and a lift-off method to form a gate terminal (4).

TFT素子の特性評価 PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。 Current was measured at room temperature of TFT formed on characterization PET film of the TFT element - voltage characteristics were measured. ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。 With the increase of the drain voltage VDS, it is found that the channel from the drain current IDS increases is an n-type semiconductor. これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。 This is consistent with the fact that an In -O-based amorphous oxide film is an n type conductor. IDSはVDS= 5 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。 IDS showed a typical behavior of semiconductor transistor that is saturated (pinched off) at about VDS = 5 V. また、Vg=0V時には、2×10 −8 A、VG=10 V時には、IDS=2.0 ×10 -6 Aの電流が流れた。 Further, Vg = 0V sometimes, 2 × 10 -8 A, VG = 10 V at times flowed a current of IDS = 2.0 × 10 -6 A. これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。 This corresponds with successful induction of electron carriers in the In-O-based amorphous oxide film of an insulator with gate bias.

トランジスタのオン・オフ比は、約10 であった。 On-off ratio of the transistor was about 10 2. また、出力特性から電界効果移動度を算出したところ、飽和領域において約10cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of about 10cm 2 (Vs) -1 in the saturation region. ガラス基板上に作成したTFT素子も同様の特性を示した。 The TFT element formed on a glass substrate had similar characteristics.

PETフィルム上に作成した素子を、曲率半径30mmで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。 The element formed on the PET film at the curvature radius of 30 mm, were subjected to measurement of the same transistor characteristics, the change in the transistor characteristics was observed.
(PLD法によるIn−Sn−O系アモルファス酸化物膜を用いたTFT素子の作成) (Preparation of TFT element using an In-Sn-O-based amorphous oxide film by PLD method)
図5に示すトップゲート型TFT素子を作製した。 A top gate type TFT element shown in Fig. 5 was prepared. まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ100nmのIn−Sn−O系アモルファス酸化物膜を形成した。 First, on a polyethylene terephthalate (PET) film (1), by the PLD method to form a an In-Sn-O-based amorphous oxide film having a thickness of 100nm is used as a channel layer (2). さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Sn−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。 Further thereon, setting the oxygen partial pressure inside the chamber to less than 1 Pa, and moreover setting the voltage applied to the oxygen radical generator to zero, by the PLD method, the large electrical conductivity an In-Sn-O-based amorphous oxide film and gold film with 30nm laminated respectively. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by photolithography and a lift-off method to form a drain terminal (5) and a source terminal (6). 最後にゲート絶縁膜(3)として用いるY 2 O 3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Finally, a Y 2 O 3 film used as a gate insulating film (3) was formed by an electron beam deposition method, a film of gold thereon by photolithography and a lift-off method, a gate terminal (4) did.

TFT素子の特性評価 PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。 Current was measured at room temperature of TFT formed on characterization PET film of the TFT element - voltage characteristics were measured. ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。 With the increase of the drain voltage VDS, it is found that the channel from the drain current IDS increases is an n-type semiconductor. これは、In -Sn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。 This is consistent with the fact that an In -Sn-O-based amorphous oxide film is an n type conductor. IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。 IDS showed a typical behavior of semiconductor transistor that is saturated (pinched off) at about VDS = 6 V. また、Vg=0V時には、5×10 −8 A、VG=10 V時には、IDS=5.0 × 10 -5 Aの電流が流れた。 Further, Vg = 0V times, 5 × 10 -8 A, VG = 10 V at times flowed a current of IDS = 5.0 × 10 -5 A. これはゲートバイアスにより絶縁体のIn-Sn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。 This corresponds with successful induction of electron carriers an In-Sn-O-based amorphous oxide film of an insulator with gate bias.

トランジスタのオン・オフ比は、約10 であった。 On-off ratio of the transistor was about 103. また、出力特性から電界効果移動度を算出したところ、飽和領域において約5cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of approximately 5cm 2 (Vs) -1 in the saturation region. ガラス基板上に作成したTFT素子も同様の特性を示した。 The TFT element formed on a glass substrate had similar characteristics.

PETフィルム上に作成した素子を、曲率半径30mmで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。 The element formed on the PET film at the curvature radius of 30 mm, were subjected to measurement of the same transistor characteristics, the change in the transistor characteristics was observed.
(PLD法によるIn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作成) (Preparation of TFT element using an In-Ga-O-based amorphous oxide film by PLD method)
図5に示すトップゲート型TFT素子を作製した。 A top gate type TFT element shown in Fig. 5 was prepared. まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、実施例6に示した成膜法により、チャンネル層(2)として用いる厚さ120nmのIn−Ga−O系アモルファス酸化物膜を形成した。 First, on a polyethylene terephthalate (PET) film (1), by a film forming method described in Example 6, was formed an In-Ga-O-based amorphous oxide film having a thickness of 120nm is used as a channel layer (2) . さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Ga−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。 Further thereon, and the oxygen partial pressure in the chamber to less than 1 Pa, further the voltage applied to the oxygen radical generator in the zero, by the PLD method, large electrical conductivity an In-Ga-O-based amorphous oxide film and gold film was 30nm laminated respectively. そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。 Then, by photolithography and a lift-off method to form a drain terminal (5) and a source terminal (6). 最後にゲート絶縁膜(3)として用いるY 2 O 3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。 Finally, a Y 2 O 3 film used as a gate insulating film (3) was formed by an electron beam deposition method, a film of gold thereon by photolithography and a lift-off method, a gate terminal (4) did.

TFT素子の特性評価 PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。 Current was measured at room temperature of TFT formed on characterization PET film of the TFT element - voltage characteristics were measured. ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。 With the increase of the drain voltage VDS, it is found that the channel from the drain current IDS increases is an n-type semiconductor. これは、In −Ga−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。 This is consistent with the fact that an In -Ga-O-based amorphous oxide film is an n type conductor. IDSはVDS= 6 V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。 IDS showed a typical behavior of semiconductor transistor that is saturated (pinched off) at about VDS = 6 V. また、Vg=0V時には、1×10 −8 A、VG=10 V時には、IDS=1.0 × 10 -6 Aの電流が流れた。 Further, Vg = 0V times, 1 × 10 -8 A, VG = 10 V at times flowed current of IDS = 1.0 × 10 -6 A. これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。 This corresponds with successful induction of electron carriers an In-Ga-O-based amorphous oxide film of an insulator with gate bias.

トランジスタのオン・オフ比は、約10 であった。 On-off ratio of the transistor was about 10 2. また、出力特性から電界効果移動度を算出したところ、飽和領域において約0.8cm 2 (Vs) -1の電界効果移動度が得られた。 In addition, calculation of field effect mobility from output characteristics, the field effect mobility of about 0.8cm 2 (Vs) -1 in the saturation region. ガラス基板上に作成したTFT素子も同様の特性を示した。 The TFT element formed on a glass substrate had similar characteristics.

PETフィルム上に作成した素子を、曲率半径30mmで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。 The element formed on the PET film at the curvature radius of 30 mm, were subjected to measurement of the same transistor characteristics, the change in the transistor characteristics was observed.

なお、アモルファス酸化物の電子キャリア濃度を10 18 /cm 未満にすることでTFTのチャネル層として適用できる。 Incidentally, the electron carrier concentration of the amorphous oxide may be applied as a channel layer of the TFT by the less than 10 18 / cm 3. この電子キャリア濃度としては、10 17 /cm 以下がより好ましく、10 16 /cm 以下にすると更に好ましかった。 As the electron carrier concentration, and more preferably 10 17 / cm 3 or less, were further Konomashika' With 10 16 / cm 3 or less.
(実施例1:上記透明膜を用いたSIT素子) (Example 1: SIT element using the transparent film)
図7に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法によりITO薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法により、ドレイン電極11−1をパターニングする。 As shown in FIG. 7, a glass, on an insulating substrate 10 such as a plastic, an ITO thin film was 30nm formed by pulsed laser deposition, a photolithography method and a liftoff method, patterning the drain electrode 11-1. 続いて、上記方法によりIn-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。 Followed by 30nm formed by pulsed laser deposition an In-Ga-Zn-O-based amorphous N-type semiconductor 13 by the method described above. そして、フォトリソグラフィー法とリフトオフ法により、上記電極11−1上に上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 Then, by photolithography and a lift-off method to form the In-Ga-Zn-O based amorphous N-type semiconductor film on the electrode 11-1. その後、電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜上で、くし歯状になるように、フォトリソグラフィー法とリフトオフ法でパターニングする。 Thereafter, the electrode 12, the pulsed laser deposition, a Pt thin film was 30nm formed, on the semiconductor film, so that the comb-like, patterned by photolithography and a lift-off method. さらに、上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法にて30nm形成した。 Furthermore, to 30nm forming the In-Ga-Zn-O based amorphous N-type semiconductor 13 at pulsed laser deposition. そして、上記ゲート電極12を覆うように、フォトリソグラフィー法とリフトオフ法により、上記In-Ga-Zn-O系アモルファスN型半導体膜をパターニングする。 Then, so as to cover the gate electrode 12 by photolithography and a lift-off method, patterning the In-Ga-Zn-O based amorphous N-type semiconductor film. 但し、上記半導体膜は、上記ドレイン電極上に形成した半導体膜よりも、キャリア密度と伝導度が高いものが好ましく、キャリア密度が10 18 /cm 以上のものでも良い。 However, the semiconductor film, than the semiconductor film formed on said drain electrode, preferably as the carrier density is high conductivity, carrier density may be of 10 18 / cm 3 or more. 最後に、上記In-Ga-Zn-O系アモルファスN型半導体上にITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることでソース電極11−2を形成する。 Finally, an ITO film is 30nm is formed on the In-Ga-Zn-O based amorphous N-type semiconductor, a source electrode 11-2 by patterning with a photolithography method and a liftoff method. 上記手段により、SIT素子が作製できる(図7)。 By the means, SIT element can be manufactured (FIG. 7).

上記SIT素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極12に印加される電圧に従って形成されるポテンシャル障壁を、上記ドレイン電極−ソース電極間に印加される電圧によりどれだけ下げられるかによって決まる。 A drain electrode of the SIT element - or lowered much by the voltage applied between the source electrode - the current flowing between the source electrode, the potential barrier formed in accordance with the voltage applied to the gate electrode 12, the drain electrode determined by. 又、上記SIT素子は、キャリアを電子とする多数キャリアデバイスであり、また、上記ドレイン−ソース間も狭いため、TFTに比べ大きな電流を流す事ができる。 Further, the SIT element is a majority carrier device to a carrier with electronic, also, the drain - for narrow-source, it is possible to supply a large current as compared for the TFT.

上記SIT素子において、上記ゲート電極12を形成するPtに代わり、フェルミ準位の絶対値が、In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなP型半導体14を用いて、同様なSIT素子の作製が可能である(図8)。 Above in SIT element, instead Pt forming the gate electrode 12, the Fermi absolute value of the level is, In-Ga-Zn-O-based amorphous N-type semiconductor the Fermi level of the absolute value large P-type semiconductor 14 than with, it is possible to produce a similar SIT element (Fig. 8).

又、同じ機能のSIT素子でも図9、図10に示したような構成も可能である。 Further, FIG. 9 in SIT device having the same function can also be configured as shown in FIG. 10.
(実施例2:上記透明膜を用いたSBT素子) (Example 2: SBT element using the transparent film)
図11に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。 As shown in FIG. 11, a glass, on an insulating substrate 10 such as a plastic, to 30nm formed by pulsed laser deposition the In-Ga-Zn-O based amorphous N-type semiconductor 13 by a pulse laser deposition method. そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 Then, by photolithography and a lift-off method to form a patterned the In-Ga-Zn-O based amorphous N-type semiconductor film. 続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体13を30nmさらに形成した。 Then, on the semiconductor film, and the In-Ga-Zn-O based amorphous N-type semiconductor 13 to 30nm further formed. そして、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。 Then, by photolithography and a lift-off method, where corresponds to the gate electrode is patterned into a concave shape. その後、上記ゲート電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜の凹部に、フォトリソグラフィー法とリフトオフ法でパターニングする。 Then, as the gate electrode 12, the pulsed laser deposition, a Pt thin film was 30nm formed, the concave portion of the semiconductor film is patterned by photolithography and a lift-off method. さらに、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極11−1、ソース電極11−2を形成する。 Further, the convex portions of the In-Ga-Zn-O based amorphous N-type semiconductor, the ITO film is 30nm is formed, it is patterned by a photolithography method and a lift-off method, the drain electrode 11-1, the source electrode 11-2 to form. 上記手段により、SBT素子が作製できる(図11)。 By the means, SBT element can be manufactured (FIG. 11).

ここで、上記ゲート、ドレインとソース電極の作製順を入れ替えても良い。 Here, it may be interchanged manufacturing order of the gate, drain and source electrodes.

上記SBT素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極2に印加される電圧に従って形成される空乏領域の大きさが変わるため、上記ドレイン電極−ソース電極間の電流経路のサイズが増減することにより決まる。 A drain electrode of the SBT element - a current flowing between the source electrode, since the depletion size of the area to be formed in accordance with a voltage applied to the gate electrode 2 changes, the drain electrode - the size of the current path between the source electrode determined by increasing or decreasing. 上記SBT素子は、TFTと異なり、絶縁層が必要ないため、簡単な素子構造で形成できる利点がある。 The SBT element, unlike the TFT, because there is no need for an insulating layer, can be advantageously formed by a simple device structure.
(実施例3:上記透明膜を用いたPN−T素子の作製) (Example 3: Preparation of PN-T element using the transparent film)
図12に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。 As shown in FIG. 12, a glass, on an insulating substrate 10 such as a plastic, to 30nm formed by pulsed laser deposition the In-Ga-Zn-O based amorphous N-type semiconductor 13 by a pulse laser deposition method. そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 Then, by photolithography and a lift-off method to form a patterned the In-Ga-Zn-O based amorphous N-type semiconductor film. 続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体13を30nmさらに形成し、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。 Then, on the semiconductor film, the In-Ga-Zn-O based amorphous N-type semiconductor 13 to 30nm further formed, by photolithography and a lift-off method, as the place corresponding to the gate electrode is concave patterning. その後、半導体膜の凹部に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなP型半導体膜14をパルスレーザー堆積法、フォトリソグラフィー法、リフトオフ法にて30nm形成する。 Thereafter, the concave portion of the semiconductor film, the absolute value of the Fermi level, the In-Ga-Zn-O based amorphous N-type semiconductor pulsed laser deposition large P-type semiconductor film 14 than the absolute value of the Fermi level, photolithography to 30nm formed by a lift-off method. さらに、上記ゲート電極12として、パルスレーザー堆積法によりPt薄膜を30nm形成し、上記P型半導体膜上にフォトリソグラフィー法とリフトオフ法でパターニングする。 Further, as the gate electrode 12, a Pt thin film was 30nm formed by pulsed laser deposition, patterning by photolithography and a lift-off method on the P-type semiconductor film. 最後に、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極11−1、ソース電極11−2を形成する。 Finally, the convex portions of the In-Ga-Zn-O based amorphous N-type semiconductor, the ITO film is 30nm is formed, is patterned by a photolithography method and a lift-off method, the drain electrode 11-1, the source electrode 11 to form a 2. 上記手段により、PN−T素子が作製できる(図12)。 By the means, it can be manufactured PN-T element (Fig. 12).

ここで、上記ゲート、ドレインとソース電極の作製順を入れ替えても良い。 Here, it may be interchanged manufacturing order of the gate, drain and source electrodes.

上記PN−T素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極2に印加される電圧に従って、上記N型半導体内に形成される空乏領域の大きさが変わるため、上記ドレイン電極−ソース電極間の電流経路のサイズが増減することにより決まる。 The PN-T drain electrode of the element - the current flowing between the source electrode according to the voltage applied to the gate electrode 2, since the size of the depletion region formed in said N-type semiconductor is changed, the drain electrode - the size of the current path between the source electrode is determined by increasing or decreasing. 上記PN−T素子は、TFTと異なり、絶縁層が必要ないという利点がある。 The PN-T element, unlike the TFT, there is the advantage that it is not necessary the insulation layer.
(実施例4:上記透明膜を用いたSD素子) (Example 4: SD element using the transparent film)
図13に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成する。 As shown in FIG. 13, a glass, on an insulating substrate 10 such as a plastic, to 30nm forming the In-Ga-Zn-O based amorphous N-type semiconductor 13 by a pulse laser deposition method by pulsed laser deposition. そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 Then, by photolithography and a lift-off method to form a patterned the In-Ga-Zn-O based amorphous N-type semiconductor film. 続いて、上記半導体上に、電極12として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法でパターニングする。 Then, on the semiconductor, the electrode 12, the pulsed laser deposition, a Pt thin film was 30nm formed and patterned by photolithography and a lift-off method. さらに、上記半導体上に、電極11として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。 Further, on the semiconductor, as the electrode 11, an ITO film is 30nm is formed by the pulse laser method, it is patterned by photolithography and a lift-off method. 上記手段により、SD素子が作製できる(図13)。 By the means, SD device can be manufactured (FIG. 13).

ここで、上記電極11と電極12の作製順を入れ替えても良い。 Here, it may be interchanged manufacturing order of the electrode 11 and the electrode 12.

上記SD素子は、上記電極12と上記半導体膜13の間でショットキー障壁が形成されることで、整流性を持つようになる。 The SD element, by a Schottky barrier is formed between the electrode 12 and the semiconductor film 13, will have a rectifying property.
(実施例5:上記透明膜を用いたPN−D素子) (Example 5: PN-D element using the transparent film)
図14に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成する。 As shown in FIG. 14, a glass, on an insulating substrate 10 such as a plastic, to 30nm forming the In-Ga-Zn-O based amorphous N-type semiconductor 13 by a pulse laser deposition method by pulsed laser deposition. そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 Then, by photolithography and a lift-off method to form a patterned the In-Ga-Zn-O based amorphous N-type semiconductor film. 続いて、上記半導体上に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなP型半導体膜14を、パルスレーザー堆積法により30nm形成する。 Then, on the semiconductor, the absolute value of the Fermi level, the In-Ga-Zn-O based amorphous N-type semiconductor the Fermi level of the absolute value large P-type semiconductor film 14 than, pulsed laser deposition by to 30nm formed. そして、フォトリソグラフィー法とリフトオフ法でパターニングする。 And it is patterned by photolithography and a lift-off method. さらに、上記P型半導体上に、電極12として、パルスレーザー法でPtを30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。 Further, on the P-type semiconductor, an electrode 12, a Pt was 30nm formed by the pulse laser method, is patterned by photolithography and a lift-off method. 最後に、上記N型半導体上に、電極11として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。 Finally, on the N-type semiconductor, as the electrode 11, an ITO film is 30nm is formed by the pulse laser method, it is patterned by photolithography and a lift-off method. 上記手段により、PN−D素子が作製できる(図14)。 By the means, PN-D element can be manufactured (FIG. 14).

ここで、上記電極11と電極12の作製順を入れ替えても良い。 Here, it may be interchanged manufacturing order of the electrode 11 and the electrode 12.

上記PN−D素子は、上記半導体膜13と上記半導体膜14の間でPN接合が形成されることで、整流性を持つようになる。 The PN-D element, by a PN junction between said semiconductor film 13 and the semiconductor film 14 is formed, comes to have a rectifying property.
(実施例6:上記透明膜を用いた抵抗素子) (Example 6: Resistance element using the transparent film)
図15に示すように、ガラス、プラスチックなどの絶縁基板10上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体13をパルスレーザー堆積法により30nm形成した。 As shown in FIG. 15, a glass, on an insulating substrate 10 such as a plastic, to 30nm formed by pulsed laser deposition the In-Ga-Zn-O based amorphous N-type semiconductor 13 by a pulse laser deposition method. フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。 By photolithography and a lift-off technique to form a patterned the In-Ga-Zn-O based amorphous N-type semiconductor film. 続いて、上記N型半導体上に、電極11−1、11−2として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。 Subsequently, on the N-type semiconductor, as electrodes 11-1 and 11-2, the ITO film was 30nm formed by the pulse laser method, is patterned by photolithography and a lift-off method. 上記手段により、透明な抵抗素子が作製できる(図15)。 The above means, a transparent resistive element can be manufactured (FIG. 15).

又、上記抵抗素子は、上記電極11−1、11−2と上記半導体膜13の間に上記半導体膜と異なるキャリア密度、伝導度であるIn-Ga-Zn-O系アモルファスN型半導体13'を備えても良い(図16)。 Further, the resistive element, the carrier density different from the semiconductor film between the electrodes 11-1 and 11-2 and the semiconductor film 13, In-Ga-Zn-O-based amorphous N-type semiconductor 13 is a conductivity ' may be provided (Fig. 16).

以下では、特に断りの無い限り、N−TFTとする場合、上記透明膜を用いたノーマリーオフ(エンハンスメント形)のMISFETである。 In the following, unless otherwise specified, if the N-TFT, a MISFET normally off (enhancement mode) with use of the transparent film.
(実施例7:上記透明膜を活性層とするTFTを使用したインバータ回路) (Example 7: inverter circuit using the TFT to the transparent film of the active layer)
N型半導体である上記透明膜を活性層とするN−TFT1,2を電源−GND間に直列に接続する。 Connected in series between the power supply -GND the N-TFTs 1 and 2 that the transparent film is an N-type semiconductor as an active layer. そして、ドレインが電源に接続しているN−TFT2のゲートを電源と接続し、ソースがGNDに接地しているN−TFT1のゲートを入力、ドレインを出力とすることでインバータ回路が実現する(図17)。 The drain is connected to N-TFT 2 of the gate connected to the power source and the power source, the source input of the gate of the N-TFT 1 that is grounded to GND, and the inverter circuit is realized by an output drain ( Figure 17).

また、上記N−TFT2に代わり、上記透明膜を抵抗として用いてもインバータ回路を構成することが可能である(図18)。 Further, instead of the N-TFT 2, it is possible to configure the inverter circuit also by using the transparent film as a resistor (Fig. 18).

また、上記インバータよりも、出力立ち上がり能力を上げる方法として、N−TFT2の代わりに、ゲート−ソース間をショートしたN型のデプレッション形トランジスタ(以下、N−DTFT)N−DTFT1を用いることができる(図19)。 Moreover, than the inverter, as a method of increasing the output rising capability, instead of the N-TFT 2, the gate - short circuit between the source of N-type depletion mode transistors (hereinafter, N-DTFT) can be used N-DTFT1 (Figure 19).

上記のインバータ回路では、入力がハイレベルの場合の出力はローレベルとなるが、その電圧は、上記N−TFT1とN−TFT2(又は、抵抗、N−DTFT1)との分圧で決まる。 In the above inverter circuit, the input is output when the high level to the low level, the voltage is above N-TFT 1 and N-TFT 2 (or the resistance, N-DTFT1) determined by the partial pressure of the. そのため、ローレベルを出力するには、N−TFT1に比べ、N−TFT2の電流能力を下げる。 Therefore, to output a low level as compared with the N-TFT 1, lowering the N-TFT 2 of the current capability. その結果、出力の充電能力が低くなる。 As a result, the charging capability of the output is low. 出力の充電能力を高めるには図20、21に示すインバータ回路を用いる。 Using an inverter circuit shown in FIG. 20 and 21 to increase the charge capacity of the output. この回路は、上記インバータの出力をゲートとし、電源をドレインとするN−TFT4と、上記N−TFT4のソースとGND間に有り、インバータの入力がゲートであるN−TFT3を備える。 This circuit, the output of the inverter as a gate, and N-TFT 4 to drain power, there between the source and the GND of the N-TFT 4, comprises a N-TFT 3 the input of the inverter is a gate. そして、この回路は上記N−TFT3のドレインを出力とする2段型のインバータ回路(図20、21)である。 Then, this circuit is a two-stage type inverter circuit to output a drain of the N-TFT 3 (FIGS. 20 and 21). この2段型のインバータ回路の場合、上記N−TFT4は、ソースフォロワ構成であり、出力の充電能力を高めることができる。 For this two-stage inverter circuit, the N-TFT 4 is a source follower configuration, it is possible to increase the charge capacity of the output.

また、2段型インバータ回路例として図47という構成も可能である。 The configuration of FIG. 47 as the two-stage inverter circuit are possible.

さらに、上記インバータ回路において、上記N−TFT2、抵抗、N−DTFT1に代わり、P型半導体を活性層とするP型TFT(P−TFT1)を用いることで、静的な貫通電流が無く、駆動能力が高い相補的インバータ回路が構成できる(図22)。 Further, in the inverter circuit, the N-TFT 2, resistors, instead of N-DTFT1, by using a P-type TFT of the active layer a P-type semiconductor (P-TFT 1), no static through current driving capacity can be constructed a high complementary inverter circuit (FIG. 22).

P型半導体としては、Si等の無機半導体、ペンタセン・ポリチオフェン等の有機半導体、酸化物半導体が考えられる。 The P-type semiconductor, an inorganic semiconductor such as Si, organic semiconductor such as pentacene, polythiophene, oxide semiconductor can be considered. しかし、TFTとしてボトムゲート構造が可能ならば、プロセスの簡易性からは、マスク蒸着やインクジェットで可能な有機半導体を用いることで、簡便に上記相補的インバータの構成が可能である。 However, if possible bottom-gate structure as the TFT, from simplicity of the process, by using an organic semiconductor capable in mask deposition or inkjet, it is possible to easily configure the complementary inverter. 一方、P型の酸化物半導体で、上記相補的インバータを作製した場合、半導体部が透明な回路を作製できる利点がある。 On the other hand, a P-type oxide semiconductor, when producing the complementary inverter, the semiconductor unit can advantageously be produced a transparent circuit.
(実施例8:上記透明膜を活性層とするTFTを使用したNAND、NOR回路) (Example 8: NAND using TFT to the transparent film an active layer, NOR circuit)
N型半導体である上記透明膜を活性層とするN−TFT1,2を用いたインバータのN−TFT1のソースとGND間にN−TFT3を挿入する。 Inserting the N-TFT 3 between the source and the GND of the inverters N-TFT 1 using N-TFTs 1 and 2 that the transparent film is an N-type semiconductor as an active layer. そして、N−TFT1のゲートを第一の入力(IN1)、N−TFT3のゲートを第二の入力(IN2)とする。 Then, the gate of the N-TFT 1 first input (IN1), the gate of the N-TFT 3 second input (IN2). こうして、NAND回路を構成することができる(図23)。 Thus, it is possible to configure the NAND circuit (Fig. 23).

また、上記インバータと同様にN−TFT2に代わり、ゲート−ソース間をショートしたN−DTFT1(図24)、あるいは抵抗を用いてもNAND回路の構成が可能である。 Also, as with the inverter alternatively N-TFT 2, the gate - N-DTFT1 (Figure 24) a short circuit between the source or resistance configurations are possible NAND circuit.

さらに、P型半導体を活性層とするP型TFTを用いた場合、N−TFT2に代わり、2つのP型TFT、P−TFT1とP−TFT2を電源と出力間に並列に接続し、それぞれのゲートをIN1、IN2とすることで、NAND回路を構成できる(図25)。 Further, when a P-type TFT of the active layer a P-type semiconductor, instead N-TFT 2, 2 two P-type TFT, connected in parallel with P-TFT 1 and P-TFT 2 between the output and power supply, respectively with gates IN1, IN2, can constitute a NAND circuit (Fig. 25).

一方、N型半導体である上記透明膜を活性層とするN−TFT1,2を用いたインバータのN−TFT1に並列に、N−TFT3を挿入し、N−TFT1のゲートを第一の入力(IN1)、N−TFT3のゲートを第二の入力(IN2)とすることで、NOR回路を構成することができる(図26)。 On the other hand, in parallel with the inverter of N-TFT 1 using N-TFTs 1 and 2 that the transparent film is an N-type semiconductor as an active layer, and insert the N-TFT 3, the gate of the N-TFT 1 first input ( IN1), by the gate of the N-TFT 3 second input (IN2), it is possible to constitute a NOR circuit (FIG. 26).

また、上記インバータと同様にN−TFT2に代わり、ゲート−ソース間をショートしたN−DTFT1(図27)、あるいは抵抗を用いてもNOR回路の構成が可能である。 Also, as with the inverter alternatively N-TFT 2, the gate - N-DTFT1 (Figure 27) a short circuit between the source or resistance configurations are possible NOR circuit.

さらに、P型半導体を活性層とするP型TFTを用いた場合には、N−TFT2に代わり、2つのP型TFT、P−TFT1とP−TFT2を電源と出力間に直列に接続し、それぞれのゲートを上記IN1、IN2とすることで、NOR回路を構成できる(図28)。 Further, when a P-type TFT of the active layer a P-type semiconductor may alternatively N-TFT 2, connected in series between the two P-type TFT, the P-TFT 1 and P-TFT 2 and the power supply output, the respective gates within the above IN1, IN2, can constitute a NOR circuit (FIG. 28).
(実施例9:上記透明膜を活性層とするTFTを使用したクロックドインバータ、フリップフロップ、シフトレジスタ回路) (Example 9: the transparent film clocked inverter using a TFT as an active layer, flip-flops, a shift register circuit)
N型半導体である上記透明膜を活性層とするN−TFT1,2を用いたインバータの出力に、N−TFT3を挿入する。 The inverter output with N-TFTs 1 and 2 that the transparent film is an N-type semiconductor as an active layer, inserting the N-TFT 3. そして、ゲートをクロック信号(CP)で制御することで、クロック信号によって、インバータ信号を出力するか、高抵抗とするかを制御するクロックドインバータ回路が構成できる(図29)。 Then, by controlling the gate with clock signal (CP), a clock signal, or outputs the inverter signal, the clocked inverter circuit that controls whether the high resistance can be configured (FIG. 29).

上記クロックドインバータのN−TFT2は、ゲート−ソース間をショートしたN−DTFT1、あるいは抵抗を用いても回路の構成が可能である。 N-TFT 2 of the clocked inverter, gates - N-DTFT1 shorted between the source or resistance configurations are possible circuit.

さらに、P型半導体を活性層とするP型TFTを用いた場合には、N−TFT2に代わりに、ゲートを入力と接続したP−TFT1を用いることで構成できる。 Further, when a P-type TFT of the active layer a P-type semiconductor, in place of N-TFT 2, can be constructed by using the P-TFT 1 connected to the input of the gate. また、上記N−TFT3に並列にP−TFT2を挿入し、ゲートをクロックの反転信号(CPバー)で制御することで、出力電圧の振幅を大きくできる(図30)。 Moreover, by inserting a P-TFT 2 in parallel with the N-TFT 3, by controlling the gate the clock inverted signal (CP bar), can increase the amplitude of the output voltage (Figure 30).

また、P型TFTを用いた場合、上記構成以外に、上記P型TFTを用いたインバータ(図22)に対し、P−TFT2をPTFT−1と出力間に直列に接続し、N−TFT4をN−TFT1と出力間に直列に接続する。 In the case of using a P type TFT, and in addition to the above configuration, with respect to the inverter (Fig. 22) using the P type TFT, and connect the P-TFT 2 in series between the output and the PTFT-1, the N-TFT 4 connected in series between the output and the N-TFT 1. そして、P−TFT2のゲートをCPバー、N−TFT4のゲートをCPで制御することで、クロックドインバータを構成できる(図31)。 By controlling the P-TFT 2 of the gate CP bar, a gate of the N-TFT 4 in CP, it can be configured clocked inverter (Fig. 31).

上記インバータとクロックドインバータを用いることで、フリップフロップを構成することが可能となる。 By using the inverter and clocked inverter, it is possible to form a flip-flop.

例えば、D−フリップフロップおいて、その入力INは、CPバーにより制御されるクロックドインバータ(C−INV1)にされ、上記C−INV1の出力は、インバータ(INV1)の入力に接続される。 For example, keep D- flip-flop, the input IN is clocked inverters controlled by CP bar (C-INV1), an output of the C-INV1 is connected to the input of the inverter (INV1). 上記INV1の出力は、CPにより制御され、上記INV1の入力と出力が接続されたクロックドインバータ(C−INV2)の入力と、同じくCPにより制御されるクロックドインバータ(C−INV3)の入力に接続される。 The output of the INV1 is controlled by CP, the input of the clocked inverter input and an output connected to said INV1 (C-INV2), similarly to the input of the clocked inverter which is controlled by the CP (C-INV3) It is connected. 上記C−INV3の出力は、インバータ(INV2)の入力に接続される。 The output of the C-INV3 is connected to the input of the inverter (INV2). 上記INV2の出力は、CPバーにより制御され、上記INV1の入力と出力が接続されたクロックドインバータ(C−INV2)の入力に接続されると共に、D−フリップフロップの出力Qとなる(図32)。 The output of the INV2 is controlled by CP bar is connected to the input of the clocked inverter input and the output of the INV1 is connected (C-INV2), the output Q of the D- flip-flop (Fig. 32 ).

上記フリップフロップを用いることで、シフトレジスタが構成可能となる(図33)。 By using the flip-flop, shift register is configurable (Figure 33).
(実施例10:上記透明膜を活性層とするTFTを使用した1ビットSRAMセル回路) (Example 10: 1-bit SRAM cell circuit using the TFT to the transparent film of the active layer)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、上記インバータ回路を用いて1ビットSRAMセル回路を構成できる。 N-type semiconductor such as N-TFT of the transparent film as an active layer, and can constitute one bit SRAM cell circuit using the inverter circuit.

上記SRAMセル回路は、2つのインバータINV1、INV2を備える。 The SRAM cell circuit includes two inverters INV1, INV2. 上記2つのインバータにおいて、INV1の出力とINV2の入力、並びに、INV2の出力とINV1の入力を接続し、ゲートがワード線WLに接続される。 In the two inverters, the input of the output and INV2 of INV1, and connects the input of the output and INV1 of INV2, a gate connected to a word line WL. そして、INV2の出力とビット線BLとの間に設けたN−TFT1と、ゲートが上記WLに接続され、上記INV1の出力と反転ビット線BLバーとの間に設けたN−TFT2とを備える(図34)。 Then, provided the N-TFT 1 provided between the output and the bit line BL of INV2, the gate is connected to the WL, and a N-TFT 2 which is provided between the output of the INV1 and the inverted bit line BL bar (Figure 34).

上記SRAMセル回路中のインバータには、上記実施例1に示したインバータを用いることができる。 The inverter in the SRAM cell circuit, it is possible to use inverter shown in Example 1 above. 図35に上記N−TFTと抵抗を用いたインバータを採用した場合の構成、図36に上記N−TFTとP−TFTを用いたインバータを採用した場合の構成を示す。 Configuration in the case of adopting an inverter using resistance as the N-TFT in FIG. 35 shows a configuration in the case of adopting the inverter using the N-TFT and P-TFT in FIG. 36.
(実施例11:上記透明膜を活性層とするTFTを使用したNOR型ROM回路) (Example 11: NOR type ROM circuit using a TFT and the transparent film of the active layer)
本実施例のNOR型ROM回路は、複数のワード線(WL1〜WL3)と、複数のビット線(BL1〜BL2)を備える。 NOR type ROM circuit of this embodiment includes a plurality of word lines and (WL1 to WL3), a plurality of bit lines (BL1 and BL2). そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがGNDに接続された、ドレインが並列に接続された上記透明膜を用いたN−TFTを複数備える。 Then, each of the bit lines, the word line is connected to the gate comprises multiple sources is connected to GND, the N-TFT with use of the transparent film having a drain connected in parallel. ただし、上記ビット線BL1に対し、ワード線WL1に相当するN−TFTを備えておらず、また、上記ビット線BL2に対し、ワード線WL2に相当するN−TFTを備えていない(図37)。 However, with respect to the bit lines BL1, does not include the N-TFT corresponding to the word line WL1, also with respect to the bit line BL2, does not have the N-TFT corresponding to the word line WL2 (FIG. 37) .

上記ROM回路は、まずハイレベルにプリチャージされた後、各々のワード線にハイレベル、又は、ローレベルの電圧を印加することで、特定のビット線のみがローレベル(GNDレベル)の電圧とすることができる。 The ROM circuit, after being pre-charged first to the high level, the high level to each of the word lines, or by applying a low level voltage, only certain bit line and a low level voltage (GND level) can do. 例えば、WL1がハイ、WL2、WL3がローの場合、BL1はハイのままであるが、BL2はローとなる。 For example, WL1 is high, WL2, if WL3 is low, BL1 but remains high, BL2 is low. このようにワード線に相当するN−TFTの有無により、ビット線の信号レベルが決定されるという、メモリ動作が実現される。 The presence or absence of N-TFT corresponding to the thus word line, that the signal level of the bit line is determined, the memory operation is realized.

上記ROM回路は、上記ワード線、ビット線、N−TFTを増やすことで、より多ビットのメモリ動作が可能である。 The ROM circuit, the word line, bit line, by increasing the N-TFT, it is possible to more multibit memory operation.

さらに、上記ROM回路は、各ビット線が1つのN−TFTにより放電されるNOR型であるため高速動作が可能である一方、コンタクトが数多く必要なため面積が大きい。 Furthermore, the ROM circuit, while it can operate at high speed because it is a NOR type in which each bit line is discharged by a single N-TFT, contacts a large number area for needed.
上記NOR型ROM回路は、N−TFTを形成するか否かにより、データを記憶しているが、基板作製後、データを光(UV光)により書き込む事ができるNOR型ROM回路も実現できる。 The NOR type ROM circuit, depending on whether to form a N-TFT, but stores the data, after the substrate prepared, NOR type ROM circuit data can be written by light (UV light) can be realized.

上記N−TFTは、上記透明膜中の酸素欠損によりキャリアを形成している。 The N-TFT form a carrier by oxygen vacancies in the transparent film. 酸素を含む雰囲気中で熱アニール、例えば摂氏150℃で2時間ほど熱アニールすることで、上記透明膜中の酸素欠損を埋め、上記透明膜の伝導度が下げられ、上記N−TFTは、オンしなくなる、つまり、TFT動作しなくなる。 Thermal annealing in an atmosphere containing oxygen, for example by thermal annealing for about 2 hours at Celsius 0.99 ° C., fill the oxygen vacancies in the transparent film, the conductivity of the transparent film is lowered, the N-TFT is turned on will not, in other words, no longer TFT behavior. その後、裏面より光(UV光)を当てると、上記透明膜中に酸素欠損が再生成され、上記N−TFTは、ON、つまり、TFT動作ができるようになる。 Thereafter, when exposed to light from the back (UV light), oxygen deficiency during the transparent film is regenerated, the N-TFT is, ON, that is, so that it is TFT operation.

従って、まず、全てのワード線に相当するN−TFTを形成(図38)した後、熱アニールすることで全ての上記N−TFTがONできなくなる(図39)。 Therefore, firstly, after forming an N-TFT corresponding to all of the word lines (Fig. 38), all of the above N-TFT by heat annealing can not be ON (Fig. 39). 続いて、動作可能にしたい上記N−TFTの個所のみ光を通すマスクを準備し、上記マスク経由にて光(UV光)を裏面より照射する。 Subsequently, to prepare a mask for passing light only point of the N-TFT to be operable, irradiated from the back light (UV light) at through the mask. それにより、上記N−TFTの内、光が照射されたN−TFTのみが動作する(図40)。 Thus, among the N-TFT, only N-TFT irradiated with light to operate (Fig. 40). これにより、NOR型ROM回路が構成できる。 Thus, NOR-type ROM circuit can be constructed.

上記光によりデータ書き込みができるROM回路は、同一の基板上で、マスクを変えるだけで異なるデータを書き込むことができ、また、一度書き込んだデータも再度熱アニールすることで、消去・再書き込みが可能となる。 ROM circuit capable of data write by the light, in the same substrate, the mask can be written different data just by changing the, also, by the thermal annealing again once written data, may be erased and re-written to become.
(実施例12:上記透明膜を活性層とするTFTを使用したNAND型ROM回路) (Example 12: NAND type ROM circuit using a TFT and the transparent film of the active layer)
本実施例のNAND型ROM回路は、複数のワード線(WL1〜WL3)と、複数のビット線(BL1〜BL2)を備える。 NAND-type ROM circuit of this embodiment includes a plurality of word lines and (WL1 to WL3), a plurality of bit lines (BL1 and BL2). またNAND型ROM回路は、WL2がゲートに接続され、BL1にドレインが接続された上記透明膜を用いたN−TFTと、それと直列に、WL3がゲートに接続され、ソースがGNDに接続された透明膜を用いたN−TFTとを備える。 The NAND-type ROM circuit, WL2 is connected to a gate, and N-TFT having a drain with connected the transparent film BL1, therewith in series, WL3 is connected to the gate, the source is connected to GND and an N-TFT using a transparent film. また、WL1がゲートに接続され、BL2にドレインに接続された上記透明膜を用いたN−TFTと、それと直列に、WL3がゲートに接続され、ソースがGNDに接続された上記透明膜を用いたN−TFTにより構成される(図41)。 Use also, WL1 is connected to the gate, and N-TFT with use of the transparent film which is connected to the drain to BL2, therewith in series, WL3 is connected to the gate, the transparent film having a source connected to GND the N-TFT which had formed (Fig. 41).

上記ROM回路は、まずハイレベルにプリチャージされた後、各々のワード線にハイレベル、又は、ローレベルの電圧を印加することで、特定のビット線のみがローレベル(GNDレベル)の電圧とすることができる。 The ROM circuit, after being pre-charged first to the high level, the high level to each of the word lines, or by applying a low level voltage, only certain bit line and a low level voltage (GND level) can do. 例えば、WL1がロー、WL2、WL3がハイの場合、BL1はローとなり、BL2はハイのままとなる。 For example, WL1 is low, if the WL2, WL3 is high, BL1 goes low, BL2 remains high. このようにワード線に相当するN−TFTの有無により、ビット線の信号レベルが決定されるという、メモリ動作が実現される。 The presence or absence of N-TFT corresponding to the thus word line, that the signal level of the bit line is determined, the memory operation is realized.

上記ROM回路は、上記ワード線、ビット線、N−TFTを増やすことで、より多ビットのメモリ動作が可能である。 The ROM circuit, the word line, bit line, by increasing the N-TFT, it is possible to more multibit memory operation.

さらに、上記ROM回路は、各ビット線が複数の直列接続されたN−TFTにより放電されるNAND型であるため動作が遅くなる一方、コンタクトが少ないため面積を小さくすることができる。 Furthermore, the ROM circuit, while slowness for each bit line is a NAND type that is discharged by a plurality of series connected N-TFT, it is possible to reduce the area for contact less.

また、上記ROM回路は、同一の機能を、上記N−TFTとデプレッション形TFTを用いて構成することも可能である(図42)。 Further, the ROM circuit, the same function can also be configured by using the N-TFT and a depletion type TFT (FIG. 42).
(実施例13:上記透明膜を活性層とするTFTを使用した差動増幅回路) (Example 13: a differential amplifier circuit using a TFT to the transparent film of the active layer)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、抵抗を用いて差動増幅回路を構成できる。 N-TFT to the transparent film is an N-type semiconductor as an active layer, and can constitute a differential amplifier circuit using a resistor.

差動増幅回路は、ソースがGNDに接地され、ゲートには一定電圧VBが印加されている上記透明膜を用いたN−TFT3と、ソースが上記N−TFT3に接続され、ゲートを入力IN+、IN−とするN−TFT1、N−TFT2とを有する。 The differential amplifier circuit has its source grounded to GND, the the N-TFT 3 with use of the transparent film constant voltage VB is applied to the gate, a source connected to the N-TFT 3, the input gate IN +, and an N-TFT1, N-TFT2 to IN-. また差動増幅回路は、一端が電源に接続され、他の一端がN−TFT1のドレインに接続されている抵抗1と、一端が電源に接続され、他の一端がN−TFT2のドレインに接続されている抵抗2とを備え、N−TFT2のドレインを出力とする(図43)。 The differential amplifier circuit has one end connected to a power source, a resistor 1 and the other end is connected to the drain of the N-TFT 1, one end connected to the power supply, connecting the other end to the N-TFT 2 of the drain and a has resistance 2 that is, the output N-TFT 2 of the drain (Fig. 43).

上記差動増幅回路は、SRAMのセンスアンプにも使用でき、アナログ回路の基本構成要素である。 The differential amplifier circuit can be used in the sense amplifier of the SRAM, which is a basic component of the analog circuit.

さらに、以下の構成の出力段を追加して新たな差動増幅回路を構成することができる。 Furthermore, it is possible to construct a new differential amplifier circuit by adding the output stage of the following configurations. 出力段は、上記差動増幅回路から、ソースが接地され、ゲートには一定電圧VBが印加されているN−TFT4を有する。 The output stage from the differential amplifier circuit, a source grounded, a gate having a N-TFT 4 a constant voltage VB is applied. また出力段は、ソースが上記N−TFT4のドレインと接続され、ドレインが電源と接続され、ゲートが上記差動増幅回路の出力と接続されているN−TFT5で構成されるレベルシフト段を有する。 The output stage has a source connected to the drain of the N-TFT 4, is connected to the drain and source, gate has a level shift stage consisting of N-TFT 5 connected to the output of the differential amplifier circuit . さらに、ソースが接地され、ゲートが前記レベルシフト段のN−TFT4のドレインと接続されているN−TFT6を有する。 Furthermore, with a N-TFT 6 which source is grounded, gate is connected to the drain of the N-TFT 4 of the level shift stage. また、ソースが上記N−TFT6のドレインと接続され、ドレインが電源と接続され、ゲートが上記差動増幅回路の出力と接続されているN−TFT7を有する。 Further, a source connected to the drain of the N-TFT 6, is connected to the drain and source, the N-TFT 7 whose gate is connected to the output of the differential amplifier circuit. このように出力段を追加し、全体の出力を上記N−TFT6のドレインとする新たな差動増幅回路を構成する(図44)ことで、負荷を駆動する能力を上げることができる。 Thus additional output stage, that the overall output constitutes a new differential amplifier circuit to the drain of the N-TFT 6 (FIG. 44), it is possible to increase the ability to drive the load.
(実施例14:上記透明膜を活性層とするTFTを使用したIDタグ) (Example 14: ID tag that uses a TFT and the transparent film of the active layer)
N型半導体である上記透明膜を活性層とするN−TFT、並びに、上記論理回路、メモリ回路、差動増幅回路を用いて、ICカードやIDタグに必要な、数MHz以下の低速で動作する回路を構成することが可能である。 N-TFT to the transparent film is an N-type semiconductor as an active layer, and said logic circuit, a memory circuit, by using a differential amplifier circuit, required for IC cards and ID tags, operates in the following slow few MHz it is possible to configure the circuit for.

図45に、例として、RF−IDタグのブロック図を示す。 Figure 45 shows as an example a block diagram of a RF-ID tag. 上記IDタグは、アンテナ部、電源部、メモリ部、制御回路、クロック回路から構成される。 The ID tag, an antenna unit, power supply unit, a memory unit, a control circuit, and a clock circuit. 上記電源部は、AC信号を正側のみに整流する整流回路と、回路に適当な電圧を供給する電圧供給回路から構成され、上記メモリ部は、デコーダ回路、ROM回路、レジスタ回路から構成される。 The power supply unit includes a rectifier circuit for rectifying the AC signal only to the positive side, is configured from a voltage supply circuit for supplying a suitable voltage to the circuit, the memory unit is configured decoder circuit, ROM circuit, a register circuit .

上記整流回路には、ダイオードが必要であるが、上記透明膜を用いるN−TFTのゲート−ドレイン間を接続した素子で代用できる可能性がある。 The above rectifying circuits, but the diode is required, the gate of the N-TFT using the transparent film - which may be substituted by elements connected between the drain. また、上記電圧供給回路は、上記実施例7で示した差動増幅器を用いて、レギュレータにより構成できる。 Further, the voltage supply circuit uses a differential amplifier shown in Example 7 above, can be configured by a regulator.

一方、上記デコーダ回路は、上記実施例で示したインバータ、NAND、NOR等の論理回路により構成でき、また、レジスタ回路は、上記実施例で示したフリップフロップで構成できる。 On the other hand, the decoder circuit, the inverter shown in the above example, can be configured NAND, a logic circuit NOR, etc. The register circuit can be configured by flip-flops shown in the above embodiment.
(実施例15:上記透明膜を活性層とするTFTを使用したディスプレイのバックプレーン) (Example 15: backplane display using the TFT to the transparent film of the active layer)
N型半導体である上記透明膜を活性層とするN−TFTをアクティブマトリックスとして用いることで、上記TFTが透明なディスプレイのバックプレーンが形成できる(図46)。 The N-TFT to the transparent film is an N-type semiconductor and the active layer by using as an active matrix, the TFT can be formed transparent display backplane (Figure 46). 基板に透明な材料を用いた場合には、上記バックプレーンのTFT部は、透明となり、LCDや有機ELディスプレイの開口率を高めることや、基板側からも光を出すことが可能となる。 In the case of using a transparent material on the substrate, TFT portion of the backplane, becomes transparent, it or to increase the aperture ratio of an LCD or an organic EL display, it is possible to emit light from the substrate side.

本発明に係る透明酸化物膜、並びに当該膜を用いた半導体素子や回路は、LCDや有機ELディスプレイのスイッチング素子として利用できる。 Transparent oxide film, and a semiconductor device and circuit using the film according to the present invention can be used as a switching element of an LCD or an organic EL display. また、プラスチックフィルムをはじめとするフレキシブル素材を基板とするフレキシブル・ディスプレイをはじめ、ICカードやIDタグなどの構成要素として幅広く応用できる。 Also, including the flexible display to a flexible material including a plastic film as the substrate, it can be widely applied as a component such as an IC card or ID tag.

パルスレーザー蒸着法で成膜したIn−Ga−Zn−O系アモルファス膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。 It is a graph showing the relationship of the formed In-Ga-Zn-O based amorphous film oxygen partial pressure in the electron carrier concentration and the deposition of a pulse laser deposition method. パルスレーザー蒸着法で成膜したIn−Ga−Zn−O系アモルファス膜の電子キャリアの数と電子移動度の関係を示すグラフである。 Is a graph showing the relationship between the number and the electron mobility of the electron carriers of the formed In-Ga-Zn-O based amorphous film by a pulse laser deposition method. In−Ga−Zn−O系アモルファス膜の電気伝導度と成膜中の酸素分圧の関係を示すグラフである。 Is a graph showing the relationship between the In-Ga-Zn-O based amorphous film of the electrical conductivity and the oxygen partial pressure during film formation. 酸素分圧0.8Paの雰囲気でパルスレーザー蒸着法で成膜したInGaO3(Zn 1−x Mg O)のxの値に対する電気伝導度、キャリア濃度、電子移動度の変化を示すグラフである。 Electrical conductivity in an atmosphere of an oxygen partial pressure of 0.8Pa for the values of x of InGaO3 was deposited by pulsed laser deposition (Zn 1-x Mg x O ), is a graph showing a carrier concentration, a change in the electron mobility. 実施例1で作製したトップゲート型MISFET素子構造を示す模式図である。 It is a schematic diagram illustrating a top-gate type MISFET device structure fabricated in Example 1. 実施例1で作製したトップゲート型MISFET素子の電流−電圧特性を示すグラフである。 Current of the top gate type MISFET element prepared in Example 1 - is a graph showing the voltage characteristic. SIT素子の実施例1を示す図である。 It is a diagram showing a first embodiment of the SIT element. SIT素子の実施例2を示す図である。 It is a diagram illustrating a second embodiment of the SIT element. SIT素子の実施例3を示す図である。 It is a diagram illustrating a third embodiment of the SIT elements. SIT素子の実施例4を示す図である。 It is a diagram showing a fourth embodiment of the SIT device. SBT素子の実施例を示す図である。 It illustrates an embodiment of the SBT element. PN−T素子の実施例を示す図である。 It illustrates an embodiment of a PN-T device. SBD素子の実施例を示す図である。 It illustrates an embodiment of a SBD device. PN−D素子の実施例を示す図である。 It illustrates an embodiment of a PN-D element. 抵抗素子の実施例1を示す図である。 It is a diagram showing a first embodiment of a resistive element. 抵抗素子の実施例2を示す図である。 It is a diagram illustrating a second embodiment of a resistance element. 実施例1のインバータ回路1を示す図である。 Is a diagram showing an inverter circuit 1 of the first embodiment. 実施例1のインバータ回路2を示す図である。 Is a diagram showing the inverter circuit 2 of the first embodiment. 実施例1のインバータ回路3を示す図である。 Is a diagram showing the inverter circuit 3 of the first embodiment. 実施例1のインバータ回路4を示す図である。 Is a diagram showing an inverter circuit 4 of the first embodiment. 実施例1のインバータ回路5を示す図である。 Is a diagram showing an inverter circuit 5 of the first embodiment. 実施例1のインバータ回路6を示す図である。 Is a diagram showing an inverter circuit 6 of Example 1. 実施例2のNAND回路1を示す図である。 It is a diagram illustrating a NAND circuit 1 of the second embodiment. 実施例2のNAND回路2を示す図である。 It is a diagram illustrating a NAND circuit 2 of Example 2. 実施例2のNAND回路3を示す図である。 It is a diagram illustrating a NAND circuit 3 of the second embodiment. 実施例2のNOR回路1を示す図である。 Is a diagram illustrating a NOR circuit 1 of the second embodiment. 実施例2のNOR回路2を示す図である。 Is a diagram illustrating a NOR circuit 2 of Example 2. 実施例2のNOR回路3を示す図である。 Is a diagram illustrating a NOR circuit 3 of the second embodiment. 実施例3のクロックドインバータ回路1を示す図である。 It is a diagram showing a clocked inverter circuit 1 of the third embodiment. 実施例3のクロックドインバータ回路2を示す図である。 It is a diagram showing a clocked inverter circuit 2 of Example 3. 実施例3のクロックドインバータ回路3を示す図である。 It is a diagram showing a clocked inverter circuit 3 of the third embodiment. 実施例3のD−フリップフロップを示す図である。 It is a diagram illustrating a D- flip-flop of the third embodiment. 実施例3のシフトレジスタを示す図である。 It is a diagram showing a shift register of the third embodiment. 実施例4の1ビットSRAMセル回路1を示す図である。 It is a diagram showing a 1-bit SRAM cell circuit 1 in Example 4. 実施例4の1ビットSRAMセル回路2を示す図である。 It is a diagram showing a 1-bit SRAM cell circuit 2 of Example 4. 実施例4の1ビットSRAMセル回路3を示す図である。 It is a diagram showing a 1-bit SRAM cell circuit 3 of Example 4. 実施例5のNOR型ROM回路1を示す図である。 It is a diagram showing a NOR type ROM circuit 1 of Example 5. 実施例5のNOR型ROM回路2の作製の第一段階を示す図である。 It is a diagram showing a first stage of fabrication of a NOR ROM circuit 2 of Example 5. 実施例5のNOR型ROM回路2の作製の第二段階を示す図である。 It is a diagram showing a second stage of fabrication of a NOR ROM circuit 2 of Example 5. 実施例5のNOR型ROM回路2を示す図である。 It is a diagram showing a NOR type ROM circuit 2 of Example 5. 実施例6のNAND型ROM回路1を示す図である。 It is a diagram illustrating a NAND-type ROM circuit 1 of Example 6. 実施例6のNAND型ROM回路2を示す図である。 It is a diagram illustrating a NAND-type ROM circuit 2 of Example 6. 実施例7の差動増幅回路1を示す図である。 It is a diagram showing a differential amplifier circuit 1 of Example 7. 実施例7の差動増幅回路2を示す図である。 It is a diagram showing a differential amplifier circuit 2 of Example 7. 実施例8のN−TFTを示す図である。 Is a diagram showing an N-TFT of Example 8. 実施例9のアクティブマトリックスバックプレーンを示す図である。 Is a diagram showing an active matrix backplane of Example 9. 実施例1のインバータ回路7を示す図である。 Is a diagram showing an inverter circuit 7 of the first embodiment. PLD法を行う際に用いられる装置の模式図である。 It is a schematic view of an apparatus for use in performing the PLD method. PLD法を行う際に用いられる装置の模式図である。 It is a schematic view of an apparatus for use in performing the PLD method.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板 2 チャンネル層 3 ゲート絶縁膜 4 ゲート端子 5 ドレイン端子 6 ソース端子 10 絶縁基板 11−1、11−2 電極 12 ゲート電極 13 透明酸化物N型半導体膜 14 P型半導体材料 1 substrate 2 channel layer 3 gate insulating film 4 gate terminal 5 the drain terminal 6 source terminal 10 insulating substrate 11-1 and 11-2 electrode 12 gate electrode 13 transparent oxide N-type semiconductor film 14 P-type semiconductor material

Claims (4)

  1. In ―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、 前記N型半導体は、酸素を所定濃度含む雰囲気で成膜されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする集積回路。 In -Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide, Zn-Ga oxide, and In the amorphous oxide is any one of -Ga oxide, and a configuration circuit elements including the N-type TFT used as N-type semiconductor, the N-type semiconductor is formed oxygen in an atmosphere containing a predetermined concentration electron carrier concentration by which the film has become less than 10 18 / cm 3, whereby the N-type TFT, the gate voltage is not applied when the source of - the current between the drain terminals is less than 10 microamps, the electric field integrated circuit effect mobility is characterized by a 1cm 2 / (V · sec) greater.
  2. In―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、前記N型半導体は、成膜後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする集積回路 In-Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide, Zn-Ga oxide, and In the amorphous oxide is any one of -Ga oxide, and as a component of the circuit including the N-type TFT used as N-type semiconductor, the N-type semiconductor, in an atmosphere containing oxygen after film formation electron carrier concentration by which the post-processing has become less than 10 18 / cm 3, whereby the N-type TFT, the gate voltage is not applied when the source of - the current between the drain terminals is less than 10 microamps, integrated circuit field effect mobility is characterized by a 1cm 2 / (V · sec) greater.
  3. In―Zn―Ga酸化物、In―Zn―Ga―Mg酸化物、In―Zn酸化物、In―Sn酸化物、Sn−In−Zn酸化物、In酸化物、Zn―Ga酸化物、及びIn―Ga酸化物のうちのいずれかである非晶質酸化物を、N型半導体として用いたN型TFTを含む回路を構成要素としており、前記N型半導体は、酸素を所定濃度含む雰囲気で成膜された後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が10 18 /cm 未満となっており、それにより前記N型TFTは、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm /(V・秒)超であることを特徴とする集積回路 In-Zn-Ga oxide, In-Zn-Ga-Mg oxide, In-Zn oxide, In-Sn oxide, Sn-In-Zn oxide, In oxide, Zn-Ga oxide, and In the amorphous oxide is any one of -Ga oxide, and a configuration circuit elements including the N-type TFT used as N-type semiconductor, the N-type semiconductor is formed oxygen in an atmosphere containing a predetermined concentration electron carrier concentration by post treated in an atmosphere containing oxygen after being film has become less than 10 18 / cm 3, whereby the N-type TFT is used in gate voltage is not applied source - drain terminals of the current is less than 10 microamperes, integrated circuits field-effect mobility, characterized in that a 1cm 2 / (V · sec) greater.
  4. 前記N型TFTを論理回路、メモリ回路、差動増幅回路の少なくともいずれかに用いていることを特徴とする請求項1 乃至3に記載の集積回路。 The logic circuit of N type TFT, and a memory circuit, an integrated circuit according to claim 1 to 3, characterized in that it uses at least one of the differential amplifier circuit.
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