JP5046131B2 - 超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法 - Google Patents

超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法 Download PDF

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本願発明は、見かけ上の作製歩留まりを改善するために予備アレーを設けたデシマルアレーと、高分解能を得るためのバイナリアレーを組み合わせた電圧標準用超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法に関する。
現在、直流電圧の国家標準はジョセフソン効果によって量子化された精度の高い10Vが用いられている。一方、交流の標準については交流を熱電変換素子で直流の実効値に変換した交直変換標準が用いられている。交流電圧については量子化された電圧に基づいておらず、ジョセフソン効果によって直接量子化された交流電圧を発生させることが期待されている。
ジョセフソン電圧標準装置は、周波数を電圧に正確に変換できる交流ジョセフソン効果という物理法則に基づいており、周波数−電圧変換器とみなすことができる。
図3はジョセフソン接合に周波数fの電磁波を与えたときの電流電圧特性を示しており
縦軸は電流(I)軸で、横軸は電圧(V)軸である。
ジョセフソン接合にマイクロ波を与えると、電圧V=nf/K (K=483597.9GHz/V;ジョセフソン定数、nは任意の整数)に定電圧ステップ3が得られる。このステップ電圧はシャピロステップとよばれる。接合1個あたりのステップ電圧は比較的小さいが、複数の接合を直列にすることで必要な電圧出力を得ることができる。接合に電流を流さないとき接合は超伝導状態にあり抵抗値がゼロであるため接合両端の電圧もゼロである。接合にバイアス電流4を与えるとステップ電圧3が接合の両端に現れる。バイアス電流をオンにしたりオフにしたりすることで、接合の出力電圧をゼロか有限値かに制御することができる。
図4は2進法に基づいたプグラマブル電圧標準用デジタル−アナログ変換器の概念図である。
マイクロ波入力端子5とマイクロ波終端抵抗6との間にジョセフソン接合の数が2のべき乗個であるアレーが直列になっており、最小のアレーの接合数はm個で、最大アレーの接合数はm×2^k個である。mは最小ビットLSB(Least Significant Bit:最下位ビット)の接合数、kは整数で解像度に相当する。このバイナリアレーにバイアス電流を2進数の規則に基づいてオンにしたりオフにしたりすることで最小桁の接合数がm個でビット数がkビットのD/A変換をおこない、出力電圧端子8に任意電圧を発生することができる。
例えば、分解能が8ビットで、最小桁の接合数が128接合の場合、128個、256個、512個、1024個、2048個、4096個、8192個、16384個のジョセフソン接合を含むアレーを直列に配置すればよい。
特開2004−172692
ジョセフソン接合アレーにおいて、16GHzのマイクロ波バイアスで10Vの出力電圧を得るためには約32万個のジョセフソン接合が必要になる。しかし、作製歩留まりが十分大きくないためジョセフソン接合の欠陥のない完全アレーを得るのが困難であった。欠陥のあるアレーを置き換えるための予備のアレーをあらかじめ用意しておけば見かけ上の歩留まりは改善される。
しかしながら、予備のアレーを使うためには回路規模が大きくなりすぎるか、2進法の規則からずれてしまうという問題点があった。
図5はすべて2進法に基づいたバイナリアレーで予備のアレーを用意した場合の実施例の等価回路である。
マイクロ波入力端子5に入力されたマイクロ波は、マイクロ波分配回路13によって64本のアレーに供給される。マイクロ波分配回路は2分岐を繰り返し行うことで行われる。つまり、まず2つに分けて、さらにそれぞれ2分岐することで4つにわける。さらにそれぞれ2分岐すると8つに分けられ、最終的に64本に分けられ、64本のジョセフソン接合アレーにマイクロ波が供給される。64本のジョセフソン接合アレーのうち32本で10V出力のバイナリアレー15を構成し、残りの32本のアレーは欠陥があった場合の予備である。
このように予備のアレーを用意することで、見かけ上の作製歩留まりを改善することが可能になるはずであった。
ところが、このように冗長度が100%となる予備のアレーを設けた場合、チップサイズと接合実装密度の両方が大きくなってしまう。経験上、接合密度が大きくなると作製歩留まりは逆に悪くなり、チップサイズが大きくなると1枚のウェハーから得られるチップ数が減少するため、チップの生産数が極端に減少してしまう傾向があった。
従来、冗長度を100%にすると、10Vチップを2つ実装する必要があった。これを考えるとき、常識的には、例えば、32本のジョセフソン接合アレーに対して50%の16本を予備として48本のアレーにすればよいのではないかと考えるであろう。
しかし、条件(1)として、マイクロ波分配回路は2分岐を繰り返すためにアレーの本数は2のべき乗個でなければならない。48本のアレーというのは分岐の回数を途中で部分的に減らすことで可能であるが、この場合分岐の多いところと少ないところでマイクロ波パワーにバラツキが生じるためアレーごとにマイクロ波の動作マージンがずれてしまう。アレーの数がべき乗個でなければならないという制限の下で、2進数に基づいたバイナリアレーを用いる場合冗長度が100%になり回路規模が大きくなるという問題は避けられなかった。大規模な回路を作製できる十分な歩留まりがあれば問題は無いが、その場合ははじめから予備のアレーを設ける必要は無い。さらに条件(2)として、チップサイズと接合実装密度の両方を必要最小限にする必要がある。
本発明の目的は、上記問題点に鑑み、予備のアレーによって、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法を提供することにある。
図1は本発明のプログラマブル電圧標準用デジタル−アナログ変換器の概念図である。図1のデシマルアレー11は、接合数n(nは任意の整数)個のアレーユニットAUが10個直列に接続されている。それぞれのアレーの出力電圧を1Vにしておくと、0Vから10Vまで電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、0Vから10Vまでの出力電圧を1Vきざみで得られる。
図1の予備の桁(アレー)12は、上記アレーユニットAUが6個直列に接続されている。デシマルアレー11にマージン不足などの不良があった場合に代替アレーとして使用する。デシマルアレー11と予備のアレー12で合計16個のアレーセルを編成する。その中から特性が良好な10個のセルを選択し、実行用デシマルアレー11Aとして10進数の規則に従ってバイアス電流を供給して出力端子8a、8b間に最大出力電圧10Vを得る。16個のセルのうち6個を予備とすることで、見かけ上の作製歩留まりを改善することができる。さらに、実際に使用するアレーユニット数が10個で、予備のアレーユニット数が6個であることから、冗長度は60%となるので回路規模や作製歩留まりの点で作製しやすくなる。アレーユニットAU数が16は、2なのでアレーの本数は2のべき乗個でなければならないとする上記(1)の条件を満足する。
また、アレーユニットAU数が16は、実行に必要な実行用デシマルアレー11AとしてのアレーユニットAU数10を満足しながら、本数は2のべき乗個でなければならないとする上記(1)の条件を満足する最小限の代替アレー数6をとり、この最小限の代替アレー数6を有することにより上記(2)の条件を満足する。
これにより、アレーユニットAU数が16は、上記条件(1)と(2)の両方を満足する最小の数字になる。
この結果、アレーユニットAU数16は、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路を構成することができる。
本発明は、予備のアレーによって見かけの歩留まりを改善することができる。つまり、本願発明は、予備の回路の冗長度と作製歩留まりのうまい折り合いを与えてくれる。
なお、1Vずつ10進法で電圧を得ることにすると分解能が著しく不足してしまう場合、デシマルアレーの最小桁のセルを図2に示すような10bitのバイナリアレー18a、18bとすれば分解能を補うことが可能になる。
デシマルアレー11は、接合数n(nは任意の整数)個のアレーユニットAUが例えば10個直列に接続されている。バイアス電流の駆動方法は、それぞれのアレーの出力電圧を1Vにしておくと、0Vから10Vまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、0Vから10Vまでの出力電圧を1Vきざみで得られる。
デシマルアレーの最小桁のセルを図2に示すような10bitのバイナリアレー18a、18bとしたものでは、バイナリアレー18a、18bでビット数のカウントを行い、桁上げが生じたときには、デシマルアレーを駆動する。測定単位として1Vをバイナリアレー18a、18bの桁数で細分することができるようになる。
予備のアレーによって見かけの歩留まりを改善する目的で、バイナリアレーに予備のアレーを追加するが、実際には回路規模が大きすぎると歩留まりがさらに悪化するなど、いろいろと制約がある。
バイナリD/A変換器で予備のアレーを追加するには、新たにマイクロ波分配回路を開発しない限り、どうしても2倍の回路になってしまい、回路規模が大きくなるのを避けられない。
本発明は、これらの制約を解決するもので、バイナリアレーにデシマルアレーを組み合わせて超伝導デジタルアナログ変換回路およびバイアス電流の駆動方式を構成する。
この結果、本発明は、回路規模が大きくなる従来のバイナリD/A変換回路を用いず、回路規模を小さくする10進法に基づいたデシマルアレーを採用して従来のものに比べ回路規模が大きくなるのを避け、真の歩留まりを改善することができる。また、本発明は、予備のアレーによって見かけの歩留まりを改善することにより、予備の回路の冗長度と作製歩留まりのうまい折り合いを与えてくれる。
本発明のアレーユニットAU数が16は、実行に必要な実行用アレー11AとしてのアレーユニットAU数10を満足しながら、本数は2のべき乗個でなければならないとする上記(1)の条件を満足する最小限の代替アレー数6をとり、この最小限の代替アレー数6を有することにより上記(2)の条件を満足する。実行用アレー11Aは、バイナリアレーと設定電圧のセルからなる。
これにより、アレーユニットAU数が16は、上記条件(1)と(2)の両方を満足する最小の数字の条件をも満足させることができる。
アレー11は、接合数n(nは任意の整数)個のアレーユニットAUが10個直列に接続されている。
1Vずつ10進法で電圧を得ることにすると分解能が著しく不足してしまう場合、デシマルアレーの最小桁のセルを図2に示すような10bitのバイナリアレー18a、18bとして分解能を補うようにする。
バイアス電流の駆動方法は、それぞれのアレーの出力電圧を1Vにしておくと、0Vから10Vまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、0Vから10Vまでの出力電圧を1Vきざみで得られる。
デシマルアレーの最小桁のセルを図2に示すような10bitのバイナリアレー18a、18bとしたものでは、バイナリアレー18a、18bでビット数のカウントを行い、桁上げが生じたときには、デシマルアレーを駆動する。測定単位として1Vをバイナリアレー18a、18bの桁数で細分することができるようになる。
本発明のデシマルバイナリアレーの概念図である。 本発明の実施例の等価回路図である。 ジョセフソン接合の電流電圧特性図である。 従来のバイナリアレーの概念図である。 従来の予備回路を持つバイナリアレーの実施例の等価回路図である。
本発明の実施の形態を図に基づいて詳細に説明する。
図2は実際に作製した本発明のプログラマブル電圧標準用デジタル−アナログ変換器の等価回路である。
図2のマイクロ波入力端子5に入力されたマイクロ波は、マイクロ波分配回路13によって32(=2)本に分割されDCブロックキャパシタ14を介してさらに2本のアレーに分割され合計64(=2)本のジョセフソン接合アレーに均等に分割され供給される。64本のアレーは4本ずつ1Vのセル19a、19bにまとめられる。
実行用アレーとして、1V10ビットのバイナリアレー18aと9個の1Vセルのデシマルアレー19aで出力電圧端子16に最大10Vの出力電圧を得ることができる。
予備のアレーとして、1V10ビットのバイナリアレー18bと5個の1Vセルのデシマルアレー19bで予備電圧端子17に最大6Vの出力電圧を得ることができる。
デシマル配置とバイナリ配置の混在したジョセフソン接合アレーでデジタル−アナログ変換器を構成し、このDA変換器をSiウェハー等の半導体基板上に作製し、チップ状に切り出したものをジョセフソン電圧標準チップという。チップを冷却するための冷凍機、マイクロ波源、バイアス電流源など電圧標準として動作させるのに必要な装置一式をジョセフソン電圧標準装置という。
本願発明のデシマル−バイナリ混合型のジョセフソン接合アレーを用い電圧標準装置を構成することによって、見かけ上の作製歩留まりを大幅に改善することが可能になる。
本発明により10V出力が得られる大規模ジョセフソン集積回路が容易に得られるようになるので、0V〜10Vの間の任意電圧での校正や、さらに直線性の校正として使用するために第3者に電圧標準チップを提供することが可能になり、さらにバイアス回路を高速化することで量子化された交流標準電圧を発生させることもできる。
アレー11は、接合数n(nは任意の整数)個のアレーユニットAUが10個直列に接続されている。バイアス電流の駆動方法は、それぞれのアレーの出力電圧を1Vにしておくと、0Vから10Vまでの任意の電圧が必要な場合は、必要な個数のセルにバイアス電流を供給することで、0Vから10Vまでの出力電圧を1Vきざみ又は更にデジタルビット数で細分した電圧値で得られる。
1:電流軸、
2:電圧軸、
3:ステップ電圧(シャピロステップ)、
4:バイアス電流、
5:マイクロ波入力端子、
6:マイクロ波終端、
7:バイアス電流入力端子、
8a、8b:出力電圧端子、
9:最小ビット(m個の接合)、
10:バイナリアレー、
11:デシマルアレー、
12:接合予備、
13:マイクロ波分配回路、
14:DCブロックキャパシタ、
15:10Vバイナリアレー、
16:(10V)出力電圧端子、
17:予備電圧端子、
18a、18b:1V 10ビットバイナリアレー
19a、19b:1Vセル、
AU:アレーユニット

Claims (6)

  1. マイクロ波分配回路を構成するすべてのアレーユニットは2分岐を繰り返し行うように接続し、
    前記アレーユニットはデシマルアレーとバイナリアレーから構成し、
    前記アレーユニットはジョセフソン素子を含み周波数−電圧変換器を構成し、
    前記アレーユニットの数は、実行に必要な実行用アレーとしてのアレーユニット数を満足しながら、全アレーユニット数は2のべき乗個でなければならないとする条件を満足する最小限の代替アレー数とし、この最小限の代替アレー数を有することによりチップサイズと接合実装密度の両方を必要最小限にする条件を満足するように構成したことを特徴とする超伝導デジタルアナログ変換回路。
  2. 前記アレーユニットは、任意数のデシマルアレーと、前記デシマルアレー1つの出力電圧値を複数電圧値に量子化する1つのバイナリアレーから構成することを特徴とする請求項1記載の超伝導デジタルアナログ変換回路。
  3. 前記実行用アレーの数を10とし、前記代替アレーの数を6としたことを特徴とする請求項1又は2記載の超伝導デジタルアナログ変換回路。
  4. 前記実行用アレーおよび前記デシマルアレーは、1つをバイナリアレーとし残りをデシマルアレーとすることを特徴とする請求項1乃至3のいずれか1項記載の超伝導デジタルアナログ変換回路。
  5. 請求項1記載の超伝導デジタルアナログ変換回路において、
    必要な個数のセルにバイアス電流を供給することで、出力電圧をアレーユニットの出力電圧きざみで得られるように駆動することを特徴とするバイアス電流の駆動方法。
  6. 最初に前記バイナリアレーを駆動することを特徴とする請求項5記載のバイアス電流の駆動方法。
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