JP5030977B2

JP5030977B2 - スペクトル拡散クロッキング

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Publication number: JP5030977B2
Application number: JP2008556374A
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Inventors: サユック，マーク，ティー．; フォーリー，デイビッド，ピー．; チェン，ヂエンロン; デッカー，スティーヴン
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Description

スペクトル拡散クロッキング（spread-spectrum clocking）は、マイクロプロセッサまたはＩ／Ｏリンクなどのクロック付きシステムからの放射放出（radiated emissions、また電磁障害（ＥＭＩ：Electromagnetic Interference）または電波干渉（ＲＦＩ：Radio Frequency Interference）とも呼ばれる）を低減するために使用される技法である。この概念が図１および図２に示されている。名目クロック周波数Ｆ_ｃｌｋは、データを処理または伝送することのできる、平均速度である。固定レートクロックを使用するシステムからのＥＭＩスペクトルは、図２におけるＦ_ｃｌｋの倍数を中心とする鋭いピークによっておおよそ近似される。クロック周波数を図１に示すように時間と共に変化させると、図２におけるピークは広がる傾向にある。各高調波における合計エネルギーは不変であるが、より広い範囲の周波数にわたってエネルギーが広がるので、ピークは減少する。図１は、一般的な選択である三角波変調に対する、周波数対時間の関係を示している。

図３は、従来技術のスペクトル拡散クロック生成回路３００の例を示している。図のように、回路３００は、位相周波数検出器（ＰＦＤ）３０２、チャージポンプ３０４、ループフィルタ３０６、加算器３０８、電圧制御発振器（ＶＣＯ）３１０、およびフィードバック除算器３１２を使用する。加算器３０８を除くと、回路３００は、従来のチャージポンプ型位相ロックループ（ＰＬＬ）に一致する。フィードバック除算器３１２は、出力クロック周波数を、参照クロック周波数の整数倍に一致させる。ＰＦＤ３０２は、参照クロックの位相とフィードバック除算器の出力とを比較して、その差に比例する信号を出力する。

フィードバック除算器３１２の出力の位相が、参照クロックの位相から遅れると、位相差を示す電圧パルスが、ＰＦＤ３０２から第１の出力３１４ａ上に出力される。逆に、フィードバック除算器３１２の出力の位相が、参照クロック信号の位相よりも進むと、位相差を示す電圧パルスが、ＰＦＤ３０２から第２の出力３１４ｂ上に出力される。第１および第２の出力３１４は、チャージポンプ３０４に結合されており、このチャージポンプ３０４は、ＰＦＤ３０２からの電圧パルスを電流パルスに変換する。チャージポンプ３０４によって生成される電流パルスは、次いで、ループフィルタ３０６によって積分される。ＶＣＯ３１０の入力において付加される変調信号３１６によって、出力クロック周波数が、変調信号と同周期で、時間変化する。

出力クロック周波数プロファイルの振幅および形状は、変調信号にほぼ追従するが、いくつかの非理想性質（non-idealities）を示す。第１に、変調（電圧）信号と出力クロック周波数の間の比例定数は、ＶＣＯゲインＫ_ＶＣＯで決まり、このゲインは、工程、供給電圧、および温度（ＰＶＴ：process, supply voltage, and temperature）の変動の影響を受けやすい。第２に、フィードバックループは、ＰＬＬループ帯域幅内で、変調信号の周波数成分を減衰させる。ＶＣＯノイズ抑制または沈静時間（settling time）要件があることによって、変調信号の重大な歪みを避けるのに十分なほどＰＬＬ帯域幅を制限することは実際的ではなくなる。変調信号のプリエンファシスによってこの効果を減少させることができるが、実装するのは困難であり、ＰＶＴ変動およびデバイスミスマッチのために、完全な相殺を行うことはできない。

ＰＬＬ方式スペクトル拡散クロック生成には、その他の制約もある。例えば、変調パラメータをプログラミングすること、またはアナログ波形の基本変調形状を変えることは困難である。そのようなシステムによって生成されるスペクトル拡散クロックの自動化試験は、それには接近して配置される多数のクロックエッジの検出および処理が必要となるために、やはり困難である。

ディジタルクロック合成のための一技法が、参照により本明細書に組み入れてある、「Method and apparatus for synthesizing a clock signal」という名称の２００５年６月２１日発行の米国特許第６９０９３１１（「３１１特許」）に開示されている。３１１特許において開示されたディジタルクロック合成回路の１つが、本明細書の図４に示されている。図のように、回路４００は、クロック生成回路４０２、多重化回路４０４、およびクロック合成回路４０６を含む。クロック生成回路４０２は、参照クロックの６４の遅延バージョンを生成する遅延ロックループ（ＤＬＬ）を含み、多重化回路４０４は、２つの６４：１多重化装置４０５ａ、４０５ｂを含み、クロック合成回路４０６は、２：１多重化装置４０８およびフリップ・フロップ４１０を含む。

図５は、図４のＤＬＬから出力されるクロック位相を示すグラフである。図のように、ＤＬＬにより出力される遅延クロックを、時間軸において等間隔に配置し、その結果として、ＤＬＬ［ｉ］とＤＬＬ「ｉ＋１」と間の遅延における差を、参照クロック周期の６４分の１とすることができる。
合成クロックが最初にローであると仮定して、２：１多重化装置４０８は、「Ｒ」多重化装置４０５ａの出力を選択する。「Ｒ」多重化装置４０５ａによって選択されるクロックの上昇エッジによって、フリップ・フロップ４１０が切り換わり、次いで２：１多重化装置４０８が、「Ｆ」多重化装置４０５ｂの出力を選択する。「Ｆ」多重化装置４０５ｂによって選択されるクロックの上昇エッジによって、フリップ・フロップ４１０は再び切り換わり、最初の状態に戻る。この方法によると、多重化装置４０５ａ、４０５ｂの選択されたタップによって決定されるように、上昇エッジおよび下降エッジを（参照クロック周期の６４分の１以内で）任意に配置したクロックの合成が可能となる。図６は、上昇エッジ位置がタップ「８」に設定され、下降エッジ位置がタップ「２８」に設定されるときに、特定のノードにおいて得られる波形とともに、図４の回路を示している。

本発明の一観点によれば、方法は、複数のクロック信号を受信するステップ；前記複数のクロック信号の内の選択されたクロック信号を、クロック合成回路に供給するステップ；前記クロック合成回路を使用して、前記複数のクロック信号の内の前記選択されたクロック信号の遷移（transition）によって決定される遷移を有する合成クロック信号を生成するステップ；および前記クロック合成回路がスペクトル拡散クロック信号を生成するように、前記クロック合成回路に供給される、前記複数のクロック信号の内の前記クロック信号の選択を制御するステップを含む。

本発明の別の観点によれば、装置は、クロック生成回路、多重化回路、クロック合成回路、および状態マシン回路を含む。クロック生成回路は、複数のクロック信号を生成するように構成されている。多重化回路は、前記クロック生成回路に結合されて、複数のクロック信号を受信する複数のクロック入力、少なくとも１つの制御入力、および少なくとも１つの出力を含み、前記少なくとも１つの制御入力において受信される少なくとも１つの制御信号の状態に基づいて、前記少なくとも１つの出力において供給される前記複数のクロック信号の内の特定のクロック信号を選択するように構成されている。

クロック合成回路は、前記多重化回路の前記少なくとも１つの出力に結合されて、前記複数のクロック信号の前記選択されたクロック信号をそこから受信するとともに、前記複数のクロック信号の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を出力するように構成されている。状態マシン回路は、前記多重化回路に結合されて前記少なくとも１つの制御信号をそれに供給するとともに、多重化回路に、前記少なくとも１つの出力において供給される前記複数のクロック信号の内の前記特定のクロック信号を選択させるように、前記少なくとも１つの制御信号の状態を変更するように構成されており、その結果として、前記クロック合成回路が、スペクトル拡散クロック信号として、前記合成クロック信号を生成する。

本発明の別の観点によれば、方法は、それぞれが、特定の値よりも小さい名目周波数で発振する、複数のクロック信号を受信するステップ；前記複数のクロック信号の内の選択されたクロック信号をクロック合成回路に供給するステップ；前記クロック合成回路を使用して、前記複数のクロック信号の内の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を生成するステップ；および前記クロック合成回路が特定の値よりも大きい名目周波数において発振する合成クロック信号を生成するように、前記クロック合成回路に供給される前記複数のクロック信号の内のクロック信号の選択を制御するステップを含む。

本発明の別の観点によれば、装置は、クロック生成回路、多重化回路、クロック合成回路、および状態マシン回路を含む。クロック生成回路は、それぞれが特定の値よりも小さい名目周波数で発振する、複数のクロック信号を生成するように構成されている。多重化回路は、前記クロック生成回路に結合されて、前記複数のクロック信号をそこから受信する複数のクロック入力、少なくとも１つの制御入力、および少なくとも１つの出力を含み、少なくとも３つのクロック信号をそこから受信するように少なくとも３つのクロック入力を含み、前記少なくとも１つの制御入力において受信される少なくとも１つの制御信号の状態に基づいて、前記少なくとも１つの出力において供給される前記複数のクロック信号の内の特定のクロック信号を選択するように構成されている。

クロック合成回路は、前記多重化回路の前記少なくとも１つの出力に結合されて、前記複数のクロック信号の前記選択されたクロック信号をそこから受信するとともに、前記複数のクロック信号の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を出力するように構成されている。状態マシン回路は、前記多重化回路に結合されて前記少なくとも１つの制御信号をそれに供給するとともに、前記多重化回路に、前記少なくとも１つの出力において供給される前記複数のクロック信号の内の前記特定のクロック信号を選択させるように、前記少なくとも１つの制御信号の状態を変更するように構成されており、その結果として、前記クロック合成回路が、合成クロック信号を前記特定の値よりも大きい名目周波数において発振させる。

本発明の別の観点によれば、方法は、少なくとも３つのクロック信号を受信するステップ；少なくとも１つの制御信号の状態に基づいてクロック合成回路に供給される前記少なくとも３つのクロック信号のそれぞれのクロック信号を選択するステップ；前記クロック合成回路を使用して、前記少なくとも３つの信号の内の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を生成するステップ；および前記少なくとも３つの状態の各サイクル中に、前記少なくとも３つのクロック信号の内の少なくとも３つの異なるクロック信号が、前記クロック合成回路に供給されるように、少なくとも１つのクロック信号に応答して、前記少なくとも１つの制御信号の少なくとも３つの異なる状態を繰返し循環するステップを含む。

本発明の別の観点によれば、装置は、クロック生成回路、多重化回路、クロック合成回路、および状態マシン回路を含む。クロック生成回路は、少なくとも３つのクロック信号を生成するように構成されている。多重化回路は、前記クロック生成回路に結合されて少なくとも３つのクロック信号をそれから受信する、少なくとも３つのクロック入力と、少なくとも１つの制御入力と、少なくとも１つの出力とを含むとともに、前記少なくとも１つの制御入力において受信される少なくとも１つの制御信号に基づいて、前記少なくとも１つの出力において供給される前記少なくとも３つのクロック信号の内の特定のクロック信号を選択するように構成されている。

クロック合成回路は、多重化回路の少なくとも１つの出力に結合されて、少なくとも３つのクロック信号の内の選択されたクロック信号をそこから受信するとともに、少なくとも３つのクロック信号の内の選択されたクロック信号の遷移によって決定される遷移を有する、合成クロック信号を出力するように構成されている。状態マシン回路は、多重化回路に結合されて少なくとも１つの制御信号をそれに供給するとともに、該状態マシンの各サイクル中に、前記多重化回路に、前記複数のクロック信号の少なくとも３つの異なる信号を前記少なくとも１つの出力に供給させるように、少なくとも１つのクロック信号に応答して、前記少なくとも１つの制御信号の少なくとも３つの異なる状態を繰返し循環するように構成されている。

好ましい実施態様の詳細な説明
参照により組み入れた上記の米国特許第６９０９３１１号に開示されているディジタルクロック合成技法を、例えば、参照クロックよりも高い周波数を備える、スペクトル拡散クロックおよび／または出力クロックを生成するように拡張することができる。そのような目的を達成することのできる回路７００のブロック図が、図７に示されている。図のように、（上述の）図４の回路、および３１１特許に開示されているその他の類似の回路と同様に、回路７００は、クロック生成回路７０２、多重化回路７０４、およびクロック合成回路７０６を含む。しかしながら、そのような回路とは異なり、回路７００は、多重化回路７０４によって出力されるクロック信号の選択を動的に制御する状態マシン回路７０８を有利に使用する。ここで、クロック生成回路７０２、多重化回路７０４、および／またはクロック合成回路７０６の機能を実装するための、３１１特許に開示された様々な回路および／または技法の任意のものを、本発明の様々な実施態様において使用できることを理解すべきである。

態様によっては、状態マシン回路７０８は、回路７００が、参照クロックよりも高い周波数を有する合成クロックを生成するように構成することができる。このような実装は、例えば、精密なタイミング制御と参照クロック多重化の両方を必要とするシステムにおいて有用である。状態マシン回路７０８がこのよう結果を達成するように構成されている、回路８００の一例が図８に示されている。図のように、状態マシン回路７０８は、それぞれが、多重化装置７０５ａ、７０５ｂのそれぞれの一方に動的に変化する６ビット制御信号を供給する、２つの部分７０８ａ、７０８ｂを備えてもよい。図示した例においては、状態マシン回路７０８の部分７０８ａは、フリップ・フロップ８０２ａおよび加算器８０４ａを含み、これらは共に多重化装置７０５ａ用の６ビット制御信号ＴＡＰ＿Ｒを動的に生成し、状態マシン回路７０８の部分７０８ｂは、フリップ・フロップ８０２ａおよび加算器８０４ｂを備え、これらは共に、多重化装置７０５ｂ用の６ビット制御信号ＴＡＰ＿Ｆを動的に生成する。

図のように、フリップ・フロップ８０２ａ、８０２ｂは、それぞれ多重化装置７０５ａ、７０５ｂによって選択されて、クロック合成回路７０６に供給される、同一のクロック信号によってクロッキングしてもよい。このように、それぞれのそのようなクロック信号によって、制御信号ＴＡＰ＿ＲおよびＴＡＰ＿Ｆの値が、それに対して「ＳＴＥＰ」パラメータが設定されている値だけ、増分されるようにしてもよい。態様によっては、「ＳＴＥＰ」パラメータは、プログラム可能であり、したがって、異なる用途に対して、または同一の用途による異なる使用周期の間に、調整することができる。すなわち、図８の状態マシン回路７０８は、上昇エッジタップおよび下降エッジタップを動的に生成するのに使用することが可能であるので、合成クロックは、参照クロックの単一周期内で、複数の上昇エッジおよび下降エッジを有することができる。

図９は、「ＳＴＥＰ」パラメータが「１６」に等しい場合に、図８の回路の参照ノードにおける波形を示す波形図である。（ＤＬＬ７０２が、参照クロックの各周期に対して６４の等間隔のクロック信号を生成する）図８の例示回路において、出力クロック周波数は、参照クロック周波数の「６４／ＳＴＥＰ」倍である。すなわち、図９の例における合成クロックの周波数は、参照クロックの周波数の４倍である。

参照クロックよりも高い周波数を有する合成クロックの生成を行わせることに加えて、またはその代わりに、回路７００がディジタル制御されたスペクトル拡散クロック信号を生成するように、図７の状態マシン回路７０８を構成することができる。図１０に示すように、位相（遅延）は単に周波数の積分であることから、周波数変調は、位相変調と等価である。図１１は、ある単位遅延の整数倍によってのみ位相が変化する、離散化された波形によって、理想位相波形の近似を可能にする方法を示す。

参照クロックよりも高い周波数を有する合成クロックを生成することに加えて、そのような離散化位相遅延を実現することのできる回路の一例を、図１２に示す。図のように、図１２の態様は、状態マシン回路７０８内の３つの追加の構成要素が存在することを除いて、図８に示したものと同一である。とりわけ、状態マシン回路７０８の部分７０８ａ、７０８ｂが、追加の３：１多重化装置１２０２ａ、１２０２ｂをそれぞれ含むとともに、制御信号を生成して多重化装置１２０２ａ、１２０２ｂへと出力する、状態マシンエンジン７０８ｃが設けられている。

状態マシンエンジン７０８ｃを、合成クロックの各エッジに同期させるとともに、隣接する上昇／下降エッジの間で多重化装置制御信号ＴＡＰ＿ＲおよびＴＡＰ＿Ｆが増分される量を選択させてもよい。多重化装置１２０２ａ、１２０２ｂは、例えば、「ＳＴＥＰ」と「ＳＴＥＰ＋１」の間で切り換えて、遅延を増大させ、「ＳＴＥＰ」と「ＳＴＥＰ−１」の間で切り換えて遅延を減少させてもよい。周波数変調は、状態マシンエンジン７０８ｃによって決定することのできる、遅延増分および遅延減分のパターンによって完全に決定することができるので、変調パラメータおよび形状は、ディジタル式にプログラムすることができる。状態マシンエンジン７０８ｃは、スキャンチェイン（scan chain）などの標準ディジタル試験技法によって製造に際して容易に試験することもできる。唯一のアナログ成分が遅延ライン自体であるので、ＰＶＴに対する安定性が優れており、その全体遅延はフィードバックを使用して安定化される。

図１３は、図において参照された様々なノードにおいて出現することのある結果としての波形を示す波形図とともに、三角波変調に使用することのできる、状態マシンエンジン７０８ｃの１つの可能な実装を示すブロック図である。図のように、カウンタ１３０２は、「Ｎ／２」サイクルに対して「＋１」の出力を生成し、続いて「Ｎ／２」サイクルに対して「−１」の出力を生成してもよく、ここで「Ｎ」は変調周期を決定する。次いで、カウンタ出力を、第１の累算器１３０４によって積分して、三角波を生成し、次いで第２の累算器１３０６によって積分して、遅延波形を生成してもよい。次いで、遅延波形を、「Ｑ」によって量子化してもよく、ここで「Ｑ」は周波数拡散幅（frequency spread）を決定する。最終ステップ（図示せず）において、状態マシンエンジン７０８ｃは、隣接クロックサイクル間で量子化遅延波形が、それぞれ無変化、正の変化、負の変化を示す場合に、「ＳＴＥＰ」、「ＳＴＥＰ＋１」、「ＳＴＥＰ−１」を選択するように、多重化装置１２０２ａ、１２０２ｂに対して制御信号を出力してもよい。

図１４は、「ＳＴＥＰ」パラメータが「１６」に設定されるときに、図１２の回路の参照ノードにおける波形がどのように表われるかを示す、波形図である。態様によっては、クロック周波数波形が、参照によりその全文を本明細書に組み入れてある、米国特許第５４８８６２７号に開示されているクロック周波数波形を近似するように、量子化遅延波形を生成することができる。

多重化回路７０４において２つの別個の多重化装置７０５ａ、７０５ｂを使用することによって、達成可能な合成クロック速度の点において何らかの利点が得られるが、代替態様においては、代わりに単一の多重化装置を使用することもできる。態様によっては、状態マシン回路７０８は、例えば、適当な時間にＤＬＬ７０２からのクロック信号のそれぞれのクロック信号（例えば、合成信号の上昇時間を決定するクロック信号、合成クロック信号の降下時間を決定する次のクロック信号、その他）を選択するようにプログラムしてもよく、３１１特許に開示されているものと同様な、２つの個別に選択されたクロック入力に応答するクロック合成回路の代わりに、単一トグル式（toggle-type）フリップ・フロップを使用することもできる。

本発明のいくつかの態様を詳細に説明したが、当業者であれば、様々な修正形態および改良形態を思いつくであろう。そのような修正形態および改良形態対は、本発明の趣旨と範囲に含めることを意図するものである。したがって、前述の説明は、例示のためだけのものであり、限定を意図するものではない。本発明は、添付の請求の範囲およびその均等物のよる定義によってのみ限定されるものである。

従来技術スペクトル拡散クロッキング技法と関係して、クロック周波数を、時間の関数として変化させることができる方法を示すグラフである。固定レートクロッキングではなく、スペクトル拡散クロッキングを使用することによって、システムのＥＭＩスペクトルを実質的に低減することのできる方法を示すグラフである。位相ロックループ式スペクトル拡散クロック生成回路のブロック図である。従来技術ディジタルクロック合成回路のブロック図である。図４に示す遅延ロックループからのクロック位相出力を示すグラフである。図４に示す従来技術回路の、特定のノードにおける、例示構成および結果として得られる波形を示す、ブロック図および対応する波形図である。本発明の例証用の態様のブロック図である。本発明の様々な観点を具現化する、遅延ロックループ式クロック多重化装置のブロック図である。「ＳＴＥＰ」パラメータの特定の値が図８の回路において使用されるときに、その回路の特定のノードにおける波形を示す波形図である。位相が周波数の積分であることを示すグラフを含む図である。ある単位遅延の整数倍によってだけ位相が変化する離散化波形によって、位相波形を近似することができる方法を示すグラフである。本発明の様々な観点を具現化する、スペクトル拡散クロック発生器のブロック図である。図１２に示す状態マシンエンジンの例示構成と、特定のノードにおいて結果として得られる波形とを示すブロック図、および対応する波形図である。その回路において「ＳＴＥＰ」パラメータの特定の値が使用されるときの、図１２のスペクトル拡散クロック発生器の特定のノードにおける波形を示す波形図である。

Claims

（ａ）複数のクロック信号を受信するステップ、
（ｂ）前記複数のクロック信号の内の選択されたクロック信号を、クロック合成回路に供給するステップ、
（ｃ）前記クロック合成回路を使用して、前記複数のクロック信号の内の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を生成するステップ、
（ｄ）カウンタ出力を生成するステップ、
（ｅ）遅延波形を生成するために、前記カウンタ出力を積分するステップ、
（ｆ）周波数拡散幅を決定するために、前記遅延波形を量子化するステップ、および
（ｇ）前記クロック合成回路がスペクトル拡散クロック信号を生成するように、量子化された遅延波形に少なくとも一部は基づいて前記クロック合成回路に供給される、前記複数のクロック信号の内の前記クロック信号を選択するステップ、を含む方法。
複数のクロック信号が、参照クロック信号のそれぞれに異なる遅延バージョンである、少なくとも３つのクロック信号を含む、請求項１に記載の方法。
ステップ（ｃ）は、（ｃ１）合成クロック信号が第１の状態になる度に、複数のクロック信号の内の第１の選択されたクロック信号における状態変化を検出するのに応じて、前記合成クロック信号を、前記第１の状態から第２の状態に変化させるスッテップ、および（ｃ２）前記合成クロック信号が前記第２の状態になる度に、前記複数のクロック信号の内の第２の選択されたクロック信号における状態変化を検出するのに応じて、前記合成クロック信号を前記第２の状態から前記第１の状態に変化させるステップを含むとともに、
ステップ（ｇ）は、前記クロック合成回路がスペクトル拡散クロック信号を生成するように、前記複数のクロック信号の前記第１および第２の選択されたクロック信号の選択を制御することを含む、請求項１または２に記載の方法。
ステップ（ａ）が、クロック合成回路に結合されて複数のクロック信号の第１および第２の選択されたクロック信号をそれに供給する出力を有する、第１および第２の多重化装置のそれぞれの入力において、前記複数のクロック信号を受信することを含み、
ステップ（ｇ）は、前記クロック合成回路がスペクトル拡散クロック信号を生成するように、前記複数のクロック信号の前記第１および第２の選択されたクロック信号を出力するように、前記第１および第２の多重化装置を制御することを含む、請求項３に記載の方法。
複数のクロック信号のそれぞれが、特定の値より小さい名目周波数において発振し、
ステップ（ｆ）は、クロック同期回路が合成クロック信号を前記特定の値よりも大きい名目周波数において発振させるように、クロック合成回路に供給される前記複数のクロック信号の内のクロック信号の選択を制御することをさらに含む、請求項１〜４のいずれかに記載の方法。
少なくとも３つのクロック信号を生成するように構成されたクロック生成回路；
前記クロック生成回路に結合されて、前記少なくとも３つのクロック信号をそこから受信する少なくとも３つのクロック入力、少なくとも１つの制御入力、および少なくとも１つの出力を含む、多重化回路であって、前記少なくとも１つの制御入力において受信される少なくとも１つの制御信号に基づいて、前記少なくとも１つの出力において供給される前記少なくとも３つのクロック信号の内の特定のクロック信号を選択するように構成されている、前記多重化回路；
前記多重化回路の前記少なくとも１つの出力に結合されて、前記少なくとも３つのクロック信号の内の前記選択されたクロック信号をそこから受信する、クロック合成回路であって、前記少なくとも３つのクロック信号の前記選択されたクロック信号の遷移によって決定される遷移を有する合成クロック信号を出力するように構成されている、前記クロック合成回路；および
前記多重化回路に結合されて、前記少なくとも１つの制御信号をそれに供給する、状態マシン回路であって、該状態マシンの各サイクル中に、前記多重化回路に、前記少なくとも３つのクロック信号の少なくとも３つの異なるクロック信号を前記少なくとも１つの出力に供給させるように、少なくとも１つのクロック信号の遷移に応答して、前記少なくとも１つの制御信号の少なくとも３つの異なる状態を繰返し循環するように構成されており、さらに、（１）カウンタ出力を生成し、（２）遅延波形を生成するために、前記カウンタ出力を積分し、（３）周波数拡散幅を決定するために、前記遅延波形を量子化し、（４）前記クロック合成回路がスペクトル拡散クロック信号を生成するように、量子化された遅延波形に少なくとも一部は基づいて前記クロック合成回路に供給される、前記複数のクロック信号の内の前記クロック信号を選択するように構成されている、前記状態マシン回路を含む、装置。
クロック生成回路は、少なくとも３つのクロック信号が、参照クロック信号の少なくとも３つのそれぞれに異なる遅延バージョンを含むように、前記少なくとも３つのクロック信号を生成するように構成されている、請求項６に記載の装置。
クロック合成回路は、合成クロック信号が第１の状態になる度に、少なくとも３つのクロック信号の第１の選択されたクロック信号における状態変化を検出するのに応じて、前記合成クロック信号が前記第１の状態から第２の状態に変化するように構成されるとともに、
前記合成クロック信号が前記第２の状態になる度に、前記少なくとも３つのクロック信号の第２の選択されたクロック信号における状態変化を検出するのに応じて、前記合成クロック信号が前記第２の状態から前記第１の状態に変化するように構成されている、請求項６または７に記載の装置。
多重化回路が、クロック生成回路に結合されて少なくとも３つのクロック信号をそこから受信する少なくとも３つの入力をそれぞれが有する、第１および第２の多重化装置を含み、前記第１の多重化装置は、クロック合成回路に結合されて前記少なくとも３つのクロック信号の内の第１の選択されたクロック信号をそれに供給する、第１の出力を有し、前記第２の多重化装置は、クロック合成回路に結合されて前記少なくとも３つのクロック信号の内の第２の選択されたクロック信号をそれに供給する、第２の出力を有し、
状態マシン回路は、前記第１の出力に供給される前記少なくとも３つのクロック信号の１つを選択する前記第１の多重化装置に、少なくとも１つの第１の制御信号を供給するとともに、前記第２の出力に供給される前記少なくとも３つのクロック信号の１つを選択する前記第２の多重化装置に、少なくとも１つの第２の制御信号を供給するように構成されている、請求項８に記載の装置。
状態マシン回路が、少なくとも３つのクロック信号の第１の選択されたクロック信号における状態変化を検出することに応じて、少なくとも１つの第１の制御信号の状態を変化させるとともに、前記少なくとも３つのクロック信号の第２の選択されたクロック信号における状態変化を検出することに応じて、少なくとも１つの第２の制御信号の状態を変化させるように構成されている、請求項９に記載の装置。