JP5022644B2 - 磁気メモリアレイおよびその製造方法 - Google Patents

Description

本発明は、データの格納および読出を行う磁気メモリアレイおよびその製造方法に関する。

従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、状況を記憶する手段としての不揮発性メモリ（例えば、フラッシュＥＥＰＲＯＭなど）を別途設ける必要がある。この不揮発性メモリに対しては、処理の高速化や高密度化が強く求められていることから、近年、ＭＲＡＭ（Magnetic Random Access Memry）が注目されてきている。

ＭＲＡＭは、磁気メモリ素子がマトリクス状に複数配列されたアレイ構造をなすものである。磁気メモリ素子としては、より大きな抵抗変化率の得られる巨大磁気抵抗効果（ＧＭＲ；giant magneto resistance）素子や磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子が好適である。ＧＭＲ素子およびＭＴＪ素子は、非磁性層またはトンネルバリア層によって隔てられた２つの強磁性層（磁化方向が印加磁界に応じて変化する磁化自由層（フリー層）および磁化方向が反強磁性層によって固着された磁化固着層（ピンド層））を有している。トンネルバリア層は、酸化アルミニウム（Ａｌ₂Ｏ₃）やアルミニウム・ニッケル含有酸化物（ＡｌＮ_xＯ_y）、あるいは酸化マグネシウム（ＭｇＯ）などからなる薄い誘電体層であり、量子力学に基づくトンネル効果によって電荷キャリア（一般的には電子）が透過できる程度の厚みをなしている。電荷キャリアが透過する確率は、２つの強磁性層の磁化方向と関連した電子スピン方向に依存するので、電圧を印加した状態において上記の磁化方向が変化すると、トンネル電流も変化することとなる。なお、フリー層は、消去（書き換え）や熱運動（thermal agitation）からデータを保護するため、面内磁気異方性が要求される。

上記のようなＧＭＲ素子やＭＴＪ素子では、フリー層の磁化方向とピンド層の磁化方向とが相対的に変化する。この磁化方向の相対的変化は、読出電流の変化（抵抗の変化）として検知される。すなわち、フリー層の磁化方向がピンド層の磁化方向と逆平行をなすとき、その読出電流は最小（接合抵抗は最大）となり、一方で、フリー層の磁化方向がピンド層の磁化方向と平行をなすとき、その読出電流は最大（接合抵抗は最小）となる。

通常、ＭＲＡＭにおいては、２種類の電流供給線（ワード線およびビット線）が形成する複数の交点に磁気メモリ素子がそれぞれ配置される。ある磁気メモリ素子に情報を書き込むにあたっては、対応するワード線およびビット線に所定の大きさの書込電流を流し、それによって誘導される電流磁界を利用することによりフリー層の磁化方向を反転させ、相対的な磁化方向が平行または逆平行な状態を形成する。一方、ある磁気メモリ素子から情報を読み出す際には、対応するワード線またはビット線のいずれかに読出電流を流し、その抵抗を検出する。

ところで、ある磁気メモリ素子に情報書込を行う際に、その対象とする磁気メモリ素子と同一のワード線や同一のビット線に沿った他の磁気メモリ素子に支障を来すという問題は、重要な懸案事項である。そこで、従来、図５に示したような、グローバル・ワード線（global word line）Ｗのほかにローカル・ワード線（local word line）ＷＬを備えた磁気メモリアレイが提案されている。

図５に示した磁気メモリアレイでは、互いに直交するように、複数のグローバル・ワード線Ｗおよび複数のビット線Ｂが設けられている。ここで、いくつかのビット線Ｂが１つのビット線群Ｇを構成している。各ビット線群Ｇは、各グローバル・ワード線Ｗに沿って設けられたアレイブロック１１２を複数有している。同一のビット線群Ｇを構成する各アレイブロック１１２は、その内部を通るローカル・ワード線ＷＬを介して同一のセレクトライン（選択線）Ｓとそれぞれ接続されており、任意のタイミングにおいて通電されるようになっている。各アレイブロック１１２では、ビット線Ｂとローカル・ワード線ＷＬとの各交点において磁気メモリ素子としてのＭＴＪ素子１１１が配置されている。このように分割されたローカル・ワード線ＷＬを設けることにより、選択されたアレイブロック１１２以外の、同一のグローバル・ワード線Ｗ上に位置するビット線群ＧのＭＴＪ素子１１１に対する悪影響を低減することができる。

通常の、ビット線群Ｇやローカル・ワード線ＷＬを持たないような磁気メモリアレイの場合、ワード線を流れる電流およびビット線を流れる電流によって生じる反転磁界は、５／π〜１２．５／π［ｋＡ／ｍ］（＝２０〜５０Ｏｅ）程度である。これに対し、図５に示した磁気メモリアレイでは、ローカル・ワード線ＷＬを流れる電流によって生じるバイアス磁界は、７．５／π〜１２．５／π［ｋＡ／ｍ］（＝３０〜５０Ｏｅ）程度であり、一方のビット線Ｂを流れる電流によって生じるスイッチング磁界は約１０Ｏｅ（＝１０×２５０／π［Ａ／ｍ］）である。磁気メモリアレイは、日常生活において、例えば、携帯電話によって生じる磁界など、無視できない大きさの漂遊磁界に直面することが度々ある。図５に示した磁気メモリアレイでは、磁気メモリ素子におけるフリー層の磁化困難軸（Ｙ軸）に沿った方向では、ローカル・ワード線ＷＬを流れる電流によって生じるバイアス磁界が比較的大きいので、ある程度の大きさの漂遊磁界を許容することができる。一方、フリー層の磁化容易軸（Ｘ軸）に沿った方向ではビット線Ｂを流れる電流によってスイッチング磁界が生じるが、そのスイッチング磁界は小さいので、僅かな漂遊磁界によっても大きく影響を受けることとなる。すなわち、スイッチング動作のマージンが小さい。さらに、漂遊磁界によって、磁気メモリ素子に格納されたデータを損なう可能性もある。

こうしたことから、不要な漂遊磁界から磁気メモリアレイの機能を保護するための対策が従来より施されている。例えば、図６に示したように、比較的厚みの大きいニッケル鉄合金（ＮｉＦｅ）からなる軟磁性層（透過層：permeable layer）１２１によって誘電体層Ｚ１０１を介してアレイブロック１１２を覆うようにする方法がある。この軟磁性層１２１によって、磁気メモリ素子に対する漂遊磁界の影響を低減するようにしている。なお、図６は、図５のＶ−Ｖ線に沿った断面に対応する構成図である。

さらに、従来の磁気メモリアレイや磁気シールド構造としては、例えば以下のようなものが挙げられる（特許文献１〜６参照）。
米国特許第６３３５８９０号明細書 米国特許第６４２９０４４号明細書 米国特許第６８６７４６８号明細書 米国特許出願公開２００４／０１２６９０５号明細書 米国特許出願公開２００４／０２３２５３６号明細書 米国特許出願公開２００５／００５９１７０号明細書

しかしながら、図６に示した構造では、十分なシールド効果を得ることが困難である。すなわち、軟磁性層１２１は、外部からの漂遊磁界の大部分を押さえ込むのに有効である（効果的である）が、例えば０．７５／π［ｋＡ／ｍ］（＝３Ｏｅ）よりも小さなレベルの僅かな漏洩磁界が残存する可能性が高い。これは、軟磁性層１２１の磁区制御が不十分であり、その磁区構造や磁壁に起因してさらなる微小な漂遊磁界を引き起こしている結果と考えられる。

上記の構造以外にも、不要な外部磁界（漂遊磁界）の影響を排除する磁気シールド（例えば、透磁性を有する非導電性の酸化物磁性基板を活用したシールド構造）を備えた磁気メモリアレイが提案されているが、今後の高密度実装を実現するにあたってはいずれも不十分であり、磁気メモリアレイとして動作可能なマージンの低下を回避することは難しい状況である。

本発明はかかる問題に鑑みてなされたもので、その目的は、不要な漂遊磁界を遮断し、磁気情報の書込および読出を安定して行うことのできる磁気メモリアレイおよびその製造方法を提供することにある。

本発明の磁気メモリアレイの製造方法は、以下の（Ａ１）〜（Ａ１０）の各工程を含むようにしたものである。
（Ａ１）複数の磁気メモリ素子を有するアレイブロックを複数形成する工程。
（Ａ２）複数の磁気メモリ素子とそれぞれ対応する複数のビット線からなる一のビット線群を複数形成する工程。
（Ａ３）ビット線と交差するように設けられると共に個別にアドレス指定可能であり、かつ、任意のタイミングでアレイブロックのうちの１つと相互に作用するワード線を複数形成する工程。
（Ａ４）全面に亘って第１の誘電体層を形成する工程。
（Ａ５）第１の誘電体層の上に軟磁性層を形成する工程。
（Ａ６）軟磁性層をパターニングすることにより、少なくともビット線群に対応する領域をそれぞれ覆い、かつ、所定の相互間隔で隣り合うように複数の補助シールド層を形成する工程。
（Ａ７）アレイブロックの形成領域と重なることなく、補助シールド層の両端の一部と重なるように一対のパッドを形成する工程。
（Ａ８）全面に亘って第２の誘電体層を形成する工程。
（Ａ９）磁気アニール処理を行うことにより一対のパッドの磁化方向を定着させ、一対のパッドが発生する長手方向バイアス磁界によって補助シールド層の単磁区化を行う工程。
（Ａ１０）第２の誘電体層の上に主シールド層を形成する工程。

本発明の磁気メモリアレイは、以下の（Ｂ１）〜（Ｂ８）の各要件を備えるようにしたものである。
（Ｂ１）複数の磁気メモリ素子をそれぞれ有する複数のアレイブロック。
（Ｂ２）磁気メモリ素子と対応するように配置されたビット線をそれぞれ複数含んでなる複数のビット線群。
（Ｂ３）ビット線と交差するように設けられると共に個別にアドレス指定可能であり、かつ、アレイブロックのうちの１つと任意のタイミングで相互に作用する複数のワード線。
（Ｂ４）アレイブロック、ビット線群およびワード線の全てを覆うように設けられた第１の誘電体層。
（Ｂ５）第１の誘電体層上の、少なくともビット線群の各々に対応した領域を覆うように設けられ、かつ、軟磁性を有する複数の補助シールド層。
（Ｂ６）複数の補助シールド層における各々の両端に設けられ、対応する補助シールド層に対して長手方向バイアス磁界を付与する一対のパッド。
（Ｂ７）第１の誘電体層、補助シールド層および一対のパッドの全てを覆うように設けられた第２の誘電体層。
（Ｂ８）第２の誘電体層の上に設けられた主シールド層。
ここで、一対のパッドは、アレイブロックの形成領域と重なることなく、補助シールド層の両端の一部と重なるように形成されている。

本発明の磁気メモリアレイおよびその製造方法では、主シールド層と、ビット線群および磁気メモリ素子との間に、ビット線群の各々に応じた補助シールド層をそれぞれ設けるようにしたので、主シールド層によって除去できなかった外部からの微小な漂遊磁界が残存した場合や、主シールド層そのものに起因する漂遊磁界が生じた場合であっても、それらの漂遊磁界が磁気メモリ素子に及ぶ可能性は極めて低くなる。さらに一対のパッドの存在により補助シールド層の単磁区化が促進されるので、補助シールド層自体による不要な漂遊磁界の発生は防止される。

本発明の磁気メモリアレイおよびその製造方法では、硬質磁性材料を用いて一対のパッドを構成すると共に補助シールド層と一対のパッドとの間にそれぞれ非磁性層を設けることにより、そららの間に静磁結合を形成し、長手方向バイアス磁界を発生させるとよい。または、反強磁性材料を用いて一対のパッドを構成することにより、補助シールド層と一対のパッドとの交換結合を形成し、長手方向バイアス磁界を発生させるようにしてもよい。

本発明の磁気メモリアレイおよびその製造方法では、例えば、それぞれ８から１２８のビット線を含むように６４から１０２４のビット線群を構成すると共に、６４から１０２４のワード線を設けるようにする。

本発明の磁気メモリアレイおよびその製造方法では、磁気メモリ素子として、磁気トンネル接合素子、または巨大磁気抵抗効果素子を設けるとよい。また、補助シールド層については、ＮｉＦｅ、ＮｉＣｏおよびＣｏＦｅＢのうちの少なくとも１種を含む強磁性材料を用いて、５０ｎｍ以上５００ｎｍ以下の厚さとなるように構成するとよい。

本発明の磁気メモリアレイおよびその製造方法では、補助シールド層については、対応するビット線群の幅方向の両端において、０．５以上５μｍ以下の余剰部分を有するように構成するとよい。また、３μｍ以上１５μｍ以下の間隔で隣り合うようにすることが望ましい。

本発明の磁気メモリアレイの製造方法では、磁気アニール処理において、１５０℃以上２５０℃以下の温度下で５分以上６０分以下に亘り２５／πｋＡ／ｍ以上５００／πｋＡ／ｍ以下の磁界を付与するとよい。

本発明における磁気メモリアレイおよびその製造方法によれば、第１の誘電体層を介して磁気メモリ素子およびビット線群を覆う個別の補助シールド層を設けると共に、各補助シールド層の両端に一対のパッドを配置して各補助シールド層の単磁区化を図り長手方向バイアス磁界を発生させるようにしたので、磁気メモリ素子に対する不要な漂遊磁界の影響を遮断し、磁気情報の安定した書込動作および読出動作を実現することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

まず、図１〜図３を参照して、本発明の一実施の形態に係る磁気メモリアレイの構成について説明する。図１は、本実施の形態としての磁気メモリアレイの平面構成の一部を拡大して示したものであり、図２は、図１に示したII−II線に沿った断面の概略構成を表している。さらに、図３は、図１に示したIII−III線に沿った断面の詳細な構成を表している。なお、図１では、主シールド層２１（後出）の図示を省略しており、図２では、ビット線Ｂの図示を省略しており、図３では、主シールド層２１および補助シールド層３１（後出）の図示を省略している。

図１に示したように、本実施の形態の磁気メモリアレイは、全体としてマトリクス状をなすように配置された複数のアレイブロック１２を備えている。すなわち、アレイブロック１２は、Ｘ方向およびＹ方向のそれぞれに沿って複数（例えば６４から１０２４）配置されている。各アレイブロック１２は磁気メモリ素子としてのＭＴＪ素子１１を複数有しており、それらＭＴＪ素子１１が例えばＸ方向に沿って一列に配置されている。各ＭＴＪ素子１１の上面は、一定の方向（Ｙ方向）に延在する複数のビット線Ｂのうちのいずれか１つと接している（図３参照）。ここで、同一のアレイブロック１２を通過する複数の（例えば８から１２８の）ビット線Ｂは、１つのビット線群Ｇを構成している。この磁気メモリアレイでは、６４から１０２４のビット線群ＧがＸ方向に並んでいる。

この磁気メモリアレイは、さらに、ビット線Ｂと直交するように（Ｘ方向に）延在するグローバル・ワード線Wを複数備えている。ここでは、Ｙ方向に並んだ各アレイブロック１２に対応して、例えば６４から１０２４のグローバル・ワード線Ｗが設けられている。

さらに、グローバル・ワード線Ｗから分岐したローカル・ワード線ＷＬが、各アレイブロック１２に対応して設けられている。各ローカル・ワード線ＷＬは、ビット線Ｂと交差して全てのＭＴＪ素子１１を通るようにＸ方向に延在しており、整流素子Ｒを介して隣のグローバル・ワード線Ｗと繋がっている。すなわち、各ＭＴＪ素子１１は、ビット線Ｂとローカル・ワード線ＷＬとの交点に設けられている。また、各ローカル・ワード線ＷＬは、選択線Ｓによって対応する整流素子Ｒが選択されると通電されるようになっている。選択線Ｓは、ビット線群Ｇごとに設けられ、ビット線Ｂと平行してＹ方向に延在している。なお、ローカル・ワード線ＷＬは、図３に示したようにビット線ＢやＭＴＪ素子１１とは絶縁層Ｚ３を介して電気的に絶縁されている。

ＭＴＪ素子１１は、図３に示したように、フリー層１１Ａおよびピンド層１１Ｂがトンネルバリア層１１Ｃを挟んで対向配置された積層構造を有している。フリー層１１Ａは、ローカル・ワード線ＷＬを流れる電流とビット線Ｂを流れる電流とが形成する合成磁界に応じて磁化方向が変化（回転）するものである。但し、フリー層１１Ａの磁化容易軸は、後出の補助シールド層３１の磁化方向と直交する方向（具体的にはＸ方向）となっている。一方のピンド層１１Ｂの磁化方向は、一定方向に固着されている。上述したように、ＭＴＪ素子１１の上面はビット線Ｂの下面と接しており、ＭＴＪ素子１１の下面はリード層Ｌと接している。リード層ＬはビアＶを介して接地されている。

この磁気メモリアレイでは、図２に示したように、全てのアレイブロック１２、ビット線群Ｇおよびグローバル・ワード線Ｗを覆うように、２〜２００μｍ程度の厚みを有する第１の誘電体層Ｚ１が設けられており、さらに、第１の誘電体層Ｚ１の上には、軟磁性を有する補助シールド層３１が複数設けられている。補助シールド層３１は、各ビット線群Ｇに対応した領域をそれぞれ覆っており、Ｘ方向において互いに所定の距離３１Ｄ（例えば３μｍ以上１５μｍ以下）を隔てて配置されている。さらに、各補助シールド層３１は、幅方向（Ｘ方向）において１つのアレイブロック１２を完全に覆い、その両端が例えば０．５μｍから５μｍ程度はみ出すように形成されている。すなわち、各補助シールド層３１の両端には、０．５μｍから５μｍ程度の幅Ｄを有する余剰部分３２が設けられている。また、補助シールド層３１は、例えば５０ｎｍ以上５００ｎｍ以下（５００Å以上５０００Å以下）の厚みを有しており、ＮｉＦｅ、ＮｉＣｏおよびＣｏＦｅＢのうちの少なくとも１種を含む軟磁性材料によって構成されている。

補助シールド層３１の上には、２〜２０μｍ程度の厚さを有する第２の誘電体層Ｚ２を介して、全体を覆うように単一の主シールド層２１が設けられている（図１では省略）。主シールド層は、例えば、５μｍ以上２０μｍ以下の厚みを有しており、ＮｉＦｅなどの軟磁性材料によって構成されている。

さらに、図４に示したように、各補助シールド層３１の長手方向（Ｙ方向）の両端には、それぞれ、一対のパッド５１（５１Ａ，５１Ｂ）が設けられている。ここで、一対のパッド５１は、アレイブロック１２の形成領域と重なることなく、補助シールド層３１の両端の一部と重なるように形成されている。一対のパッド５１は、例えば、コバルト白金合金（ＣｏＰｔ）やコバルトタンタル白金合金（ＣｏＴａＰｔ）など）の硬質磁性材料からなり、非磁性層を介して補助シールド層３１と静磁結合することによって安定化し、補助シールド層３１の長手方向（Ｙ方向）に沿ったバイアス磁界を形成している。あるいは、例えば鉄マンガン合金（ＦｅＭｎ）、インジウムマンガン合金（ＩｎＭｎ）または白金マンガン合金（ＰｔＭｎ）などの反強磁性材料によって一対のパッド５１を形成し、補助シールド層３１と反強磁性結合によって安定化させ、Ｙ方向に沿ったバイアス磁界を形成するようにしてもよい。このような構成により、一対のパッド５１はＹ方向の磁化５２を発現し、その方向にバイアス磁界を付与することで補助シールド層５１の単磁区構造を促進するようになっている。

このような構成の磁気メモリアレイでは、グローバル・ワード線Ｗおよび選択線Ｓにより、各ローカル・ワード線ＷＬは個別にアドレス指定可能となっており、かつ、対応するアレイブロック１２のうちの１つと任意のタイミングで相互に情報交換することができる。

続いて、図１〜図４を参照して、本実施の形態の磁気メモリアレイの製造方法について説明する。

まず、予め整流素子Ｒおよび選択線Ｓを埋設した基板（図示せず）の上に、図２に示したように絶縁層Ｚ３１を介してローカル・ワード線ＷＬを形成する。このとき、併せてグローバル・ワード線Ｗを形成する。ローカル・ワード線ＷＬおよびグローバル・ワード線Ｗは、例えば銅（Ｃｕ）のめっき浴を用いためっき法により形成する。次いで、全体を覆うように絶縁層Ｚ３２を形成したのち、所定の位置にビアホールを形成し、これを埋めるように銅からなるビアＶを形成する。さらに、ビアＶの上面と接するように、かつローカル・ワード線ＷＬの形成領域に差し掛かるように銅からなるリード層Ｌを形成する。但し、リード層Ｌは、絶縁層Ｚ３２によってローカル・ワード線ＷＬと電気的に隔てられるようにする。続いて、全体を覆うように絶縁層Ｚ３３を形成したのち、リード層Ｌの上面が露出するまで研磨し、ローカル・ワード線ＷＬに対応する領域にＭＴＪ素子１１を形成する。ＭＴＪ素子１１については、例えばスパッタリング法によってリード層Ｌの上面にフリー層１１Ａ、トンネルバリア層１１Ｂ、ピンド層１１Ｃを順に積層したのち、フォトリソグラフィ法などによりパターニングすることで得るようにする。ＭＴＪ素子１１を形成したのち、その周囲に絶縁層Ｚ３４を形成すると共にＭＴＪ素子１１の上面と接するようにビット線Ｂをめっき法などにより形成する。以上により、ローカル・ワード線ＷＬ、グローバル・ワード線Ｗ、アレイブロック１２、およびビット線群Ｇについての作製が一応完了する。

次に、全体を覆うように第１の誘電体層Ｚ１と、軟磁性層とを順に形成したのち、その軟磁性層をパターニングすることにより、少なくとも１つのビット線群Ｇに対応する領域をそれぞれ覆い、かつ、所定の間隔を互いに有するように補助シールド層３１を複数形成する（図１，図３参照）。さらに、補助シールド層３１の両端の一部を覆うように、但しアレイブロック１２の形成領域と重なることのないように一対のパッド５１を形成する（図４参照）。

続いて、全面に亘って第２の誘電体層Ｚ２を形成したのち、磁気アニール処理を行うことにより一対のパッド５１の磁化５２を定着させ、長手方向のバイアス磁界を発生させることにより補助シールド層３１の単磁区化を行う。磁気アニール処理については、１５０℃以上２５０℃以下の温度下で５分以上６０分以下に亘り２５／πｋＡ／ｍ以上５００／πｋＡ／ｍ以下（１００以上２０００Ｏｅ以下）の磁場を付与する。磁場を付与する方向は、磁化５２と同方向とする。最後に第２の誘電体層Ｚ２の上に主シールド層２１を形成することで、磁気メモリアレイの製造が完了する。

このように製造された本実施の形態の磁気メモリアレイによれば、ＭＴＪ素子１１に対する不要な漂遊磁界の影響を遮断し、磁気情報の安定した書込動作および読出動作を実現することができる。すなわち、単一の主シールド層のみが設置された従来の構造では、外部からの漂遊磁界の影響の大半を抑制することができるものの、微小な漏洩磁界による影響からＭＴＪ素子を保護することが困難であった。これに対し、本実施の形態の磁気メモリアレイのように、ビット線群Ｇに沿ってＹ方向に延在する複数の補助シールド層３１を、主シールド層２１と、ビット線群Ｇおよびアレイブロック１２との間にそれぞれ設けることにより、主シールド層２１によって除去できなかった外部からの微小な漂遊磁界や、主シールド層２１そのものに起因する漂遊磁界がＭＴＪ素子１１に及ぶ可能性を極めて低いものとすることができる。そのうえ、一対のパッド５１の存在により補助シールド層３１の、長手方向（Ｙ軸）に沿った単磁区化が促進されるので、補助シールド層３１自体による不要な漂遊磁界の発生は防止される。この結果、ビット線Ｂと直交するＸ軸（すなわち、フリー層１１Ａの磁化容易軸）に沿った微小な漏洩磁界からもＭＴＪ素子１１を十分に保護することが可能となった。この際、ビット線Ｂを流れる電流によって生じるスイッチング磁界については全く遮断されずにＭＴＪ素子１１に及ぶので、書込マージンを減少させることはない。

以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態は本願発明の一具体例であり、本願発明は、上記の内容に限定されるものではない。製造方法、構造および寸法などの修正および変更は、本発明と一致する限り、好ましい具体例に対応して行われる。

例えば、上記実施の形態では、磁気メモリ素子としてＭＴＪ素子を例示して説明するようにしたが、これに限定されるものではない。例えば、ＧＭＲ素子を用いるようにしてもよい。

本発明の一実施の形態としての磁気メモリアレイの平面構成を表す概略図である。 図１に示した磁気メモリアレイの一部に対応した概略断面図である。 図１に示した磁気メモリアレイの他の一部に対応した断面図である。 本発明の一実施の形態としての磁気メモリアレイの平面構成を表す他の概略図である。 従来の磁気メモリアレイの平面構成を表す概略図である。 図５に示した従来の磁気メモリアレイの一部に対応した概略断面図である。

符号の説明

B…ビット線、Ｇ…ビット線群、Ｌ…リード層、Ｒ…整流素子、Ｓ…選択線、Ｖ…ビア、Ｗ…グローバル・ワード線、ＷＬ…ローカル・ワード線、Ｚ１…第１の誘電体層、Ｚ２…第２の誘電体層、Ｚ３（Ｚ３１〜Ｚ３４）…絶縁層、１１…ＭＴＪ素子、１２…アレイブロック、２１…主シールド層、３１…補助シールド層、３２…余剰部分、５１（５１Ａ，５１Ｂ）…パッド、５２…磁化。

Claims (19)

1. 複数の磁気メモリ素子を有するアレイブロックを複数形成する工程と、
   前記複数の磁気メモリ素子とそれぞれ対応する複数のビット線からなる一のビット線群を複数形成する工程と、
   前記ビット線と交差するように設けられると共に個別にアドレス指定可能であり、かつ、任意のタイミングで前記アレイブロックのうちの１つと相互に作用するワード線を複数形成する工程と、
   全体を覆うように第１の誘電体層を形成する工程と、
   前記第１の誘電体層の上に軟磁性層を形成する工程と、
   前記軟磁性層をパターニングすることにより、少なくとも前記ビット線群に対応する領域をそれぞれ覆い、かつ、所定の相互間隔で隣り合うように複数の補助シールド層を形成する工程と、
   前記アレイブロックの形成領域と重なることなく、前記補助シールド層の両端の一部と重なるように一対のパッドを形成する工程と、
   全体を覆うように第２の誘電体層を形成する工程と、
   磁気アニール処理を行うことにより前記一対のパッドの磁化方向を定着させ、前記一対のパッドが発生する長手方向バイアス磁界によって前記補助シールド層の単磁区化を行う工程と、
   前記第２の誘電体層の上に主シールド層を形成する工程と
   を含むことを特徴とする磁気メモリアレイの製造方法。
2. 硬質磁性材料を用いて前記一対のパッドを形成すると共に前記補助シールド層と前記一対のパッドとの間にそれぞれ非磁性層を設けることにより、前記補助シールド層と前記一対のパッドとの静磁結合を形成し、前記長手方向バイアス磁界を発生させる
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
3. 反強磁性材料を用いて前記一対のパッドを形成することにより、前記補助シールド層と前記一対のパッドとの交換結合を形成し、前記長手方向バイアスを発生させる
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
4. それぞれ８から１２８の前記ビット線を含むように６４から１０２４の前記ビット線群を形成し、
   ６４から１０２４の前記ワード線を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
5. 前記磁気メモリ素子として、磁気トンネル接合素子を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
6. 前記磁気メモリ素子として、巨大磁気抵抗効果素子を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
7. ニッケル鉄合金（ＮｉＦｅ）、ニッケルコバルト合金（ＮｉＣｏ）およびコバルト鉄ボロン合金（ＣｏＦｅＢ）のうちの少なくとも１種を含む強磁性材料を用いて、５０ｎｍ以上５００ｎｍ以下の厚さとなるように前記補助シールド層を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
8. 対応する前記ビット線群の幅方向の両端において、０．５以上５μｍ以下の余剰部分を有するように前記補助シールド層を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
9. ３μｍ以上１５μｍ以下の間隔で隣り合うように前記複数の補助シールド層を形成する
   ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
10. 前記磁気アニール処理については、１５０℃以上２５０℃以下の温度下で５分以上６０分以下に亘り２５／πｋＡ／ｍ以上５００／πｋＡ／ｍ以下（１００以上２０００Ｏｅ以下）の磁界を付与するようにする
    ことを特徴とする請求項１記載の磁気メモリアレイの製造方法。
11. 複数の磁気メモリ素子をそれぞれ有する複数のアレイブロックと、
    前記磁気メモリ素子と対応するように配置されたビット線をそれぞれ複数含んでなる複数のビット線群と、
    前記ビット線と交差するように設けられると共に個別にアドレス指定可能であり、かつ、前記アレイブロックのうちの１つと任意のタイミングで相互に作用する複数のワード線と、
    前記アレイブロック、ビット線群およびワード線の全てを覆うように設けられた第１の誘電体層と、
    前記第１の誘電体層上の、少なくとも前記ビット線群の各々に対応した領域を覆うように設けられ、かつ、軟磁性を有する複数の補助シールド層と、
    前記複数の補助シールド層における各々の両端に設けられ、対応する前記補助シールド層に対して長手方向バイアス磁界を付与する一対のパッドと、
    前記第１の誘電体層、補助シールド層および一対のパッドの全てを覆うように設けられた第２の誘電体層と、
    前記第２の誘電体層の上に設けられた主シールド層と
    を備え、
    前記一対のパッドは、前記アレイブロックの形成領域と重なることなく、前記補助シールド層の両端の一部と重なるように形成されている
    ことを特徴とする磁気メモリアレイ。
12. 前記一対のパッドは、硬質磁性材料からなり、非磁性層を介して前記補助シールド層と静磁結合することによって長手方向磁気バイアス磁界を形成する
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
13. 前記一対のパッドは、反強磁性材料からなり、前記補助シールド層と交換結合することによって長手方向磁気バイアス磁界を形成しているする
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
14. 前記ビット線群の数は６４から１０２４であり、
    前記ビット線群の各々に含まれる前記ビット線の数は８から１２８であり、
    前記ワード線の数は、６４から１０２４である
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
15. 前記磁気メモリ素子は、磁気トンネル接合素子である
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
16. 前記磁気メモリ素子は、巨大磁気抵抗効果素子である
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
17. 前記補助シールド層は、それぞれ、５０ｎｍ以上５００ｎｍ以下の厚さを有し、ニッケル鉄合金（ＮｉＦｅ）、ニッケルコバルト合金（ＮｉＣｏ）およびコバルト鉄ボロン合金（ＣｏＦｅＢ）のうちの少なくとも１種を含む強磁性材料からなる
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
18. 前記補助シールド層は、それぞれ、対応する前記ビット線群の幅方向の両端において、０．５以上５μｍ以下の余剰部分を有する
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
19. 前記複数の補助シールド層は、３μｍ以上１５μｍ以下の間隔で隣り合うように配置されている
    ことを特徴とする請求項１１記載の磁気メモリアレイ。
    
    
    

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