JP5015471B2 - Thin film transistor and manufacturing method thereof - Google Patents

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本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ（以下、TFTと略）及びその製法に関する。   The present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly to a thin film transistor (hereinafter abbreviated as TFT) having at least an oxide semiconductor thin film layer as an active layer and a manufacturing method thereof.

酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。 It has been known for a long time that oxides such as zinc oxide or magnesium zinc oxide exhibit excellent semiconductor (active layer) properties.In recent years, with the aim of application to electronic devices such as thin film transistors, light-emitting devices, transparent conductive films, etc. Research and development of semiconductor thin film layers using compounds has been activated.
TFTs using zinc oxide or magnesium zinc oxide as semiconductor thin film layers are electrons compared to amorphous silicon TFTs using amorphous silicon (a-Si: H), which is mainly used in conventional liquid crystal displays, as semiconductor thin film layers. Active development is underway, with advantages such as high mobility, excellent TFT characteristics, and the expectation of high mobility by obtaining a polycrystalline thin film even at low temperatures near room temperature.

酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。   As TFTs (zinc oxide TFTs) using zinc oxide as an oxide semiconductor thin film layer, bottom-gate and top-gate structures have been reported.

ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている。該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。   An example of a bottom-gate structure is a structure in which a gate electrode and a gate insulating film are formed in order from the substrate, and an oxide semiconductor thin film layer mainly composed of zinc oxide is formed covering the upper surface. ing. This structure is similar in manufacturing process to the bottom gate type amorphous silicon TFT currently commercialized as a driving element of a liquid crystal display. Therefore, the structure can be created relatively easily with the production equipment of the amorphous silicon TFT, and is often used as a zinc oxide TFT.

しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。   However, since the bottom gate type thin film transistor has a structure in which an oxide semiconductor thin film layer is stacked on a gate insulating film, an area of initial film formation with insufficient crystallinity must be used as an active layer, There is a problem that sufficient mobility cannot be obtained. On the other hand, a top-gate thin film transistor has a structure in which a gate insulating film is provided over an oxide semiconductor thin film layer, so that a region with good crystallinity above the oxide semiconductor thin film layer can be used as an active layer. This is more effective than a bottom gate type thin film transistor.

トップゲート型構造の一例としては、基板上より順にソース・ドレイン電極、酸化物半導体薄膜層、ゲート絶縁膜、ゲート電極を積層して形成される構造を例示することができる。
しかしながら、ソース・ドレイン電極からチャネルに至るまでの酸化物半導体薄膜層が抵抗となり、電流律速が生じるという問題がある。
酸化亜鉛TFTと同様の問題が既にアモルファスシリコンTFTにおいても存在し、下記特許文献１において、図４に示す構造が解決策として開示されている。該構造は基板１０１上に一対のソース・ドレイン電極１０２、半導体薄膜層１０３、ゲート絶縁膜１０４、ゲート電極１０５が順に形成されている。また、ゲート絶縁膜１０４とゲート電極１０５が自己整合的に同じ形状を有している。加えて、半導体薄膜層１０３の膜厚方向全体において、ゲート電極の直下方以外の領域に不純物が導入され、ゲート電極の直下方の範囲より低抵抗化したソース・ドレイン領域となっている。そのため、前記電流律速を抑制することができる。なお、アモルファスシリコンTFTにおけるソース・ドレイン領域形成の方法としては、半導体薄膜層の主成分であるアモルファスシリコンに対してドナーとなる元素、例えば燐(P)をイオンの状態で外部から注入するイオン注入法が示されている。 As an example of the top gate structure, a structure in which a source / drain electrode, an oxide semiconductor thin film layer, a gate insulating film, and a gate electrode are stacked in this order from the substrate can be exemplified.
However, there is a problem in that the oxide semiconductor thin film layer from the source / drain electrodes to the channel becomes a resistance, and current limiting occurs.
A problem similar to that of a zinc oxide TFT already exists in an amorphous silicon TFT, and the structure shown in FIG. 4 is disclosed as a solution in Patent Document 1 below. In this structure, a pair of source / drain electrodes 102, a semiconductor thin film layer 103, a gate insulating film 104, and a gate electrode 105 are sequentially formed on a substrate 101. Further, the gate insulating film 104 and the gate electrode 105 have the same shape in a self-aligning manner. In addition, impurities are introduced into a region other than the region directly below the gate electrode in the entire thickness direction of the semiconductor thin film layer 103 to form a source / drain region having a lower resistance than the region immediately below the gate electrode. Therefore, the current rate limiting can be suppressed. As a method for forming source / drain regions in an amorphous silicon TFT, ion implantation is performed in which an element that serves as a donor, for example, phosphorus (P), is implanted from the outside in the form of ions into amorphous silicon that is a main component of a semiconductor thin film layer. The law is shown.

しかしながら、このような方法により低抵抗化されたソース・ドレイン領域を作成することはできるが、ソース・ドレイン領域の低抵抗化が十分になされているとはいえない。そのため、ソース・ドレイン電極からチャネルまでの寄生抵抗が十分に抑制できず、さらに低抵抗化する方法が望まれている。
上記アモルファスシリコンTFTにおける解決方法を酸化亜鉛TFTに応用したとしても、アモルファスシリコンTFTと同様に、十分に低抵抗化されたソース・ドレイン領域を形成することができず、ソース・ドレイン電極からチャネルまでの寄生抵抗が十分に抑制されないという問題が生じる。 However, although a source / drain region with reduced resistance can be formed by such a method, it cannot be said that the resistance of the source / drain region has been sufficiently reduced. Therefore, a parasitic resistance from the source / drain electrodes to the channel cannot be sufficiently suppressed, and a method for further reducing the resistance is desired.
Even if the solution in the above amorphous silicon TFT is applied to a zinc oxide TFT, a source / drain region with a sufficiently low resistance cannot be formed as in the case of an amorphous silicon TFT, and from the source / drain electrode to the channel. There arises a problem that the parasitic resistance of is not sufficiently suppressed.

特開平８−５１２０９号公報Japanese Patent Laid-Open No. 8-51209

本発明は、上記問題に鑑みてなされたものであり、解決課題は以下の通りである。まず従来とは異なる低抵抗化の処理の方法を確立する。加えて、当該低抵抗化の方法を他の低抵抗化の方法と併用することで、十分に低抵抗化されたソース・ドレイン領域を形成する。それにより、ゲート電極とソース・ドレイン領域間の寄生容量を減少させ高速動作の薄膜トランジスタを提供する。また、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。
また、ソース・ドレイン領域を選択的に低抵抗化し、チャネル領域の抵抗減少に伴うリーク電流の増大を防止する。 The present invention has been made in view of the above problems, and the problems to be solved are as follows. First, a processing method for reducing resistance different from the conventional one is established. In addition, by using the low resistance method in combination with other low resistance methods, a sufficiently low source / drain region is formed. Thus, the parasitic capacitance between the gate electrode and the source / drain regions is reduced, and a high-speed thin film transistor is provided. In addition, the parasitic resistance from the source / drain region to the channel is reduced, and the occurrence of current rate control is suppressed.
In addition, the resistance of the source / drain region is selectively reduced, and an increase in leakage current due to a decrease in resistance of the channel region is prevented.

請求項１に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有し、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタに関する。 The invention according to claim 1 is an oxide semiconductor thin film layer mainly composed of zinc oxide formed as a channel on an insulating substrate, a gate insulating film formed on the oxide semiconductor thin film layer, and the gate insulation A gate electrode stacked on the film; and an interlayer insulating film covering at least a region of the oxide semiconductor thin film layer not covered with the gate insulating film, wherein the gate insulating film and the gate electrode are self-aligned. In particular, the present invention relates to a thin film transistor characterized in that the interlayer insulating film contains hydrogen, and the hydrogen concentration in the interlayer insulating film is higher than the hydrogen concentration in the gate insulating film .

請求項２に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタの製法に関する。 The invention according to claim 2 includes a step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on a substrate, and a step of covering the oxide semiconductor thin film layer to form a gate insulating film. In a method of manufacturing a thin film transistor including a step of loading a gate electrode on the gate insulating film, the gate insulating film is etched using the gate electrode as a mask, and hydrogen is contained on a region exposed by the etching process The present invention relates to a method of manufacturing a thin film transistor , wherein the resistance is reduced by forming an interlayer insulating film to form a source / drain region, and the hydrogen concentration in the interlayer insulating film is higher than the hydrogen concentration in the gate insulating film .

請求項３に係る発明は、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする請求項２記載の薄膜トランジスタの製法に関する。 According to a third aspect of the present invention, a plasma CVD method is used for forming the interlayer insulating film, and the substrate is exposed to plasma by hydrogen or a gas containing hydrogen as a constituent element before forming the interlayer insulating film. 3. The method of manufacturing a thin film transistor according to claim 2 , wherein the thin film transistor is a thin film transistor.

請求項４に係る発明は、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、前記基板側に高周波電力を印加しつつ該層間絶縁膜を形成することを特徴とする請求項２又は３記載の薄膜トランジスタの製法に関する。
請求項５に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする薄膜トランジスタの製法に関する。 Invention, the interlayer by plasma CVD to deposit the insulating film, according to claim 2 or 3, wherein the forming the interlayer insulating film while applying high frequency power to the substrate side according to claim 4 The present invention relates to a method for manufacturing a thin film transistor.
The invention according to claim 5 is a step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on a substrate, and a step of covering the oxide semiconductor thin film layer to form a gate insulating film. In a method of manufacturing a thin film transistor including a step of loading a gate electrode on the gate insulating film, the gate insulating film is etched using the gate electrode as a mask, and hydrogen is contained on a region exposed by the etching process Lowering the resistance by forming an interlayer insulating film to form source / drain regions, using the plasma CVD method for forming the interlayer insulating film, and containing hydrogen or hydrogen as a constituent element before forming the interlayer insulating film The present invention relates to a method for manufacturing a thin film transistor, characterized in that the substrate is exposed to a plasma by a gas.

請求項１に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されているので、ソース・ドレイン領域を形成したとき、その内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が減少し、動作速度を向上させることができる。
また、層間絶縁膜中に水素を含有することで、層間絶縁膜に被覆された酸化物半導体薄膜層の水素濃度を増大させることできる。それにより層間絶縁膜に被覆された酸化物半導体薄膜層を低抵抗化することができ、低抵抗化されたソース・ドレイン領域を形成することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。 According to the first aspect of the present invention, the gate insulating film and the gate electrode are formed in the same shape in a self-aligned manner. It exists in the position aligned in the direction, and the parasitic capacitance between the source / drain region and the gate electrode is reduced, and the operation speed can be improved.
Further, by containing hydrogen in the interlayer insulating film, the hydrogen concentration of the oxide semiconductor thin film layer covered with the interlayer insulating film can be increased. Accordingly, the resistance of the oxide semiconductor thin film layer covered with the interlayer insulating film can be reduced, and the source / drain regions with reduced resistance can be formed. Therefore, resistance from the source / drain electrodes to the channel can be suppressed, and current rate control can be suppressed. Further, the resistance of the source / drain region can be further reduced by separately performing other resistance reduction processing such as ion implantation. Therefore, the resistance from the source / drain electrodes to the channel can be further suppressed, and the current rate can be sufficiently suppressed.

請求項１に係る発明によれば、層間絶縁膜中の水素濃度をゲート絶縁膜の水素濃度より大きくすることで、ソース・ドレイン領域を選択的に低抵抗化でき、チャネル領域の抵抗減少に伴うリーク電流の増大を防止できる。 According to the first aspect of the present invention, by making the hydrogen concentration in the interlayer insulating film larger than the hydrogen concentration in the gate insulating film, the resistance of the source / drain region can be selectively lowered, and the resistance of the channel region is reduced. An increase in leakage current can be prevented.

請求項２に係る発明によれば、ゲート電極をマスクとしてゲート絶縁膜をエッチング処理し、ソース・ドレイン電極を形成することで、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が減少し、動作速度を向上させることができる。
エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とすることで、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。
そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。 According to the second aspect of the present invention, the gate insulating film is etched using the gate electrode as a mask to form the source / drain electrodes, so that the inner ends of the source / drain regions and both ends of the gate electrodes are in the film thickness direction. As a result, the parasitic capacitance between the source / drain regions and the gate electrode is reduced, and the operation speed can be improved.
By forming an interlayer insulating film containing hydrogen over the area exposed by the etching process, the resistance from the source / drain electrodes to the channel is reduced by reducing the resistance and forming the source / drain regions, thereby limiting the current rate. Can be suppressed. Further, the resistance of the source / drain region can be further reduced by separately performing other resistance reduction processing such as ion implantation.
Therefore, the resistance from the source / drain electrodes to the channel can be further suppressed, and the current rate can be sufficiently suppressed.

請求項２に係る発明によれば、層間絶縁膜中の水素濃度が、ゲート絶縁膜中の水素濃度より大きいことにより、エッチング処理で露出した範囲を選択的に低抵抗化してソース・ドレイン領域を形成でき、チャネル領域の抵抗減少に伴うリーク電流の増大を防止できる。 According to the second aspect of the present invention, since the hydrogen concentration in the interlayer insulating film is larger than the hydrogen concentration in the gate insulating film, the range exposed by the etching process is selectively reduced to reduce the source / drain region. It can be formed, and an increase in leakage current accompanying a decrease in resistance of the channel region can be prevented.

請求項５に係る発明によれば、水素もしくは水素を構成元素として含むガスによるプラズマに基板を暴露させ、その後、プラズマＣＶＤ法を用い層間絶縁膜を形成することにより、層間絶縁膜に被覆された酸化物半導体薄膜層により効率的に水素を導入することができ、低抵抗化したソース・ドレイン領域を効率的に形成でき、リーク電流の増大を防止できる。   According to the invention of claim 5, the interlayer insulating film is coated by exposing the substrate to plasma of hydrogen or a gas containing hydrogen as a constituent element, and then forming the interlayer insulating film using a plasma CVD method. Hydrogen can be efficiently introduced by the oxide semiconductor thin film layer, a source / drain region with reduced resistance can be efficiently formed, and an increase in leakage current can be prevented.

請求項４に係る発明によれば、層間絶縁膜の成膜にプラズマＣＶＤ法を用い、基板側に高周波電力を印加しつつ層間絶縁膜を形成することによりプラズマ中のイオンエネルギーを増大させることができ、酸化物半導体薄膜層中のより深い領域にまで水素を導入することが可能となり、さらにリーク電流の増大を防止できる。
According to the fourth aspect of the present invention, the plasma CVD method is used for forming the interlayer insulating film, and the ion energy in the plasma can be increased by forming the interlayer insulating film while applying high frequency power to the substrate side. In addition, hydrogen can be introduced into a deeper region in the oxide semiconductor thin film layer, and an increase in leakage current can be prevented.

以下、図面を参照しながら、本発明のTFTの実施形態について説明する。
図１は本発明に係るTFTの第一の実施形態を示す断面図である。 Hereinafter, embodiments of the TFT of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view showing a first embodiment of a TFT according to the present invention.

本発明の第一の実施形態に係る薄膜トランジスタ１００は、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート絶縁膜４、ゲート電極６、層間絶縁膜７、コンタクト部８ａ、一対のソース・ドレイン外部電極２ａ、表示電極９を有しており、図１に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。   A thin film transistor 100 according to the first embodiment of the present invention includes a substrate 1, a pair of source / drain electrodes 2, an oxide semiconductor thin film layer 3, a gate insulating film 4, a gate electrode 6, an interlayer insulating film 7, a contact portion 8a, It has a pair of source / drain external electrodes 2a and a display electrode 9, and is formed by laminating these components as shown in FIG. 1, and is usually called a stagger type.

薄膜トランジスタ１００は、図１に示す通り、ガラス（SiO2とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。 As shown in FIG. 1, the thin film transistor 100 is formed on a substrate 1 made of glass (non-alkali glass containing SiO 2 and Al 2 O 3 as main components).
The material of the substrate 1 is not limited to glass, and any material can be used as long as it is an insulator such as a plastic or metal foil coated with an insulator.

基板１上には、一対のソース・ドレイン電極２が積層されている。この一対のソース・ドレイン電極２は、基板１上面に間隙を有して配置されている。
一対のソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 A pair of source / drain electrodes 2 are stacked on the substrate 1. The pair of source / drain electrodes 2 are disposed on the upper surface of the substrate 1 with a gap.
The pair of source / drain electrodes 2 are formed of, for example, a conductive oxide such as indium tin oxide (ITO) or n + ZnO, a metal, or a metal at least partially covered with the conductive oxide.

酸化物半導体薄膜層３は、一対のソース・ドレイン電極２の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。
また、酸化物半導体薄膜層３はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。ソース・ドレイン領域３２はチャネル領域３１以外の領域に自己整合的に形成され、且つチャネル領域３１より低抵抗化された領域である。本発明の場合、該低抵抗化は層間絶縁膜７を被膜することによって行う。
このソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。 The oxide semiconductor thin film layer 3 is disposed so as to form a channel between the pair of source / drain electrodes 2, and is formed of an oxide semiconductor containing zinc oxide as a main component. Here, the oxide semiconductor containing zinc oxide as a main component is doped with intrinsic zinc oxide, p-type dopants such as Li, Na, N, and C, and n-type dopants such as B, Al, Ga, and In. And zinc oxide doped with Mg, Be and the like.
The oxide semiconductor thin film layer 3 includes a channel region 31 and a pair of source / drain regions 32. The channel region 31 is a range used as a channel of the oxide semiconductor thin film layer 3. The source / drain region 32 is a region formed in a region other than the channel region 31 in a self-aligned manner and having a lower resistance than the channel region 31. In the case of the present invention, the resistance reduction is performed by coating the interlayer insulating film 7.
By providing the source / drain regions 32, the resistance from the source / drain electrodes to the channel can be suppressed, and the current rate can be suppressed.
Although the thickness of this oxide semiconductor thin film layer 3 is not specifically limited, For example, it forms in about 25-200 nm, Preferably, it forms in about 50-100 nm. In FIG. 1, the source / drain region 32 is illustrated such that the thickness of the portion formed on each source / drain electrode 2 is thinner than the portion formed between the pair of source / drain electrodes 2. However, this is merely for the convenience of illustration, and in fact, the thicknesses of both are almost the same.

ゲート絶縁膜４は、酸化物半導体薄膜層３のチャネル領域３１の上表面のみを被覆するように形成されている。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。 The gate insulating film 4 is formed so as to cover only the upper surface of the channel region 31 of the oxide semiconductor thin film layer 3.
The gate insulating film 4 is a silicon oxide (SiOx) film, silicon oxynitride (SiON) film, silicon nitride (SiNx) film, or silicon nitride (SiNx) doped with oxygen using oxygen or a compound containing oxygen as a constituent element. It is formed by a film. The gate insulating film 4 has a dielectric constant larger than that of a silicon oxide compound (SiOx) or silicon oxynitride (SiON), and a compound containing oxygen or oxygen as a constituent element in silicon nitride (SiNx), for example, nitrogen oxide (N 2 A film doped with oxygen using O) is preferably used. Accordingly, the thin film transistor has a high dielectric constant and is excellent from the viewpoint of protecting the oxide semiconductor thin film layer.

ゲート電極６は、ゲート絶縁膜４上に形成されている。このゲート電極６は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層３中の電子密度を制御する役割を果たすものである。
ゲート電極６はCr、Tiで例示できる金属膜からなる。
また、ゲート電極６の両端は、ソース・ドレイン領域の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が生じず、動作速度の向上が図れる。
加えて、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が生じなくなり、動作速度を向上させることができる。 The gate electrode 6 is formed on the gate insulating film 4. The gate electrode 6 serves to control the electron density in the oxide semiconductor thin film layer 3 by a gate voltage applied to the thin film transistor.
The gate electrode 6 is made of a metal film exemplified by Cr and Ti.
Further, both ends of the gate electrode 6 exist at positions aligned with the inner ends of the source / drain regions in the film thickness direction. Thereby, parasitic capacitance is not generated between the source / drain regions and the gate electrode, and the operation speed can be improved.
In addition, it is preferable that both end portions of the gate electrode 6 are located inside the inner end portions of the source / drain electrodes. Thereby, the parasitic capacitance between the gate electrode 6 and the source / drain electrode 2 is not generated, and the operation speed can be improved.

層間絶縁膜７は一対のソース・ドレイン電極２及びゲート電極６の表面全面を被覆するように積層されている。
層間絶縁膜７は水素を含有する。それにより層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
なお、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることが好ましい。これにより、層間絶縁膜７の直下方の酸化物半導体薄膜層である一対のソース・ドレイン領域３２の抵抗をゲート絶縁膜４の直下方の酸化物半導体薄膜層であるチャネル領域３１の抵抗より低くすることができる。
酸化物半導体薄膜層３の上に水素を含有する膜を成膜すると、該膜から酸化物半導体薄膜層３に水素が拡散する。水素は、電気的に浅い不純物準位を形成し、酸化物半導体薄膜層の低抵抗化を引き起こす。ゲート絶縁膜４と層間絶縁膜７の水素濃度を異なるものとすることによって、酸化物半導体薄膜層３への水素の拡散量も異なるものなり、抵抗も異なる。即ち、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることで、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度が、ゲート絶縁膜４の直下方の酸化物半導体薄膜層の水素濃度より高くなり、低抵抗な一対のソース・ドレイン領域３２を形成することができる。
具体的には、層間絶縁膜７に窒化珪素(SiNx)、ゲート絶縁膜４に酸化珪素(SiO2)を用いるなどすることで、層間絶縁膜の水素濃度をゲート絶縁膜の水素濃度より高くすることできる。また、成膜条件等により水素濃度を制御することもできる。 The interlayer insulating film 7 is laminated so as to cover the entire surface of the pair of source / drain electrodes 2 and the gate electrode 6.
The interlayer insulating film 7 contains hydrogen. Accordingly, the resistance of the oxide semiconductor thin film layer covered with the interlayer insulating film 7 can be reduced.
It is preferable that the hydrogen concentration of the interlayer insulating film 7 is higher than the hydrogen concentration of the gate insulating film 4. As a result, the resistance of the pair of source / drain regions 32 that are the oxide semiconductor thin film layer immediately below the interlayer insulating film 7 is lower than the resistance of the channel region 31 that is the oxide semiconductor thin film layer immediately below the gate insulating film 4. can do.
When a film containing hydrogen is formed on the oxide semiconductor thin film layer 3, hydrogen diffuses from the film into the oxide semiconductor thin film layer 3. Hydrogen forms an electrically shallow impurity level and causes a reduction in resistance of the oxide semiconductor thin film layer. By making the hydrogen concentrations of the gate insulating film 4 and the interlayer insulating film 7 different, the amount of diffusion of hydrogen into the oxide semiconductor thin film layer 3 is also different, and the resistance is also different. That is, by making the hydrogen concentration of the interlayer insulating film 7 higher than the hydrogen concentration of the gate insulating film 4, the hydrogen concentration of the oxide semiconductor thin film layer immediately below the interlayer insulating film 7 is reduced to the oxidation immediately below the gate insulating film 4. A pair of source / drain regions 32 having a higher resistance than the hydrogen concentration of the thin film semiconductor layer and having a low resistance can be formed.
Specifically, by using silicon nitride (SiNx) for the interlayer insulating film 7 and silicon oxide (SiO 2 ) for the gate insulating film 4, the hydrogen concentration of the interlayer insulating film is made higher than the hydrogen concentration of the gate insulating film. I can. In addition, the hydrogen concentration can be controlled by the film forming conditions.

一対のソース・ドレイン外部電極２ａはコンタクト部８ａを介してそれぞれに対応するソース・ドレイン電極２と接続される。   The pair of source / drain external electrodes 2a are connected to the corresponding source / drain electrodes 2 via the contact portions 8a.

表示電極９は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。   The display electrode 9 is formed to apply a voltage to the liquid crystal used in the liquid crystal display via a thin film transistor. Since this electrode requires high transmittance for visible light, it is formed of indium tin oxide (ITO), which is an oxide conductive thin film.

本発明に係るTFTは第一の実施形態に限られず、図３で示すような第二の実施形態も考えられる。第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域の上にそれぞれ対応するソース・ドレイン電極を接続した構造を有している。第二の実施形態のTFT２００の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を示している。第二の実施形態のTFT２００の場合、ソース・ドレイン領域３２は少なくとも上表面だけが低抵抗化していればよい。   The TFT according to the present invention is not limited to the first embodiment, and a second embodiment as shown in FIG. 3 is also conceivable. The second embodiment is generally called a coplanar type, and has a structure in which corresponding source / drain electrodes are connected to a pair of source / drain regions, respectively. A part of the TFT 200 of the second embodiment has the same structure as that of the TFT of the first embodiment, and therefore shows the same reference numerals. In the case of the TFT 200 of the second embodiment, it is sufficient that the resistance of the source / drain region 32 is reduced only at the upper surface.

本発明の第一の実施形態の薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。   A method of manufacturing the thin film transistor (TFT) according to the first embodiment of the present invention will be described below with reference to FIG.

まず、図２（１）に示される如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜４を形成する。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNを20〜50nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。 First, as shown in FIG. 2A, a semiconductor thin film mainly composed of zinc oxide as an oxide semiconductor thin film layer 3 is formed on the entire surface of the substrate 1 and the pair of source / drain electrodes 2, preferably intrinsic zinc oxide ( ZnO) is formed by a magnetron sputtering method with a film thickness of, for example, about 50 to 100 nm and patterned. A gate insulating film 4 is formed thereon by a technique and conditions that do not reduce the resistance of the zinc oxide surface.
An example of a method for forming the gate insulating film 4 is a method of forming SiN with a thickness of 20 to 50 nm by plasma enhanced chemical vapor deposition (PCVD). Examples of conditions include conditions performed by adjusting the mixed gas of NH 3 and SiH 4 at a substrate temperature of 250 ° C. so that NH 3 has a flow rate four times that of SiH 4 .

図２（２）に示される如く、ゲート絶縁膜４上にゲート電極６を積載し、ゲート電極６をマスクとして、ゲート絶縁膜４をSF6等のガスを用いてドライエッチングする。 As shown in FIG. 2B, a gate electrode 6 is loaded on the gate insulating film 4, and the gate insulating film 4 is dry-etched using a gas such as SF 6 using the gate electrode 6 as a mask.

図２（３）はゲート絶縁膜４をドライエッチングした後の断面図を示しており、ゲート絶縁膜４とゲート電極６が自己整合的に同一形状に形成されている。また、酸化物半導体薄膜層３は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜４で被覆されておらず露出した構造となる。   FIG. 2 (3) shows a cross-sectional view after the gate insulating film 4 is dry-etched. The gate insulating film 4 and the gate electrode 6 are formed in the same shape in a self-aligning manner. In addition, since the oxide semiconductor thin film layer 3 is not etched by the treatment, both end portions are not covered with the gate insulating film 4 and are exposed.

ゲート絶縁膜４のパターン形成後、図２（４）に示す如く、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。
このとき、層間絶縁膜７が水素を含有することにより、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
また、層間絶縁膜７の水素濃度がゲート絶縁膜４の水素濃度より高いものを用いることが好ましい。層間絶縁膜７からその下の酸化物半導体薄膜層３に水素が拡散するが、この拡散量はゲート絶縁膜からの拡散量より多くなる。そのため、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度がゲート絶縁膜４の直下方の水素濃度より高くなる。水素は電気的に浅い不純物準位を形成するため、層間絶縁膜７の直下方の範囲はゲート絶縁膜４の直下方の範囲より抵抗が低くなり、一対のソース・ドレイン領域３２となる。
これにより、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。
また、層間絶縁膜を成膜する前に、別途イオン注入法等により低抵抗化処理を行うことで、ソース・ドレイン領域３２をより低抵抗化することができ、電流律速をさらに抑制することができる。
また、層間絶縁膜７の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiN膜を100〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でSiH4とNH3の混合ガスをSiH4／NH3が4〜20となるように流量を調整して行う条件が例示される。
なお、PCVD法による層間絶縁膜成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに基板を暴露させることにより、層間絶縁膜に被覆された酸化物半導体薄膜層により効率的に水素を導入することができ、低抵抗化したソース・ドレイン領域を効率的に形成できる。
また、基板側に高周波電力を印加しつつPCVD法により層間絶縁膜を形成することによって、プラズマ中のイオンエネルギーを増大させることができ、酸化物半導体薄膜層中のより深い領域にまで水素を導入することが可能となる。
層間絶縁膜成膜後に層間絶縁膜の成膜温度以上の温度、例えば300℃で熱処理を行うことが好ましい。これにより、層間絶縁膜中の水素を酸化物半導体薄膜中に拡散することができ、より効果的に本発明の効果を奏することができる。 After pattern formation of the gate insulating film 4, an interlayer insulating film 7 is formed on the entire surface of the substrate 1, the pair of source / drain electrodes 2, the oxide semiconductor thin film layer 3, and the gate electrode 6 as shown in FIG.
At this time, when the interlayer insulating film 7 contains hydrogen, the resistance of the oxide semiconductor thin film layer covered with the interlayer insulating film 7 can be reduced.
Further, it is preferable to use a film in which the hydrogen concentration of the interlayer insulating film 7 is higher than the hydrogen concentration of the gate insulating film 4. Hydrogen diffuses from the interlayer insulating film 7 to the underlying oxide semiconductor thin film layer 3, but this diffusion amount is larger than the diffusion amount from the gate insulating film. Therefore, the hydrogen concentration of the oxide semiconductor thin film layer immediately below the interlayer insulating film 7 is higher than the hydrogen concentration immediately below the gate insulating film 4. Since hydrogen forms an electrically shallow impurity level, the region immediately below the interlayer insulating film 7 has a lower resistance than the region immediately below the gate insulating film 4, and becomes a pair of source / drain regions 32.
Thereby, the resistance from the source / drain electrodes to the channel can be suppressed, and the current rate can be suppressed.
In addition, the resistance of the source / drain region 32 can be further reduced by further reducing the resistance by ion implantation or the like before forming the interlayer insulating film, thereby further suppressing the current rate limiting. it can.
Further, as an example of a method for forming the interlayer insulating film 7, there is a method of forming a SiN film with a thickness of 100 to 500 nm by plasma enhanced chemical vapor deposition (PCVD). The conditions example, conditions for a mixed gas of SiH 4 and NH 3 at a substrate temperature of 250 ° C. and adjust the flow rate such that the SiH 4 / NH 3 from 4 to 20 is illustrated.
In addition, hydrogen is efficiently introduced into the oxide semiconductor thin film layer covered with the interlayer insulating film by exposing the substrate to plasma with hydrogen or a gas containing hydrogen as a constituent element before forming the interlayer insulating film by the PCVD method. Therefore, the source / drain regions with reduced resistance can be formed efficiently.
In addition, by forming an interlayer insulating film by PCVD while applying high-frequency power to the substrate side, the ion energy in the plasma can be increased, and hydrogen is introduced deeper into the oxide semiconductor thin film layer. It becomes possible to do.
After the interlayer insulating film is formed, heat treatment is preferably performed at a temperature higher than the film forming temperature of the interlayer insulating film, for example, 300 ° C. Accordingly, hydrogen in the interlayer insulating film can be diffused into the oxide semiconductor thin film, and the effects of the present invention can be more effectively achieved.

その後、図２（５）に示す如く、フォトリソグラフィーを用いてソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。   Thereafter, as shown in FIG. 2 (5), contact holes are opened on the source / drain electrodes 2 using photolithography, and a pair of source / drain external electrodes 2a are connected to the corresponding sources via the contact portions 8a. Connect to drain electrode 2 Finally, the display electrode 9 made of indium tin oxide (ITO) or the like is formed to complete the TFT array.

本発明の第二の実施形態の薄膜トランジスタ（TFT）の製造方法について、以下に説明する（図示せず）。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングする。
その後、層間絶縁膜７を形成する。このとき、層間絶縁膜７が水素を含有することで、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
このとき、層間絶縁膜の水素濃度をゲート絶縁膜４の水素濃度より高いものとする。水素拡散量の違いから、酸化物半導体薄膜層３において、層間絶縁膜７の直下方の範囲がゲート絶縁膜４の直下方の範囲より低抵抗化し、一対のソース・ドレイン領域３２が形成される。
そして、コンタクトホールを開口して、一対のソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。 A method for manufacturing a thin film transistor (TFT) according to the second embodiment of the present invention will be described below (not shown).
First, the oxide semiconductor thin film layer 3 is formed on the entire surface of the substrate 1 and patterned. Thereafter, the gate insulating film 4 is coated on the oxide semiconductor thin film layer 3 and the gate electrode 7 is loaded thereon. The gate insulating film 4 is etched using the gate electrode 7 as a mask.
Thereafter, an interlayer insulating film 7 is formed. At this time, since the interlayer insulating film 7 contains hydrogen, the resistance of the oxide semiconductor thin film layer covered with the interlayer insulating film 7 can be reduced.
At this time, the hydrogen concentration of the interlayer insulating film is higher than the hydrogen concentration of the gate insulating film 4. Due to the difference in the amount of hydrogen diffusion, in the oxide semiconductor thin film layer 3, the region immediately below the interlayer insulating film 7 has a lower resistance than the region immediately below the gate insulating film 4, and a pair of source / drain regions 32 are formed. .
Then, contact holes are opened to connect the pair of source / drain electrodes 2 to the corresponding source / drain regions 32. Finally, the display electrode 9 is formed, and the TFT array according to the second embodiment is completed.

以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。   As described above, the thin film transistor using the zinc oxide according to the present invention for the semiconductor thin film layer has excellent performance and can be suitably used as a driving element for a liquid crystal display device or the like.

本発明における薄膜トランジスタ（TFT）の第一実施形態を示す断面図である。It is sectional drawing which shows 1st embodiment of the thin-film transistor (TFT) in this invention. 本発明における薄膜トランジスタ（TFT）の第一実施形態の製法を経時的に示す断面図であり、下記（１）から（５）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成し、ゲート絶縁膜を被膜した構造の断面図（２）ゲート電極を積載した断面図（３）ゲート絶縁膜をパターニングした構造の断面図（４）層間絶縁膜を被膜した断面図（５）コンタクト部、ソース・ドレイン外部電極、表示電極を形成した構造の断面図It is sectional drawing which shows the manufacturing method of 1st embodiment of the thin-film transistor (TFT) in this invention with time, and consists of following (1) to (5). (1) Cross-sectional view of a structure in which source / drain electrodes and oxide semiconductor thin film layers are formed on a substrate and a gate insulating film is coated (2) Cross-sectional view of a stacked gate electrode (3) Structure in which a gate insulating film is patterned (4) Cross-sectional view coated with an interlayer insulating film (5) Cross-sectional view of a structure in which contact portions, source / drain external electrodes, and display electrodes are formed 本発明における薄膜トランジスタ（TFT）の第二実施形態を示す断面図である。It is sectional drawing which shows 2nd embodiment of the thin-film transistor (TFT) in this invention. アモルファスシリコンを半導体薄膜層として利用した薄膜トランジスタ(TFT)を示す断面図である。It is sectional drawing which shows the thin-film transistor (TFT) using an amorphous silicon as a semiconductor thin film layer.

符号の説明Explanation of symbols

１ 基板
２ ソース・ドレイン電極
３ 酸化物半導体薄膜層
３１ チャネル領域
３２ ソース・ドレイン領域
４ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
１００、２００ 薄膜トランジスタ





DESCRIPTION OF SYMBOLS 1 Substrate 2 Source / drain electrode 3 Oxide semiconductor thin film layer 31 Channel region 32 Source / drain region 4 Gate insulating film 6 Gate electrode 7 Interlayer insulating film 100, 200 Thin film transistor





Claims (5)

絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有し、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタ。 An oxide semiconductor thin film layer mainly composed of zinc oxide formed as a channel on an insulating substrate, a gate insulating film formed on the oxide semiconductor thin film layer, and a gate stacked on the gate insulating film An electrode and an interlayer insulating film covering at least a range of the oxide semiconductor thin film layer not covered with the gate insulating film, and the gate insulating film and the gate electrode are formed in the same shape in a self-aligning manner, A thin film transistor comprising hydrogen in the interlayer insulating film, wherein a hydrogen concentration in the interlayer insulating film is higher than a hydrogen concentration in the gate insulating film . 基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタの製法。 A step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on the substrate; a step of covering the oxide semiconductor thin film layer to form a gate insulating film; and on the gate insulating film In a method of manufacturing a thin film transistor including a step of loading a gate electrode, the gate insulating film is etched using the gate electrode as a mask, and an interlayer insulating film containing hydrogen is formed on a region exposed by the etching process. A method of manufacturing a thin film transistor , wherein the resistance is reduced to form source / drain regions, and the hydrogen concentration in the interlayer insulating film is higher than the hydrogen concentration in the gate insulating film . 前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする請求項２記載の薄膜トランジスタの製法。 Using a plasma CVD method in the film forming of the interlayer insulating film, according to claim 2, wherein the exposing the substrate to plasma generated by a gas containing as a constituent element of hydrogen or hydrogen before forming the interlayer insulating film Thin film transistor manufacturing method. 前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、前記基板側に高周波電力を印加しつつ該層間絶縁膜を形成することを特徴とする請求項２又は３記載の薄膜トランジスタの製法。 4. The method of manufacturing a thin film transistor according to claim 2 , wherein a plasma CVD method is used for forming the interlayer insulating film, and the interlayer insulating film is formed while applying high frequency power to the substrate side. 基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする薄膜トランジスタの製法。 A step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide serving as a channel on the substrate; a step of covering the oxide semiconductor thin film layer to form a gate insulating film; and on the gate insulating film In a method of manufacturing a thin film transistor including a step of loading a gate electrode, the gate insulating film is etched using the gate electrode as a mask, and an interlayer insulating film containing hydrogen is formed on a region exposed by the etching process. The resistance is reduced to form source / drain regions , plasma CVD is used to form the interlayer insulating film, and the substrate is applied to plasma with hydrogen or a gas containing hydrogen as a constituent element before forming the interlayer insulating film. A method of manufacturing a thin film transistor, characterized by being exposed .
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