JP2016027597A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a transistor using an oxide semiconductor film of a self-align structure, which has high electric characteristics and stable electric characteristics.SOLUTION: A semiconductor device comprises a transistor including: an oxide semiconductor film on an oxide insulation film; a gate insulation film which contacts the oxide semiconductor film; a gate electrode which overlaps the oxide semiconductor film via the gate insulation film; a nitride insulation film which contacts the oxide semiconductor film; and a pair of conductive films which contact the oxide semiconductor film. The oxide semiconductor film has a first region and a second region, in which the first region contacts the gate insulation film and the second region contacts the nitride insulation film and the pair of conductive films. In addition, at least the second region has an impurity element and the second region has a concentration of the impurity element different from that of the first region.SELECTED DRAWING: Figure 1

Description

本発明は、物、方法、または、製造方法に関する。 The present invention is an object, a method, or a manufacturing method. または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。 Alternatively, the present invention is a process, machine, manufacture, or a composition (Composition of matter). 特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。 In particular, one aspect of the present invention, a semiconductor device, a display device, the light emitting device, the power storage device, a storage device, a driving method thereof, or a manufacturing method thereof. 特に、本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。 In particular, one aspect of the present invention relates to a semiconductor device having a field effect transistor.

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。 In this specification and the like, a semiconductor device refers to a device which can function by utilizing semiconductor characteristics. トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。 Including semiconductor elements such as transistors, a semiconductor circuit, an arithmetic unit, a storage device, which is one embodiment of a semiconductor device. 撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置(薄膜太陽電池、有機薄膜太陽電池等を含む)、及び電子機器は、半導体装置を有している場合がある。 Imaging device, a display device, a liquid crystal display device, light emitting device, an electro-optical device, the power generation device (including a thin film solar cell, an organic thin film solar cell, etc.), and the electronic device may have a semiconductor device.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタ(TFT)ともいう)を構成する技術が注目されている。 Technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface (thin film transistor (TFT) and also referred to) has attracted attention. 該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。 The transistor is widely applied to electronic devices such as integrated circuits (IC) and an image display device (display device). トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 Although a semiconductor material typified by silicon as the semiconductor thin film applicable to the transistor is widely known, an oxide semiconductor has been attracting attention as alternative materials.

酸化物半導体を用いたトランジスタとしては、より高機能な半導体装置への応用のために、より高い電気特性が求められている。 The transistor including an oxide semiconductor, for more applications to high-performance semiconductor device, higher electrical properties are required. 例えば、トランジスタのチャネル形成領域となる酸化物半導体膜の一部の領域上に、ゲート電極、及びゲート絶縁膜を形成したのち、酸化物半導体膜のゲート電極、及びゲート絶縁膜に覆われていない領域を低抵抗化してソース領域、及びドレイン領域を形成するセルフアライン(自己整合)構造のトランジスタが報告されている(例えば、特許文献1参照)。 For example, on a portion of a region of the oxide semiconductor film serving as a channel formation region of the transistor, after the gate electrode, and forming a gate insulating film, not covered with the gate electrode, and the gate insulating film of the oxide semiconductor film transistor self-aligned structure to form a source region and a drain region by the low resistance of the region have been reported (e.g., see Patent Document 1).

特開2007−220817号公報 JP 2007-220817 JP 特開2011−228622号公報 JP 2011-228622 JP

特許文献1においては、低抵抗のソース領域、及びドレイン領域を自己整合的に形成するために、酸化物半導体膜のゲート電極、及びゲート絶縁膜に覆われていない領域に層間絶縁膜としてプラズマCVD法により窒化シリコン膜を形成し、当該窒化シリコン膜に含まれる水素を酸化物半導体膜に導入し、低抵抗領域を形成していた。 In Patent Document 1, in order to form the source region of the low resistance, and a drain region in a self-aligned manner, the plasma CVD as an interlayer insulating film in a region not covered with the gate electrode, and the gate insulating film of the oxide semiconductor film by law a silicon nitride film, by introducing hydrogen contained in the silicon nitride film on the oxide semiconductor film, was to form a low-resistance region. しかしながら、この方法においては、チャネル形成領域にも水素が拡散する可能性があり、安定した半導体特性を得ることが難しいという問題があった。 However, in this method, there is a possibility that diffusion of hydrogen to the channel forming region, to obtain a stable semiconductor properties is difficult.

そこで、本発明の一態様は、セルフアライン構造の酸化物半導体膜を用いたトランジスタにおいて、高い電気特性を有するトランジスタを提供することを課題の一とする。 Accordingly, one aspect of the present invention is a transistor including an oxide semiconductor film of the self-aligned structure, which is an object to provide a transistor having high electric characteristics. または、本発明の一態様は、電気特性のばらつきの少ないトランジスタの作製方法を提供することを課題の一とする。 Alternatively, according to one embodiment of the present invention, it is an object to provide a method for manufacturing a less variation transistor electrical characteristics. または、本発明の一態様は、消費電力が低減された表示装置の作製方法を提供する。 Alternatively, according to one embodiment of the present invention, the power consumption to provide a method for manufacturing a reduced display. または、本発明の一態様は、新規な表示装置の作製方法を提供する。 Alternatively, according to one embodiment of the present invention provides a method for manufacturing a new display device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。 Note that the description of these objects does not preclude the existence of other objects. なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。 Note that one embodiment of the present invention does not need to resolve all these problems. なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Incidentally, problems other than the above, the specification, the drawings, from the description of such claim is intended to be a naturally clear, specification, drawings, from the description of such claim, you can identify issues other than the above it is.

本発明の一態様は、絶縁膜上の酸化物半導体膜と、酸化物半導体膜の第1の領域と接するゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重なるゲート電極と、酸化物半導体膜の第2の領域と接する窒化物絶縁膜と、酸化物半導体膜の第2の領域と接する一対の導電膜とを有し、第1の領域と第2の領域の不純物元素の濃度が異なるトランジスタを有する半導体装置である。 One aspect of the present invention, an oxide semiconductor film on the insulating film, a first region in contact with the gate insulating film of the oxide semiconductor film, a gate electrode overlapping with the oxide semiconductor film through a gate insulating film, oxide It has a nitride insulating film in contact with the second region of the object semiconductor film, and a pair of conductive film in contact with the second region of the oxide semiconductor film, the concentration of the impurity element in the first region and the second region a semiconductor device having a different transistor. なお、第1の領域より第2の領域の不純物元素の濃度が高い。 Incidentally, the high concentration of the impurity element in the second region than the first region.

なお、不純物元素は希ガス元素であり、該不純物元素は第1の領域及び第2の領域に含まれる。 The impurity element is a rare gas element, the impurity element contained in the first region and the second region. または、不純物元素は、水素、ホウ素、窒素、フッ素、アルミニウム、またはリンであり、第2の領域に含まれる。 Or, impurity elements, hydrogen, boron, nitrogen, fluorine, aluminum or phosphorus, contained in the second region.

また、窒化物絶縁膜は、窒化シリコン膜であってもよい。 Further, the nitride insulating film may be a silicon nitride film.

また、ゲート電極と、窒化物絶縁膜の間に、酸化物絶縁膜を有してもよい。 Further, a gate electrode, between the nitride insulating film may have an oxide insulating film. また、ゲート電極は、酸化物半導体膜と同じ金属元素を有してもよい。 The gate electrode may have the same metallic element and the oxide semiconductor film. その場合、ゲート電極は、導電性を有する酸化物半導体膜で形成される。 In that case, the gate electrode is formed of an oxide semiconductor film having conductivity.

本発明の一態様により、セルフアライン構造の酸化物半導体膜を用いたトランジスタにおいて、高い電気特性を有するトランジスタを提供することができる。 According to one embodiment of the present invention, in a transistor including an oxide semiconductor film of the self-aligned structure, it is possible to provide a transistor having high electric characteristics. または、本発明の一態様により、電気特性のばらつきの少ない当該トランジスタの作製方法を提供することができる。 Or, according to one aspect of the present invention can provide a method for manufacturing a less variation the transistor electrical characteristics. または、本発明の一態様は、消費電力が低減された表示装置の作製方法を提供することができる。 Alternatively, according to one embodiment of the present invention, power consumption can be provided a method for manufacturing a reduced display. または、本発明の一態様は、新規な表示装置の作製方法を提供することができる。 Alternatively, according to one embodiment of the present invention can provide a method for manufacturing a new display device.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。 Incidentally, the description of these effects, do not disturb the existence of other effects. なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。 Note that one embodiment of the present invention do not necessarily need to have all of these effects. なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that effects other than these are the specification, drawings, from the description of such claim is intended to be a naturally clear, specification, drawings, from the description of such claim, capable of extracting an effect other than the above it is.

半導体装置の一態様を示す断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の一態様を示す断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の一態様を示す断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の作製工程の一例を示す断面図。 Sectional view illustrating an example of a manufacturing process of a semiconductor device. 半導体装置の一態様を示す断面図及び拡大図。 Sectional view and an enlarged view showing one embodiment of a semiconductor device. 半導体装置の一態様を示す断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 酸化物半導体の断面TEM像および局所的なフーリエ変換像。 Cross-sectional TEM image and local Fourier transform image of the oxide semiconductor. 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 It shows figure, and an example of a transmission electron diffraction measurement apparatus showing a nano-beam electron diffraction pattern of the oxide semiconductor film. 透過電子回折測定による構造解析の一例を示す図、および平面TEM像。 It illustrates an example of a structural analysis by transmission electron diffraction measurement, and planar TEM image. 実施の形態に係る、表示装置のブロック図及び回路図。 According to the embodiment, the block diagram and a circuit diagram of a display device. 実施の形態に係る、電子機器。 According to the embodiment, the electronic device. 計算に用いたモデルを説明する図。 Diagram illustrating a model used in the calculation. Loff領域におけるドナー密度とId−Vg特性の関係を説明する図。 View for explaining the relationship between the donor density and Id-Vg characteristics in Loff region. Loff領域のドナー密度に対するオン電流と電界効果移動度の関係を説明する図。 View for explaining the relationship of on-current and field-effect mobility to the donor density in the Loff region. Loff領域におけるドナー密度とId−Vg特性の関係を説明する図。 View for explaining the relationship between the donor density and Id-Vg characteristics in Loff region. 抵抗率の温度依存性を説明する図。 Diagram illustrating the temperature dependence of the resistivity. トランジスタの構造を説明する断面図及び拡大図。 Cross-sectional and enlarged views illustrating the structure of a transistor. トランジスタの構造を説明する断面図及び拡大図。 Cross-sectional and enlarged views illustrating the structure of a transistor. トランジスタの構造を説明する断面図及び拡大図。 Cross-sectional and enlarged views illustrating the structure of a transistor. InGaZnO 結晶構造を説明する図。 Diagram for explaining the InGaZnO 4 crystal structure. 水素に関する欠陥の形成エネルギーを説明する図。 Diagram for explaining the formation energy of the defect related to hydrogen. −H間距離に対する相対エネルギーを説明する図。 Diagram illustrating the relative energy versus distance between V O -H. 内から水素が抜け出す経路およびエネルギー変化を説明する図。 Diagram illustrating the paths and energy change escape of hydrogen from the V O. 水素の拡散経路およびエネルギー変化を説明する図。 Diagram illustrating the diffusion path and the energy change of the hydrogen. 水素に関する欠陥の形成エネルギーを説明する図。 Diagram for explaining the formation energy of the defect related to hydrogen.

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。 It will now be described in detail with reference to the drawings showing preferred embodiments of the invention disclosed herein. 但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention is not limited to the following description, without departing from the spirit and scope of the present invention, that the modes and details can be variously changed is easily understood by those skilled in the art. 従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the embodiments below.

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。 Incidentally, in each structure illustrated in drawings and the like, the position, size, range, etc., for easy understanding, it may not represent the actual position, size, range, and the like. このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。 Therefore, the disclosed invention is not necessarily, position disclosed in the drawings, and the like such as size, range.

なお、本明細書等における「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。 Note that ordinal numbers such as "first", "second", "third" in the present specification and the like, note that the components are used in order to avoid confusion, not limitation of the number of to.

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。 Incidentally, the terms "over" and "below" in this specification and the like, does not limit the positional relationship of the components are "directly on" or "directly under". 例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。 For example, the expression "a gate electrode on the gate insulating film" does not exclude the case where a component is placed between the gate insulating film and the gate electrode.

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。 Also, the term "electrode" or "wiring" in this specification and the like, does not limit the function of a component. 例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。 For example, "electrode" can be used as part of a "wiring", and vice versa. さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。 Furthermore, the term "electrode" or "wiring" plurality of "electrode" or "wiring" includes also a case which is formed in an integrated manner.

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。 Functions of a "source" and "drain", and when transistor of opposite polarity is used, sometimes replaced with each other when the direction of current flow is changed in circuit operation. このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。 Therefore, in this specification and the like, the terms "source" and "drain" is intended can interchange.

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。 Note that in this specification and the like, the term "electrically connected" includes the case where components are connected through an "object having any electric function". ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。 Here, "object having any electric function", as long as it can be transmitted and received electrical signals between connection target is not particularly restricted. 例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。 For example, an "object having any electric function", including the electrodes or wirings, the switching element such as a transistor, a resistor, an inductor, a capacitor, and an element with a variety of functions.

(実施の形態1) (Embodiment 1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図4を用いて説明する。 In this embodiment, one embodiment of a method for manufacturing a semiconductor device and a semiconductor device will be described with reference to FIGS.

図1に、半導体装置に含まれるトランジスタの一例として、トップゲート・セルフアライン構造のトランジスタの断面図を示す。 1, as an example of a transistor included in a semiconductor device, showing a cross-sectional view of a transistor having a top-gate self-aligned structure.

図1に示すトランジスタは、基板51上に形成された絶縁膜53と、絶縁膜53上に形成された酸化物半導体膜55と、酸化物半導体膜55に接するゲート絶縁膜57と、ゲート絶縁膜57と接し、且つ酸化物半導体膜55と重畳するゲート電極59と、を有する。 The transistor illustrated in Figure 1, the insulating film 53 formed on the substrate 51, an oxide semiconductor film 55 formed on the insulating film 53, a gate insulating film 57 in contact with the oxide semiconductor film 55, a gate insulating film 57 and in contact with, a and a gate electrode 59 which overlaps with the oxide semiconductor film 55. なお、酸化物半導体膜55は、第1の領域55a及び該第1の領域55aを挟む第2の領域55b、55cを有する。 Note that the oxide semiconductor film 55 has a second region 55b which sandwich the first region 55a and the first region 55a, the 55c. また、ゲート電極59は、酸化物半導体膜55の第1の領域55aと重畳する。 The gate electrode 59 overlaps with the first region 55a of the oxide semiconductor film 55. トランジスタにおいて、第2の領域55b、55cに接する窒化物絶縁膜65が設けられる。 In the transistor, a second region 55b, the nitride insulating film 65 in contact with 55c provided.

また、窒化物絶縁膜65に接する絶縁膜67がトランジスタに設けられてもよい。 The insulating film 67 in contact with the nitride insulating film 65 may be provided to the transistor. また、窒化物絶縁膜65及び絶縁膜67の開口部において、酸化物半導体膜55の第2の領域55b、55cと接する一対の導電膜68、69が、トランジスタに設けられてもよい。 Further, in the opening of the nitride insulating film 65 and the insulating film 67, the second region 55b of the oxide semiconductor film 55, a pair of conductive films 68 and 69 in contact with 55c, it may be provided to the transistor.

酸化物半導体膜55において、第1の領域55aと、第2の領域55b、55cとは、不純物元素の濃度が異なる。 In the oxide semiconductor film 55, a first region 55a, the second region 55b, and 55c, different concentrations of the impurity element. 不純物元素の代表例としては、水素、ホウ素、窒素、フッ素、アルミニウム、リン、希ガス元素等がある。 Representative examples of the impurity elements are hydrogen, boron, nitrogen, fluorine, aluminum, phosphorus, a rare gas element, or the like. 希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。 Representative examples of the rare gas element, helium, neon, argon, krypton and xenon.

不純物元素が希ガス元素であって、酸化物半導体膜55をスパッタリング法で形成する場合、第1の領域55a及び第2の領域55b、55cはそれぞれ希ガス元素を含む。 Impurity element is a rare gas element, including the case of forming the oxide semiconductor film 55 by a sputtering method, a first region 55a and second region 55b, respectively, a 55c rare gas element. さらに、第1の領域55aと比較して、第2の領域55b、55cの方が、希ガス元素の濃度が高い。 Further, as compared with the first region 55a, the second region 55b, the direction of 55c, high concentration of the rare gas element. これは、酸化物半導体膜55がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜55に希ガスが含まれること、及び第2の領域55b、55cにおいて、酸素欠損を形成するために、意図的に希ガスを添加することが原因である。 This is because when the oxide semiconductor film 55 is formed by a sputtering method, for using a rare gas as a sputtering gas, may include the noble gas in the oxide semiconductor film 55, and the second region 55b, in 55c, oxygen to form the defect is caused by the addition of intentional rare gas. なお、第2の領域55b、55cにおいて、第1の領域55aと異なる希ガス元素が添加されていてもよい。 The second region 55b, in 55c, a rare gas element, different from the first region 55a may be added.

不純物元素が、水素、ホウ素、窒素、フッ素、アルミニウム、またはリンの場合、第2の領域55b、55cにのみ不純物元素を有する。 Impurity element has hydrogen, boron, nitrogen, fluorine, aluminum or phosphorus, the second region 55b, an impurity element only 55c. このため、第1の領域55aと比較して、第2の領域55b、55cの方が不純物元素の濃度が高い。 Therefore, as compared with the first region 55a, the second region 55b, the direction of 55c high concentration of the impurity element.

また、酸化物半導体膜55において、第1の領域55aと、第2の領域55b、55cとは、水素の濃度が異なる。 Further, in the oxide semiconductor film 55, a first region 55a, the second region 55b, and 55c, the concentration of hydrogen is different. 具体的には、第1の領域55aと比較して、第2の領域55b、55cの方が水素の濃度が高い。 Specifically, as compared to the first region 55a, the second region 55b, the direction of 55c high concentration of hydrogen.

酸化物半導体膜55において、窒化物絶縁膜65と接することで、窒化物絶縁膜65に含まれる水素が酸化物半導体膜55の第2の領域55b、55cに拡散する。 In the oxide semiconductor film 55, by contact with the nitride insulating film 65, hydrogen contained in the nitride insulating film 65 is diffused second region 55b of the oxide semiconductor film 55, the 55c. この結果、第1の領域55aと比較して、第2の領域55b、55cの方が水素の濃度が高い。 As a result, compared with the first region 55a, the second region 55b, the direction of 55c high concentration of hydrogen.

第2の領域55b、55cの二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる水素濃度は、8×10 19 atoms/cm 以上、好ましくは1×10 20 atoms/cm 以上、好ましくは5×10 20 atoms/cm 以上である。 The second region 55b, secondary ion mass spectrometry of 55c (SIMS: Secondary Ion Mass Spectrometry ) hydrogen concentration obtained by the, 8 × 10 19 atoms / cm 3 or more, preferably 1 × 10 20 atoms / cm 3 or more , preferably 5 × 10 20 atoms / cm 3 or more. なお、第1の領域55aの二次イオン質量分析法により得られる水素濃度は、5×10 19 atoms/cm 以下、好ましくは1×10 19 atoms/cm 以下、好ましくは5×10 18 atoms/cm 以下、好ましくは1×10 18 atoms/cm 以下、好ましくは5×10 17 atoms/cm 以下、好ましくは1×10 16 atoms/cm 以下である。 The hydrogen concentration obtained by secondary ion mass spectrometry of the first region 55a is, 5 × 10 19 atoms / cm 3 or less, preferably 1 × 10 19 atoms / cm 3 or less, preferably 5 × 10 18 atoms / cm 3 or less, preferably 1 × 10 18 atoms / cm 3 or less, preferably 5 × 10 17 atoms / cm 3 or less, preferably 1 × 10 16 atoms / cm 3 or less.

第1の領域55aの水素濃度を上記範囲とすることで、第1の領域55aにおけるキャリアである電子の生成を抑制することが可能である。 The hydrogen concentration of the first region 55a within the above range, it is possible to suppress the generation of electrons serving as carriers in the first region 55a. この結果、トランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)を有する。 As a result, the transistor has an electrical characteristic that the threshold voltage is positive (also referred to as normally-off characteristics.).

酸化物半導体膜に含まれる酸素欠損と水素の相互作用により、酸化物半導体膜の抵抗率が低減する。 The interaction of oxygen vacancies and hydrogen in the oxide semiconductor film, the resistivity of the oxide semiconductor film is reduced. 具体的には、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、キャリアである電子が生成される。 Specifically, by hydrogen enters oxygen vacancies in the oxide semiconductor film, an electron serving as a carrier is generated. この結果、導電率が高くなる。 As a result, the conductivity is high. 酸化物半導体膜55において、第1の領域55aと比較して、第2の領域55b、55cは、水素濃度が高く、且つ不純物元素の添加による酸素欠損量が多い。 In the oxide semiconductor film 55, as compared to the first region 55a, the second region 55b, 55c has a high hydrogen concentration, and the oxygen deficiency is large due to the addition of the impurity element. このため、代表的には、第2の領域55b、55cの抵抗率は、1×10 −3 Ωcm以上1×10 Ωcm未満、さらに好ましくは、抵抗率が1×10 −3 Ωcm以上1×10 −1 Ωcm未満である。 Thus, typically, the second region 55b, the resistivity of 55c is, 1 × 10 -3 1 × 10 4 less [Omega] cm or more [Omega] cm, more preferably, 1 × resistivity of 1 × 10 -3 Ωcm or more 10 -1 is less than Ωcm.

不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。 The addition of hydrogen to the oxide semiconductor oxygen vacancies are formed by the addition of the impurity element, the donor level is formed near the conduction band contains the hydrogen to oxygen vacancies site. この結果、酸化物半導体は、導電性が高くなり、導電体化する。 As a result, an oxide semiconductor, conductivity becomes high, conductor of. 導電体化された酸化物半導体を酸化物導電体ということができる。 A conductor oxide semiconductor can be said that an oxide conductor. 一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。 In general, oxide semiconductor, the energy gap is large, has a light-transmitting property with respect to visible light. 一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。 On the other hand, the oxide conductor is an oxide semiconductor having a donor level in the vicinity of the conduction band. したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。 Thus, the effect of absorption by the donor level is small, a light-transmitting comparable to the oxide semiconductor to visible light.

よって、トランジスタにおいて、第2の領域55b、55cは、酸化物導電体で形成されている。 Therefore, in the transistor, the second region 55b, 55c are formed of an oxide conductor. また、第2の領域55b、55cは、低抵抗領域として機能する。 The second region 55b, 55c functions as a low-resistance region. よって、図1に示す構造のトランジスタは、オン電流が高い。 Thus, the transistor of the structure shown in FIG. 1, on-state current is high.

また、本実施の形態に示すトランジスタは、第2の領域55b、55cに、不純物元素の添加することで、酸素欠損を形成し、且つ水素を添加している。 The transistor described in this embodiment, the second region 55b, the 55c, by addition of the impurity element to form an oxygen deficiency, and and the addition of hydrogen. このため、第2の領域55b、55cにおける抵抗率を低減することが可能であるとともに、トランジスタごとの第2の領域55b、55cの抵抗率のばらつきを低減することが可能である。 Therefore, the second region 55b, together it is possible to reduce the resistivity at 55c, it is possible to reduce variations in the second region 55b, 55c of the resistivity of each transistor. すなわち、第2の領域に不純物元素を添加することで、第2の領域55b、55cの抵抗率の制御が可能である。 Namely, by adding an impurity element in the second region, the second region 55b, it is possible to control the resistivity of the 55c.

以下に、図1に示す構成の詳細について説明する。 Hereinafter, detailed description will be given of the configuration shown in FIG.

基板51としては、様々な基板を用いることができ、特定のものに限定されることはない。 As the substrate 51, it is possible to use various substrates, and is not limited to a specific one. 基板の一例としては、半導体基板(例えば単結晶基板またはシリコン基板)、SOI基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。 Examples of the substrate, a semiconductor substrate (e.g., a single crystal substrate or a silicon substrate), SOI substrate, a substrate having a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a stainless steel substrate, a stainless steel foil, a tungsten substrate, a substrate having a tungsten foil, a flexible substrate, an attachment film, and the like of paper or substrate, a film comprising a fibrous material. ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。 As an example of the glass substrate, there is a barium borosilicate glass, alumino borosilicate glass or soda lime glass. 可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。 A flexible substrate, an attachment film, as an example of such substrate film include the following. 例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックがある。 For example, polyethylene terephthalate (PET), there is a plastic represented by polyethylene naphthalate (PEN), polyether sulfone (PES). または、一例としては、アクリル等の合成樹脂などがある。 Or, as an example, there is a synthetic resin such as acrylic. または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。 Or, for example, one of polypropylene, polyester, polyvinyl fluoride or polyvinyl chloride, etc. are. または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。 Or, as an example, polyamides, polyimides, aramids, epoxy, an inorganic vapor deposition film, or the like paper. 特に、半導体基板、単結晶基板、またはSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。 In particular, a semiconductor substrate, a single crystal substrate or by producing a transistor by using a SOI substrate, may be characteristic, size or variation of such shape is less current capacity is high and the production of small sized transistors . このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。 When forming the circuit by such transistors can be highly integrated low power consumption or circuit, the circuit.

また、基板51として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。 Further, as the substrate 51, using a flexible substrate, directly on a flexible substrate, a transistor may be formed. または、基板51とトランジスタの間に剥離層を設けてもよい。 Or, a separation layer may be provided between the substrate 51 and the transistor. 剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板51より分離し、他の基板に転載するのに用いることができる。 The release layer can be used after the semiconductor device is completed part or all over it, separated from the substrate 51, to transferred to another substrate. その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。 At that time, the transistor can be transferred to the substrate and a flexible substrate having low heat resistance. なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。 Note that the release layer described above, for example, can employ the structure and a stacked structure of an inorganic film of a tungsten film and a silicon oxide film, a configuration such as an organic resin film of polyimide or the like is formed on the substrate.

トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、またはゴム基板などがある。 Examples of substrate over which a transistor is reproduced, in addition to the substrate capable of forming the above-mentioned transistors, a paper substrate, a cellophane substrate, aramid film substrate, polyimide film substrate, stone substrate, a wood substrate, a cloth substrate (natural fibers (silk, cotton, linen), synthetic fibers including (nylon, polyurethane, or polyester), a regenerated fiber (acetate, cupra, rayon, or regenerated polyester), or the like), and the like leather substrate or rubber substrate. これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。 By using such a substrate, formation of a good transistor characteristics, the formation of low power consumption transistor, the production of broken hard apparatus, imparting heat resistance, it is possible to reduce the weight, or thickness.

絶縁膜53は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。 Insulating film 53 can be formed by an oxide insulating film or a nitride insulating film with a single layer or stacked layers. なお、酸化物半導体膜55との界面特性を向上させるため、絶縁膜53において少なくとも酸化物半導体膜55と接する領域は酸化物絶縁膜で形成することが好ましい。 In order to improve the interface characteristics with the oxide semiconductor film 55, a region in contact with at least the oxide semiconductor film 55 in the insulating film 53 is preferably formed in the oxide insulating film. また、絶縁膜53として加熱により酸素を放出する酸化絶縁膜を用いることで、加熱処理により絶縁膜53に含まれる酸素を、酸化物半導体膜55に移動させることが可能であるため好ましい。 Further, by using an oxide insulating film which releases oxygen by heat as the insulating film 53, the oxygen contained in the insulating film 53 by heat treatment is preferable because it is possible to move to the oxide semiconductor film 55.

絶縁膜53として、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜またはGa−Zn酸化物膜などを用いればよく、積層または単層で設けることができる。 As the insulating film 53, for example, a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, aluminum oxide film, hafnium oxide film, aluminum oxide, hafnium oxide, gallium oxide film or Ga-Zn oxide film, laminated or it can be provided in a single layer.

酸化物半導体膜55は、代表的には、In−Ga酸化物膜、In−Zn酸化物膜、In−M−Zn酸化物膜(Mは、Al、Ga、Y、Zr、Sn、La、Ce、またはNd)等の金属酸化物膜で形成される。 The oxide semiconductor film 55 is typically, an In-Ga oxide film, an In-Zn oxide film, an In-M-Zn oxide film (M is, Al, Ga, Y, Zr, Sn, La, ce, or Nd) is formed of a metal oxide film such as. なお、酸化物半導体膜55は、透光性を有する。 Note that the oxide semiconductor film 55 has a light-transmitting property.

なお、酸化物半導体膜55がIn−M−Zn酸化物であるとき、InとMの原子数比率は、InおよびMの和を100atomic%としたときInが25atomic%より多く、Mが75atomic%未満、さらに好ましくはInが34atomic%より多く、Mが66atomic%未満とする。 Note that when the oxide semiconductor film 55 is an In-M-Zn oxide, the atomic ratio of In and M, In when the sum of In and M and 100 atomic% is more than 25 atomic%, M is 75 atomic% less, more preferably in is more than 34atomic%, M is less than 66 atomic%.

酸化物半導体膜55は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。 The oxide semiconductor film 55, the energy gap of more than 2 eV, preferably at least 2.5 eV, more preferably 3eV or more.

酸化物半導体膜55の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。 The thickness of the oxide semiconductor film 55, 3nm or 200nm or less, preferably 3nm or 100nm or less, more preferably 3nm or 50nm or less.

酸化物半導体膜55がIn−M−Zn酸化物膜(MはAl、Ga、Y、Zr、Sn、La、Ce、またはNd)の場合、In−M−Zn酸化物膜を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。 The oxide semiconductor film 55 is an In-M-Zn oxide film (M is Al, Ga, Y, Zr, Sn, La, Ce or Nd,) when, for forming the In-M-Zn oxide film the atomic ratio of metal elements of a sputtering target used are, in ≧ M, it is preferable to satisfy the Zn ≧ M. このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2等が好ましい。 As the atomic ratio of metal elements of such a sputtering target, In: M: Zn = 1: 1: 1, In: M: Zn = 1: 1: 1.2, In: M: Zn = 2: 1: 1.5, In: M: Zn = 2: 1: 2.3, In: M: Zn = 2: 1: 3, In: M: Zn = 3: 1: 2 are preferred. なお、成膜される酸化物半導体膜55の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。 Incidentally, each of the atomic ratio of the oxide semiconductor film 55 to be formed includes ± 40% of variation in the atomic ratio of metal elements contained in the sputtering target as an error.

また、酸化物半導体膜55において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜55において酸素欠損が増加し、n型化してしまう。 Further, in the oxide semiconductor film 55, is contained silicon and carbon, which is one of the Group 14 element, oxygen vacancies are increased in the oxide semiconductor film 55, resulting in n-type. このため、酸化物半導体膜55におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×10 18 atoms/cm 以下、好ましくは2×10 17 atoms/cm 以下とする。 Therefore, the concentration of silicon or carbon in the oxide semiconductor film 55 (the concentration obtained by secondary ion mass spectrometry), 2 × 10 18 atoms / cm 3 or less, preferably a 2 × 10 17 atoms / cm 3 or less to. この結果、トランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)を有する。 As a result, the transistor has an electrical characteristic that the threshold voltage is positive (also referred to as normally-off characteristics.).

また、酸化物半導体膜55において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、1×10 18 atoms/cm 以下、好ましくは2×10 16 atoms/cm 以下にする。 Further, in the oxide semiconductor film 55, the concentration of the alkali metal or alkaline earth metal is obtained by secondary ion mass spectrometry, 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less to. アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。 Alkali metals and alkaline earth metals are bonded to an oxide semiconductor might generate carriers, which may off-state current of the transistor increases. このため、酸化物半導体膜55のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。 Therefore, it is preferable to reduce the alkali metal or the concentration of the alkaline earth metal oxide semiconductor film 55. この結果、トランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)を有する。 As a result, the transistor has an electrical characteristic that the threshold voltage is positive (also referred to as normally-off characteristics.).

また、酸化物半導体膜55に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。 Further, the inclusion of nitrogen in the oxide semiconductor film 55 by generation of electrons serving as carriers, the carrier density is increased, easily becomes n-type. この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。 Thus, a transistor including an oxide semiconductor that contains nitrogen is likely to be normally on. 従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度は、5×10 18 atoms/cm 以下にすることが好ましい。 Accordingly, in the oxide semiconductor film, nitrogen may preferably be reduced as much as possible, for example, secondary ion mass spectrometry nitrogen concentration obtained by, it is preferable to below 5 × 10 18 atoms / cm 3 .

酸化物半導体膜55の不純物を低減することで、酸化物半導体膜のキャリア密度を低減することができる。 By reducing the amount of impurities in the oxide semiconductor film 55, it is possible to reduce the carrier density of the oxide semiconductor film. このため、酸化物半導体膜17は、キャリア密度が1×10 17個/cm 以下、好ましくは1×10 15個/cm 以下、好ましくは1×10 13個/cm 以下、好ましくは1×10 11個/cm 以下である。 Therefore, the oxide semiconductor film 17, the carrier density of 1 × 10 17 / cm 3 or less, preferably 1 × 10 15 / cm 3 or less, preferably 1 × 10 13 / cm 3 or less, preferably 1 × 10 11 / cm 3 or less.

酸化物半導体膜55として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。 As the oxide semiconductor film 55, low impurity concentration, by using the oxide semiconductor film having a low density of defect states, a transistor can be manufactured with better electrical properties. ここでは、不純物濃度が低く、欠陥準位密度の低い(酸素欠損量の少ない)ことを高純度真性または実質的に高純度真性とよぶ。 Here, low impurity concentration, (less amount of oxygen deficiency) low density of defect states that is referred to as a highly purified intrinsic or substantially highly purified intrinsic. 高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。 Highly purified intrinsic or substantially oxide semiconductor is highly purified intrinsic carrier generation sources is small, it may be possible to reduce the carrier density. 従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)になりやすい。 Thus, the transistor channel region to the oxide semiconductor film is formed is likely to electrical properties threshold voltage is positive (also referred to as normally-off characteristics.). また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 Moreover, highly purified intrinsic or substantially oxide semiconductor film is highly purified intrinsic has a low density of defect states, which may trap level density is also low. また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10 −13 A以下という特性を得ることができる。 Moreover, highly purified intrinsic or substantially oxide semiconductor film is highly purified intrinsic, the off current is extremely small, the voltage (drain voltage) range of 1V to 10V between the source electrode and the drain electrode, the off current, the measurement limit of a semiconductor parameter analyzer or less, that it is possible to obtain a characteristic that 1 × 10 -13 a or less. 従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。 Thus, the transistor channel region to the oxide semiconductor film is formed is small variation in electrical characteristics, it may become highly reliable transistor.

また、酸化物半導体膜55は、例えば非単結晶構造でもよい。 The oxide semiconductor film 55 may be, for example, non-single-crystal structure. 非単結晶構造は、例えば、後述するCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶構造、後述する微結晶構造、または非晶質構造を含む。 Non-single-crystal structure includes, for example, described below CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor), a polycrystalline structure, a microcrystalline structure or an amorphous structure will be described later. 非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC−OSは最も欠陥準位密度が低い。 In the non-single-crystal structure, an amorphous structure is most defect level density is high, CAAC-OS most density of defect states is low.

なお、酸化物半導体膜55が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。 Note that the oxide semiconductor film 55, a region of the amorphous structure, a region of a microcrystalline structure, a region of the polycrystalline structure, regions of CAAC-OS, a mixed film having two or more regions of the single-crystal structure it may be. 混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。 The mixed film, for example, regions of the amorphous structure, a region of the microcrystalline structure, multi-region of the crystal structure, the regions of CAAC-OS, a single-layer structure having one or two or more regions of the region of the single crystal structure If there is a. また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。 Also, mixed film, for example, regions of the amorphous structure, a region of a microcrystalline structure, a region of the polycrystalline structure, regions of CAAC-OS, a laminated structure of any two or more regions of the region of the single crystal structure it may have.

ゲート絶縁膜57は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。 The gate insulating film 57 can be formed of an oxide insulating film or a nitride insulating film single layer or laminated to. なお、酸化物半導体膜55との界面特性を向上させるため、ゲート絶縁膜57において少なくとも酸化物半導体膜55と接する領域は酸化物絶縁膜で形成することが好ましい。 In order to improve the interface characteristics with the oxide semiconductor film 55, it is preferable region in contact with at least the oxide semiconductor film 55 in the gate insulating film 57 to form an oxide insulating film. ゲート絶縁膜57として、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜またはGa−Zn酸化物膜などを用いればよく、積層または単層で設けることができる。 As the gate insulating film 57, for example, a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, aluminum oxide film, hafnium oxide film, aluminum oxide, hafnium oxide, gallium oxide film or Ga-Zn oxide film, laminated or it can be provided in a single layer.

また、ゲート絶縁膜57として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜55からの酸素の外部への拡散と、外部から酸化物半導体膜55への水素、水等の侵入を防ぐことができる。 Further, as the gate insulating film 57, oxygen, hydrogen, by providing an insulating film having a blocking effect against water, and spread to the outside of the oxygen from the oxide semiconductor film 55, the oxide semiconductor film 55 from the outside it is possible to prevent hydrogen, water intrusion or the like. 酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。 Oxygen, hydrogen, as the insulating film having a blocking effect against water, and the like, an aluminum oxide film, an aluminum oxynitride film, a gallium oxide film, oxide gallium nitride film, an yttrium oxide film, an yttrium oxynitride film, a hafnium oxide film, oxynitride hafnium there is a film, or the like.

また、ゲート絶縁膜57として、ハフニウムシリケート(HfSiO )、窒素が添加されたハフニウムシリケート(HfSi )、窒素が添加されたハフニウムアルミネート(HfAl )、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでトランジスタのゲートリークを低減できる。 Further, as the gate insulating film 57, a hafnium silicate (HfSiO x), hafnium silicate to which nitrogen is added (HfSi x O y N z) , hafnium aluminate to which nitrogen is added (HfAl x O y N z) , hafnium oxide It can reduce gate leakage current of the transistor using the high-k material such as yttrium oxide.

ゲート絶縁膜57の厚さは、5nm以上400nm以下、より好ましくは10nm以上300nm以下、より好ましくは50nm以上250nm以下とするとよい。 The thickness of the gate insulating film 57, 5 nm or more 400nm or less, more preferably 10nm or more 300nm or less, more preferably to 50nm or 250nm or less.

ゲート電極59は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。 The gate electrode 59, a combination of aluminum, chromium, copper, tantalum, titanium, molybdenum, nickel, iron, cobalt, a metal element selected from tungsten, or an alloy of these metal elements as a component, the above metal element it can be formed using the alloy. また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。 Manganese may be used any one or more metal elements selected from zirconium. また、ゲート電極13は、単層構造でも、二層以上の積層構造としてもよい。 The gate electrode 13 may have a single layer structure or a stacked structure of two or more layers. 例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。 For example, a single-layer structure of a copper film containing a single-layer structure of an aluminum film containing silicon, manganese, two-layer structure in which a titanium film is stacked over an aluminum film, a two-layer structure in which a titanium film is stacked over a titanium nitride film, nitride two-layer structure in which a tungsten film is stacked over a titanium film, a two-layer structure in which a tungsten film is stacked over a tungsten tantalum film or a nitride nitride film, a two-layer structure in which a copper film on a copper film containing manganese, and titanium film , an aluminum film is stacked over the titanium film, further three-layer structure to form a titanium film thereon, a copper film laminated on a copper film containing manganese, further forming a copper film containing manganese thereon there is a three-layer structure, and the like. また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。 Also, aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, one or more combination alloy film element selected from scandium, or may be used a nitride layer.

また、ゲート電極59は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。 The gate electrode 59, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide It may be applied a conductive material having a light-transmitting property such as indium tin oxide including silicon oxide. また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。 Also, it and the conductive material having the light transmitting property, also be a laminated structure of the metal element.

窒化物絶縁膜65として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。 As the nitride insulating film 65 can be formed using silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide or the like. 窒化物絶縁膜65に含まれる水素濃度は、1×10 22 atoms/cm 以上であると好ましい。 Concentration of hydrogen contained in the nitride insulating film 65 is preferably a 1 × 10 22 atoms / cm 3 or more.

一対の導電膜68、69は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、鉄、コバルト、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。 A pair of conductive films 68 and 69 are aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, iron, cobalt, silver, tantalum, or a metal such as tungsten or an alloy single layer mainly containing this, used as structure or a stacked structure. 例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリ For example, a single-layer structure of a copper film containing a single-layer structure of an aluminum film containing silicon, manganese, a two-layer structure in which laminated aluminum film on the titanium film, a two-layer structure in which an aluminum film on the tungsten film, a copper - magnesium - two-layer structure of laminating a copper film on an aluminum alloy film, a two-layer structure in which a copper film on the titanium film, a two-layer structure in which a copper film on a tungsten film, on a copper film containing manganese a two-layer structure, a titanium film or a titanium nitride film to laminate the film, an aluminum film or a copper laminated stacked on the titanium film or a titanium nitride film, and further forming a titanium film or a titanium nitride film on its three layer structure, and a molybdenum film or a molybdenum nitride film, an aluminum film or a copper laminated stacked on the molybdenum film or a molybdenum nitride film, further Mori thereon デン膜または窒化モリブデン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。 Three-layer structure forming the den film or a molybdenum nitride film, a copper film laminated on a copper film containing manganese, there is a further three-layer structure or the like to form a copper film containing manganese thereon. なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。 Incidentally, indium oxide, may be a transparent conductive material including tin oxide or zinc oxide.

絶縁膜67は、絶縁膜53またはゲート絶縁膜57の材料を適宜用いることができる。 Insulating film 67 may be used as appropriate the material of the insulating film 53 or the gate insulating film 57.

次に、図1に示すトランジスタの作製方法について、図2及び図3を用いて説明する。 Next, a method for manufacturing the transistor shown in FIG. 1 will be described with reference to FIGS.

トランジスタ10を構成する膜(絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等)は、スパッタリング法、化学気相堆積(CVD)法、真空蒸着法、パルスレーザー堆積(PLD)法を用いて形成することができる。 Film included in the transistor 10 (the insulating film, the oxide semiconductor film, a metal oxide film, a conductive film, etc.), sputtering, chemical vapor deposition (CVD) method, a vacuum deposition method, pulsed laser deposition (PLD) method it can be formed using. あるいは、塗布法や印刷法で形成することができる。 Alternatively, it can be formed by a coating method or a printing method. 成膜方法としては、スパッタリング法、プラズマ化学気相堆積(PECVD)法が代表的であるが、熱CVD法でもよい。 As the film forming method, a sputtering method, a plasma chemical vapor deposition (PECVD) method is representative and may be a thermal CVD method. 熱CVD法の例として、MOCVD(有機金属化学気相堆積)法やALD(原子層成膜)法を使ってもよい。 Examples of thermal CVD, MOCVD may also be used (metal organic chemical vapor deposition) method or ALD (atomic layer deposition) method.

熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。 Thermal CVD method, the inside of the chamber and atmospheric pressure or under reduced pressure, the raw material gas and oxidizing agent simultaneously feeding into the chamber, a film is formed by depositing on the substrate by reacting the substrate near or on the substrate. このように、熱CVD法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。 Thus, the thermal CVD method has the advantage that because it is a film forming method that does not generate a plasma, no defect due to plasma damage is generated.

また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。 Further, ALD method, the inside of the chamber and atmospheric pressure or under reduced pressure, the raw material gas for the reaction are introduced sequentially into the chamber, the film formation by repeating the order of the gas introduction. 例えば、それぞれのスイッチングバルブ(高速バルブともよぶ。)を切り替えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。 For example, (also referred to as high-speed valve.) Each of the switching valve of two or more kinds of raw material gases by switching sequentially supplied to the chamber, the first source gas simultaneously with or subsequent to not mix plural kinds of the raw material gas inert gas (argon, or a nitrogen) was introduced and, introducing a second source gas. なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。 In the case of introducing an inert gas at the same time, the inert gas serves as a carrier gas, may be introduced inert gas simultaneously during introduction of the second material gas. また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。 Further, after discharging the first material gas by evacuation Instead of introducing an inert gas, it may be introduced into the second material gas. 第1の原料ガスが基板の表面に吸着して第1の単原子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単原子層上に積層されて薄膜が形成される。 Reacts with a second material gas first material gas is introduced later by forming the first monolayer adsorbed on the surface of the substrate, and the second monolayer first single laminated on atomic layer thin film is formed by.

このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。 The gas inlet while controlling the order is repeated several times until a desired thickness can be formed a thin film with excellent step coverage. 薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。 The thickness of the thin film can be adjusted by the number of times to repeat the gas introduction sequence, but may be precise thickness regulation and is suitable for manufacturing a minute transistor.

図2(A)に示すように、基板51上に、絶縁膜53及び酸化物半導体膜54を形成する。 As shown in FIG. 2 (A), on a substrate 51, an insulating film 53 and the oxide semiconductor film 54.

絶縁膜53は、スパッタリング法、CVD法、蒸着法、パルスレーザー堆積(PLD)法、印刷法、塗布法等を適宜用いて形成することができる。 Insulating film 53, sputtering method, CVD method, vapor deposition method, pulsed laser deposition (PLD) method, a printing method, it can be formed by a coating method, or the like as appropriate. また、基板51上に絶縁膜を形成した後、該絶縁膜に酸素を添加して、絶縁膜53を形成することができる。 Further, after forming the insulating film on the substrate 51, oxygen was added to the insulating film, it is possible to form the insulating film 53. 絶縁膜に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。 As the oxygen to be added to the insulating film, oxygen radicals, oxygen atom, an oxygen atom ions, oxygen molecules ion. また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。 As the addition method, an ion doping method, an ion implantation method, plasma treatment or the like.

酸化物半導体膜54の形成方法について以下に説明する。 It will be described below a method of forming the oxide semiconductor film 54. 絶縁膜53上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱CVD法等により酸化物半導体膜を形成する。 Sputtering on the insulating film 53, a coating method, a pulsed laser deposition method, a laser ablation method, an oxide semiconductor film by a thermal CVD method, or the like. 次に、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図2(A)に示すように、酸化物半導体膜54を形成することができる。 Then, after forming a mask by lithography over the oxide semiconductor film, by etching the part of the oxide semiconductor film using the mask, as shown in FIG. 2 (A), the oxide semiconductor film it is possible to form a 54. この後、マスクを除去する。 After that, the mask is removed.

また、酸化物半導体膜54として印刷法を用いることで、素子分離された酸化物半導体膜54を直接形成することができる。 Further, by using a printing method as the oxide semiconductor film 54, it is possible to form the oxide semiconductor film 54 which is the isolation directly.

スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。 When forming the oxide semiconductor film by a sputtering method, a power supply device for generating a plasma, RF power supply can be used AC power supply, a DC power supply or the like as appropriate.

スパッタリングガスは、希ガス(代表的にはアルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。 As a sputtering gas, a rare gas (typically argon), oxygen is used as appropriate a mixed gas of a rare gas and oxygen. なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。 In the case of a mixed gas of rare gas and oxygen, it is preferable to increase the gas ratio of oxygen with respect to the noble gas.

また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。 The target is, in accordance with the composition of the oxide semiconductor film to be formed may be appropriately selected.

なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を150℃以上750℃以下、好ましくは150℃以上450℃以下、さらに好ましくは200℃以上350℃以下として、酸化物半導体膜を成膜することで、CAAC−OS膜を形成することができる。 When forming the oxide semiconductor film, for example, the case of using a sputtering method, a substrate temperature of 0.99 ° C. or higher 750 ° C. or less, preferably as 0.99 ° C. or higher 450 ° C. or less, more preferably at most 350 ° C. 200 ° C. or higher, by forming the oxide semiconductor film, it is possible to form the CAAC-OS film.

また、後述するCAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。 Further, in order to form a later-described CAAC-OS film, it is preferable to apply the following conditions.

成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。 By suppressing the amount of impurities entering the time of deposition, the crystal state can be prevented from being broken by the impurities. 例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低減すればよい。 For example, the impurity concentration present in the deposition chamber (hydrogen, water, carbon dioxide and nitrogen) may be reduced. また、成膜ガス中の不純物濃度を低減すればよい。 Further, it is sufficient reduce the concentration of impurities in a deposition gas. 具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。 Specifically, a dew point of -80 ° C. or less, preferably using a film forming gas is -100 ° C. or less.

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。 Also, increasing the proportion of oxygen in the deposition gas and to reduce plasma damage during the deposition by optimizing the power preferable. 成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。 The proportion of oxygen in the deposition gas is 30 vol% or more, preferably 100 vol%.

また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。 Further, after forming the oxide semiconductor film, heat treatment is performed may be a dehydrogenation or dehydration of the oxide semiconductor film. 加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。 The temperature of the heat treatment is typically less than 0.99 ° C. or higher strain point of the substrate, preferably 250 ° C. or higher 450 ° C. or less, more preferably to 300 ° C. or higher 450 ° C. or less.

加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。 Heat treatment is performed helium, neon, argon, xenon, rare gas krypton or nitrogen inert gas atmosphere containing,. または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。 Or, after heating in an inert gas atmosphere may be heated in an oxygen atmosphere. なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。 Incidentally, the inert atmosphere and hydrogen in oxygen atmosphere do not contain such water preferred. 処理時間は3分以上24時間以下とする。 Treatment time is 24 hours or less than 3 minutes.

該加熱処理は、電気炉、RTA装置等を用いることができる。 Heat treatment may be used an electric furnace, RTA apparatus. RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。 By using the RTA apparatus, only in a short time, the heat treatment can be performed at a temperature above the strain point of the substrate. そのため加熱処理時間を短縮することができる。 Therefore it is possible to shorten the heating time.

酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃度を5×10 19 atoms/cm 以下、より好ましくは1×10 19 atoms/cm 以下、5×10 18 atoms/cm 未満、好ましくは1×10 18 atoms/cm 以下、より好ましくは5×10 17 atoms/cm 以下、さらに好ましくは1×10 16 atoms/cm 以下とすることができる。 By film while heating the oxide semiconductor film, after further forming the oxide semiconductor film, heat treatment is performed, the oxide semiconductor film, the hydrogen concentration 5 × 10 19 atoms / cm 3 or less , more preferably 1 × 10 19 atoms / cm 3 or less, 5 × 10 18 atoms / cm less than 3, preferably 1 × 10 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less, further preferably it can be a 1 × 10 16 atoms / cm 3 or less.

ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CH ガスとO ガスを順次繰り返し導入してIn−O層を形成し、その後、Ga(CH ガスとO ガスを同時に導入してGa−O層を形成し、更にその後Zn(CH とO ガスを同時に導入してZn−O層を形成する。 Oxide semiconductor film using a deposition apparatus employing ALD, for example, In-Ga-Zn-O film in the case of film formation of, In (CH 3) 3 are sequentially repeatedly introducing gas and the O 3 gas In-O to form a layer, then, Ga (CH 3) 3 gas and an O 3 gas are introduced simultaneously to form the Ga-O layer, Thereafter Zn (CH 3) 2 and O 3 by introducing the gas at the same time Zn- to form an O layer. なお、これらの層の順番はこの例に限らない。 The order of these layers is not limited to this example. また、これらのガスを混ぜてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成してもよい。 Further, an In-Ga-O layer and an In-Zn-O layer by mixing these gases may be formed mixture compound layer, such as Ga-Zn-O layer. なお、O ガスに変えてAr等の不活性ガスでバブリングしたH Oガスを用いてもよいが、Hを含まないO ガスを用いる方が好ましい。 Incidentally, instead of the O 3 gas may be used bubbled with the H 2 O gas with an inert gas such as Ar, but better to use an O 3 gas containing no H are preferred. また、In(CH ガスにかえて、In(C ガスを用いてもよい。 Further, In (CH 3) 3 in place of the gas may be used In (C 2 H 5) 3 gas. また、Ga(CH ガスにかえて、Ga(C ガスを用いてもよい。 Also, Ga (CH 3) 3 in place of the gas may be used Ga (C 2 H 5) 3 gas. また、Zn(CH ガスを用いてもよい。 Also, Zn (CH 3) may be used 2 gas.

ここでは、スパッタリング法により、厚さ35nmの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする。 Here, by a sputtering method to form an oxide semiconductor film having a thickness of 35 nm, a mask is formed on the oxide semiconductor film is selectively etched part of the oxide semiconductor film. 次に、マスクを除去した後、窒素及び酸素を含む混合ガス雰囲気で加熱処理を行うことで、酸化物半導体膜54を形成する。 Next, after removing the mask, heat treatment is performed in a mixed gas atmosphere containing nitrogen and oxygen, the oxide semiconductor film 54.

なお、加熱処理は、350℃より高く650℃以下、好ましくは450℃以上600℃以下で行うことで、後述するCAAC化率が、60%以上100%未満、好ましくは80%以上100%未満、好ましくは90%以上100%未満、より好ましくは95%以上98%以下である酸化物半導体膜を得ることができる。 The heat treatment, 350 ° C. higher than 650 ° C. or less, preferably by performing at 450 ° C. or higher 600 ° C. or less, CAAC rate to be described later, less than 60% to 100%, preferably 80% or more and less than 100%, preferably less than 100% to 90% or more, more preferably it is possible to obtain the oxide semiconductor film is 98% or less than 95%. また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。 Further, it is possible to obtain hydrogen, an oxide semiconductor film in which the content of such water is reduced. すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。 That is, low impurity concentration, it is possible to form the oxide semiconductor film having low density of defect states.

次に、図2(B)に示すように、絶縁膜56を形成した後、ゲート電極59を形成する。 Next, as shown in FIG. 2 (B), after forming the insulating film 56, to form the gate electrode 59.

絶縁膜56は、のちの工程によりゲート絶縁膜となる絶縁膜である。 Insulating film 56, an insulating film which becomes a gate insulating film by later steps. 絶縁膜56は、スパッタリング法、CVD法、真空蒸着法、パルスレーザー堆積(PLD)法、熱CVD法等で形成する。 Insulating film 56, sputtering method, CVD method, vacuum deposition method, pulsed laser deposition (PLD) method to form a thermal CVD method, or the like.

絶縁膜56として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。 When forming a silicon oxide film or a silicon oxynitride film as the insulating film 56, as the raw material gas, it is preferable to use a deposition gas containing silicon and an oxidizing gas. シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。 As typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and silane fluoride. 酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。 As the oxidizing gas, oxygen, ozone, nitrous oxide, nitrogen dioxide, and the like.

また、絶縁膜56として酸化ガリウム膜を形成する場合、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて形成することができる。 In the case of forming a gallium oxide film as the insulating film 56 can be formed using a MOCVD (Metal Organic Chemical Vapor Deposition) method.

また、絶縁膜56として、MOCVD法やALD法などの熱CVD法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオゾン(O )の2種類のガスを用いる。 Further, as the insulating film 56, using a thermal CVD method such as a MOCVD method or the ALD method, the case of forming a hafnium oxide film, a solvent and a hafnium precursor compound liquid containing (hafnium alkoxide solution, typically tetrakis a source gas obtained by vaporizing the dimethylamide hafnium (TDMAH)), using two types of gas ozone (O 3) as an oxidizing agent. なお、テトラキスジメチルアミドハフニウムの化学式はHf[N(CH である。 The chemical formula of tetrakis dimethylamide hafnium Hf [N (CH 3) 2 ] 4. また、他の材料液としては、テトラキス(エチルメチルアミド)ハフニウムなどがある。 Examples of another material liquid, tetrakis (ethylmethylamido) is hafnium.

また、絶縁膜56として、MOCVD法やALD法などの熱CVD法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウムTMAなど)を気化させた原料ガスと、酸化剤としてH Oの2種類のガスを用いる。 Further, as the insulating film 56, using a thermal CVD method such as a MOCVD method or the ALD method, the case of forming an aluminum oxide film, vaporized liquids (such as trimethylaluminum TMA) comprising a solvent and an aluminum precursor compound and the raw material gas, the two gases of H 2 O as the oxidizing agent used. なお、トリメチルアルミニウムの化学式はAl(CH である。 The chemical formula of trimethylaluminum is Al (CH 3) 3. また、他の材料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。 Examples of another material liquid, and the like tris (dimethylamide) aluminum, triisobutyl aluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionato). なお、ALD法で形成することで、被覆率が高く、膜厚の薄い絶縁膜56を形成することが可能である。 Incidentally, by forming by ALD, high coverage, it is possible to form a small thickness the insulating film 56.

また、絶縁膜56として、MOCVD法やALD法などの熱CVD法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O 、一酸化二窒素)のラジカルを供給して吸着物と反応させる。 Further, as the insulating film 56, using a thermal CVD method such as a MOCVD method or the ALD method, the case of forming a silicon oxide film, a hexachlorodisilane adsorbed on the film-forming surface, removing the chlorine contained in the adsorbate and, oxidizing gas (O 2, nitrous oxide) is supplied to a radical of reacting with the adsorbate.

ここでは、絶縁膜56として、プラズマCVD法により酸化窒化シリコン膜を形成する。 Here, as the insulating film 56, a silicon oxynitride film by plasma CVD.

ゲート電極59の形成方法を以下に示す。 The method for forming the gate electrode 59 are shown below. はじめに、スパッタリング法、真空蒸着法、パルスレーザー堆積(PLD)法、熱CVD法等により導電膜を形成し、導電膜上にリソグラフィ工程によりマスクを形成する。 First, a sputtering method, a vacuum deposition method, pulsed laser deposition (PLD) method, a conductive film is formed by thermal CVD method or the like, to form a mask by lithography over the conductive film. 次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極59を形成する。 Next, by etching the portion of the conductive film using the mask to form the gate electrode 59. この後、マスクを除去する。 After that, the mask is removed.

なお、ゲート電極59は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。 Note that the gate electrode 59, instead of the above formation method, electrolytic plating method, a printing method, may be formed by an inkjet method or the like.

また、ALDを利用する成膜装置により導電膜としてタングステン膜を成膜することができる。 Further, it is possible to form a tungsten film as the conductive film using a deposition apparatus employing ALD. この場合には、WF ガスとB ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF ガスとH ガスを同時に導入してタングステン膜を形成する。 In this case, by sequentially repeatedly introducing WF 6 gas and B 2 H 6 gas to form an initial tungsten film, then introducing WF 6 gas and H 2 gas simultaneously to form a tungsten film. なお、B ガスに代えてSiH ガスを用いてもよい。 It is also possible to use a SiH 4 gas in place of the B 2 H 6 gas.

次に、図2(C)に示すように、ゲート電極59をマスクとして絶縁膜56をエッチングして、ゲート絶縁膜57を形成する。 Next, as shown in FIG. 2 (C), by etching the insulating film 56 and gate electrode 59 as a mask to form a gate insulating film 57.

次に、図2(D)に示すように、ゲート電極59をマスクとして、酸化物半導体膜54に不純物元素62を添加する。 Next, as shown in FIG. 2 (D), the gate electrode 59 as a mask, an impurity element is added 62 to the oxide semiconductor film 54. この結果、酸化物半導体膜においてゲート電極59に覆われていない領域に不純物元素62が添加される。 As a result, an impurity element 62 is added to the region not covered with the gate electrode 59 in the oxide semiconductor film. なお、不純物元素62の添加によるダメージを受け、酸化物半導体膜には、欠陥、代表的には酸素欠損が形成される。 Incidentally, damaged by adding an impurity element 62, the oxide semiconductor film, defects, typically oxygen vacancies are formed.

不純物元素62の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。 Method for adding the impurity element 62, an ion doping method, an ion implantation method, plasma treatment or the like.

不純物元素62の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。 Addition of the impurity element 62, an acceleration voltage, may be controlled by setting appropriately the injection conditions such as the dose. 例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧10kV、ドーズ量は1×10 13 ions/cm 以上1×10 16 ions/cm 以下とすればよく、例えば、1×10 14 ions/cm とすればよい。 For example, when performing the addition of argon ion implantation, the acceleration voltage 10 kV, dose may if 1 × 10 16 ions / cm 2 or less 1 × 10 13 ions / cm 2 or more, e.g., 1 × 10 14 ions / cm 2 and may be set. また、イオン注入法でリンイオンの添加を行う場合、加速電圧30kV、ドーズ量は1×10 13 ions/cm 以上5×10 16 ions/cm 以下とすればよく、例えば、1×10 15 ions/cm とすればよい。 When performing the addition of phosphorus ions by ion implantation, the acceleration voltage 30 kV, dose may if 1 × 10 13 ions / cm 2 or more 5 × 10 16 ions / cm 2 or less, for example, 1 × 10 15 ions / cm 2 and may be set.

なお、不純物元素62の代わりに、酸化物半導体膜54に紫外線等を照射して、酸化物半導体膜54に酸素欠損を形成してもよい。 Instead of impurity elements 62, by irradiating ultraviolet rays or the like in the oxide semiconductor film 54 may be formed of oxygen vacancies in the oxide semiconductor film 54. または、酸化物半導体膜54にレーザ光を照射して、酸化物半導体膜54に酸素欠損を形成してもよい。 Or, a laser beam is irradiated to the oxide semiconductor film 54 may be formed of oxygen vacancies in the oxide semiconductor film 54.

次に、図3(A)に示すように、酸化物半導体膜54、ゲート絶縁膜57、及びゲート電極59上に、窒化物絶縁膜64を形成する。 Next, as shown in FIG. 3 (A), the oxide semiconductor film 54, the gate insulating film 57, and on the gate electrode 59, to form a nitride insulating film 64. 窒化物絶縁膜64の形成方法としては、スパッタリング法、CVD法、真空蒸着法、パルスレーザー堆積(PLD)法等がある。 As a method for forming the nitride insulating film 64, sputtering method, CVD method, vacuum deposition method, there pulsed laser deposition (PLD) method or the like.

窒化物絶縁膜64には水素が含まれているため、酸化物半導体膜54において、不純物元素が添加された領域と窒化物絶縁膜64とが接することで、窒化物絶縁膜64に含まれる水素が、酸化物半導体膜であって、且つ不純物元素が添加された領域に移動する。 Since the nitride insulating film 64 that contains hydrogen, the oxide semiconductor film 54, by the region impurity element is added and the nitride insulating film 64 is in contact, the hydrogen contained in the nitride insulating film 64 but an oxide semiconductor film, and moves to a region where an impurity element is added. この結果、不純物元素が添加されない第1の領域55a及び不純物元素及び水素を含む第2の領域55b、55cを有する酸化物半導体膜55が形成される。 As a result, the second region 55b including the first region 55a and the impurity element and hydrogen impurity element is not added, an oxide semiconductor film 55 having 55c are formed. なお、第2の領域55b、55cに含まれる水素は一部拡散するため、第2の領域55b、55cの一部はゲート絶縁膜57と重なる場合がある。 The second region 55b, to partially diffuse hydrogen contained in 55c, the second region 55b, a portion of the 55c which may overlap with the gate insulating film 57.

第2の領域55b、55cは、第1の領域55aを挟む。 The second region 55b, 55c may sandwich the first region 55a.

また、第2の領域55b、55cは、不純物元素の添加により生じた酸素欠損、及び水素が含まれる。 The second region 55b, 55c includes an oxygen deficiency caused by the addition of the impurity element, and hydrogen. 酸素欠損及び水素の相互作用により、第2の領域55b、55cは導電性が高くなる。 The oxygen deficiency and interaction of hydrogen, the second region 55b, 55c are conductive it is increased. すなわち、第2の領域55b、55cは、低抵抗領域となる。 That is, the second region 55b, 55c is a low-resistance region.

次に、加熱処理を行ってもよい。 Then, heat treatment may be performed. 該加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは200℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。 The temperature of the heat treatment is typically less than 0.99 ° C. or higher strain point of the substrate, preferably 200 ° C. or higher 450 ° C. or less, more preferably to 300 ° C. or higher 450 ° C. or less. 当該工程により、第2の領域55b、55cの導電性がさらに高まる。 By this step, the second region 55b, further increases the conductivity of 55c.

次に、図3(B)に示すように、絶縁膜66を形成してもよい。 Next, as shown in FIG. 3 (B), an insulating film may be formed 66. 絶縁膜66を形成することで、のちに形成される一対の導電膜と、ゲート電極59との間における寄生容量を低減することができる。 By forming the insulating film 66, it is possible to reduce the pair of the conductive film formed later, the parasitic capacitance between the gate electrode 59.

次に、窒化物絶縁膜64及び絶縁膜66に開口部を形成し、第2の領域55b、55cの一部を露出させた後、一対の導電膜68、69を形成する(図3(C)参照。)。 Next, the nitride insulating film 64 and the insulating film 66 is formed an opening, the second region 55b, after exposing a portion of the 55c, forming a pair of conductive films 68 and 69 (FIG. 3 (C )reference.).

一対の導電膜68、69は、ゲート電極59と同様の形成方法を適宜用いることができる。 A pair of conductive films 68 and 69, it is possible to use the same method for forming the gate electrode 59 as appropriate.

以上の工程により、トランジスタを作製することができる。 Through the above steps, a transistor can be manufactured.

本実施の形態に示すトランジスタは、ゲート電極59と、一対の導電膜68、69が重なる領域がないため、寄生容量を低減することが可能であり、オン電流が大きい。 Transistor described in this embodiment, the gate electrode 59, since there is no region overlapping pair of conductive films 68 and 69, it is possible to reduce the parasitic capacitance, a large on-current. また、本実施の形態に示すトランジスタは、安定して抵抗率の低い領域を形成可能なため、従来と比べ、オン電流は向上し、電気特性のバラツキは低減する。 The transistor described in this embodiment, because it can form a region having a low stable resistivity, compared to conventional, on-current is increased, the variation of the electrical characteristics is reduced.

<トランジスタのId−Vg特性とオフセット領域のドナー密度について> <Regarding donor concentration of Id-Vg characteristic and the offset region of the transistor>
ここで、トランジスタのId−Vg特性とオフセット領域のドナー密度について計算した結果を説明する。 Here, explaining the result of calculation for the donor concentration of the Id-Vg characteristic and the offset region of the transistor.

計算に使用したモデルを図18に示す。 The model used for the calculation is shown in Figure 18. 図18に示すトランジスタは、基板51と、基板51上に形成された絶縁膜52と、絶縁膜52上に形成された絶縁膜53と、絶縁膜53上に形成される酸化物半導体膜55と、酸化物半導体膜55に接するゲート絶縁膜57と、ゲート絶縁膜57と接するゲート電極59と、を有する。 The transistor illustrated in FIG 18 includes a substrate 51, an insulating film 52 formed on the substrate 51, an insulating film 53 formed on the insulating film 52, the oxide semiconductor film 55 formed on the insulating film 53 , and a gate insulating film 57 in contact with the oxide semiconductor film 55, a gate electrode 59 in contact with the gate insulating film 57. なお、酸化物半導体膜55は、第1の領域55a及び該第1の領域55aを挟む第2の領域55b、55cを有する。 Note that the oxide semiconductor film 55 has a second region 55b which sandwich the first region 55a and the first region 55a, the 55c. ゲート電極59は、酸化物半導体膜55の第1の領域55aと重畳する。 The gate electrode 59 overlaps with the first region 55a of the oxide semiconductor film 55. 第2の領域55bは、導電膜68と接するソース領域またはドレイン領域(以下、S/D領域と示す。)55b_2と、第1の領域55a及びS/D領域55b_2の間のオフセット領域(以下、Loff領域という。)55b_1と、領域55b_3とを有する。 The second region 55b, the source region or drain region in contact with the conductive film 68 (hereinafter, referred to as S / D regions.) And 55B_2, the offset region between the first region 55a and the S / D regions 55B_2 (hereinafter, called Loff region.) and 55B_1, and a region 55B_3. また、第2の領域55cは、導電膜69と接するS/D領域55c_2と、第1の領域55a及びS/D領域55c_2の間のLoff領域55c_1と、領域55c_3とを有する。 The second region 55c has a S / D region 55C_2 in contact with the conductive film 69, and the Loff region 55c_1 between the first region 55a and the S / D regions 55C_2, a region 55C_3. Loff領域55b_1、55c_1はゲート電極59と重ならない。 Loff regions 55b_1,55c_1 does not overlap with the gate electrode 59. トランジスタにおいて、第2の領域55b、55cに接する窒化物絶縁膜65が設けられる。 In the transistor, a second region 55b, the nitride insulating film 65 in contact with 55c provided.

また、窒化物絶縁膜65に接する絶縁膜67がトランジスタに設けられる。 The insulating film 67 in contact with the nitride insulating film 65 is provided to the transistor. 窒化物絶縁膜65及び絶縁膜67の開口部において、酸化物半導体膜55の第2の領域55b、55cと接する一対の導電膜68、69が、トランジスタに設けられる。 In the opening of the nitride insulating film 65 and the insulating film 67, the second region 55b of the oxide semiconductor film 55, a pair of conductive films 68 and 69 in contact with 55c, it is provided to the transistor.

次に、計算に用いたパラメータを表1に示す。 Next, the parameters used in the calculation in Table 1.

トランジスタは、Loff領域55b_1、55c_1を有する。 Transistor has a Loff region 55B_1,55c_1. Loff領域55b_1、55c_1のドナー密度が小さいと、Loff領域55b_1、55c_1が寄生抵抗となってしまい、オン電流の低下の原因となる。 If the donor concentration in the Loff region 55b_1,55c_1 is small, Loff regions 55b_1,55c_1 is becomes a parasitic resistance, which causes a decrease in the on-state current. そこで図18に示したモデル及び表1に示したパラメータを使って、Loff領域55b_1、55c_1のドナー密度と、トランジスタのId−Vg特性の関係を計算した。 So by using the model and parameters shown in Table 1 shown in FIG. 18, were calculated and the donor density in the Loff region 55B_1,55c_1, the relationship between the Id-Vg characteristics of the transistor. Loff領域のドナー密度を1×10 14 [1/cm ]、1×10 15 [1/cm ]、1×10 16 [1/cm ]、1×10 17 [1/cm ]、1×10 18 [1/cm ]、1×10 19 [1/cm ]として、トランジスタのId−Vg特性を計算した結果を、図19示す。 Loff donor density 1 × 10 14 [1 / cm 3] in the region, 1 × 10 15 [1 / cm 3], 1 × 10 16 [1 / cm 3], 1 × 10 17 [1 / cm 3], 1 × 10 18 [1 / cm 3], as 1 × 10 19 [1 / cm 3], the results of calculating the Id-Vg characteristics of the transistor, shown Figure 19.

図19に示したグラフから分かるように、Loff領域のドナー密度が低いときには、オン電流が低く、移動度も劣化している。 As can be seen from the graph shown in FIG. 19, when the low donor concentration of Loff regions, low on-currents, have deteriorated mobility. 一方Loff領域のドナー密度が高いときは、オン電流や移動度の劣化は認められず、優れたId−Vg特性が得られている。 On the other hand when the donor density in the Loff region is high, the deterioration of the on current and mobility were not observed, which provides excellent Id-Vg characteristics.

次に、図20にオン電流と移動度(飽和移動度の最大値)をドナー密度に対してプロットしたグラフを示す。 Next, a graph on current and mobility (the maximum value of the saturation mobility) was plotted against the donor density in Figure 20. 図20において、左縦軸はオン電流を示し、右縦軸は移動度をし、横軸は、Loff領域におけるドナー密度の指数を示す。 In Figure 20, the left vertical axis indicates the ON current, the right vertical axis and the mobility, the horizontal axis indicates the index of the donor density in the Loff region. また、図20において、四角印はゲート電圧が10Vのときのオン電流を示し、三角印は、ゲート電圧が20Vのときのオン電流を示し、菱型印は、ゲート電圧が10Vのときの移動度を示す。 The mobile in FIG. 20, squares indicate the on current when the gate voltage is 10V, triangles, shows the on current when the gate voltage is 20V, the diamonds mark, when the gate voltage is 10V It shows the degree.

図20から、優れたオン電流や移動度を得るためには、理想系のトランジスタにおいては少なくとも1×10 18 [1/cm ]のドナーをLoff領域に添加することが必要となることが分かる。 From Figure 20, excellent on current and in order to obtain the mobility, it can be seen that it is necessary to add a donor of at least 1 × 10 18 [1 / cm 3] in the Loff region in the transistor of the ideal system .

次に、トランジスタの飽和特性を調べるために、Id−Vd特性を計算した結果を図21に示す。 Next, in order to examine the saturation characteristics of the transistor, shown in Figure 21 the results of calculating the Id-Vd characteristics. なお、図21において、グラフごとに縦軸のスケールが異なっている。 Incidentally, in FIG. 21, the scale of the vertical axis is different for each graph.

図21に示したId−Vd特性において、Loff領域のドナー密度が1×10 17 [1/cm ]以下のモデルでは、線形領域のId−Vd曲線の形状が、通常のFETの特性とは異なっていることが分かる。 In Id-Vd characteristics shown in FIG. 21, the model donor density of 1 × 10 17 [1 / cm 3] or less in the Loff region, the shape of the Id-Vd curve in the linear region, the characteristics of the conventional FET is it can be seen that are different. 一方、Loff領域のドナー密度が1×10 18 [1/cm ]以上のモデルでは、線形領域、飽和領域ともに優れた特性を示す。 Meanwhile, the model donor density 1 × 10 18 [1 / cm 3] or more in the Loff region, a linear region, exhibits excellent properties in both saturation region.

以上の計算結果から、少なくとも1×10 18 [1/cm ]のドナーをLoff領域に導入することで、優れたId−Vd特性のトランジスタを作製するが可能であることが分かる。 From the above calculation results, the introduction of donor at least 1 × 10 18 [1 / cm 3] in the Loff region, it can be seen that possible but making a transistor with excellent Id-Vd characteristics.

<酸化物導電体膜> <Oxide conductive film>
ここで、酸化物導電体で形成される膜(以下、酸化物導電体膜という。)における、抵抗率の温度依存性について、図22を用いて説明する。 Here, a film formed of an oxide conductive material in (hereinafter, referred to. Oxide conductive film), the temperature dependence of the resistivity is described with reference to FIG. 22.

ここでは、酸化物導電体膜を有する試料を作製した。 Here, a sample was prepared having an oxide conductive film. 酸化物導電体膜としては、酸化物半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜(OC_SiN )、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜(OC_Ar dope+SiN )、またはプラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜(OC_Ar plasma+SiN )を作製した。 The oxide conductive film, an oxide semiconductor film is an oxide conductive film which is formed by contacting the silicon nitride film (OC_SiN x), argon is added to the oxide semiconductor film in the doping device, and a silicon nitride film oxide conductive film which is formed by contact with the (OC_Ar dope + SiN x), or an oxide semiconductor film in the plasma processing apparatus is exposed to argon plasma, and the oxide conductive film which is formed by contact with the silicon nitride film the (OC_Ar plasma + SiN x) was prepared. なお、窒化シリコン膜は、水素を含む。 The silicon nitride film contains hydrogen.

酸化物導電体膜(OC_SiN )を含む試料の作製方法を以下に示す。 Preparation method of sample containing an oxide conductive film (OC_SiN x) shown below. ガラス基板上に、厚さ400nmの酸化窒化シリコン膜をプラズマCVD法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。 On a glass substrate, after forming by plasma CVD silicon oxynitride film with a thickness of 400 nm, exposed to oxygen plasma, the addition of oxygen ions in the silicon oxynitride film, a silicon oxynitride film which releases oxygen by heat It was formed. 次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がIn:Ga:Zn=1:1:1.2のIn−Ga−Zn酸化物をスパッタリングターゲットに用いたスパッタリング法により、厚さ100nmのIn−Ga−Zn酸化物膜を形成し、450℃の窒素雰囲気で加熱処理した後、450℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 Then, the oxygen on the silicon oxynitride film which releases the heat, an atomic ratio of In: Ga: Zn = 1: 1: In-Ga-Zn oxide 1.2 by a sputtering method using a sputtering target , to form an in-Ga-Zn oxide film having a thickness of 100 nm, it was heated in a nitrogen atmosphere at 450 ° C., and heat-treated in a mixed gas atmosphere of nitrogen and oxygen 450 ° C.. 次に、プラズマCVD法で、厚さ100nmの窒化シリコン膜を形成した。 Then, a plasma CVD method to form a silicon nitride film having a thickness of 100 nm. 次に、350℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 It was then heated in a mixed gas atmosphere of nitrogen and oxygen 350 ° C..

酸化物導電体膜(OC_Ar dope+SiN )を含む試料の作製方法を以下に示す。 Preparation method of sample containing an oxide conductive film (OC_Ar dope + SiN x) shown below. ガラス基板上に、厚さ400nmの酸化窒化シリコン膜をプラズマCVD法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。 On a glass substrate, after forming by plasma CVD silicon oxynitride film with a thickness of 400 nm, exposed to oxygen plasma, the addition of oxygen ions in the silicon oxynitride film, a silicon oxynitride film which releases oxygen by heat It was formed. 次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がIn:Ga:Zn=1:1:1.2のIn−Ga−Zn酸化物をスパッタリングターゲットに用いたスパッタリング法により、厚さ100nmのIn−Ga−Zn酸化物膜を形成し、450℃の窒素雰囲気で加熱処理した後、450℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 Then, the oxygen on the silicon oxynitride film which releases the heat, an atomic ratio of In: Ga: Zn = 1: 1: In-Ga-Zn oxide 1.2 by a sputtering method using a sputtering target , to form an in-Ga-Zn oxide film having a thickness of 100 nm, it was heated in a nitrogen atmosphere at 450 ° C., and heat-treated in a mixed gas atmosphere of nitrogen and oxygen 450 ° C.. 次に、ドーピング装置を用いて、In−Ga−Zn酸化物膜に、加速電圧を10kVとし、ドーズ量が5×10 14 /cm のアルゴンを添加して、In−Ga−Zn酸化物膜に酸素欠損を形成した。 Next, using a doping device, the In-Ga-Zn oxide film, the acceleration voltage of 10 kV, and the dose amount is added to the 5 × 10 14 / cm 2 argon, In-Ga-Zn oxide film the formation of the oxygen defect in. 次に、プラズマCVD法で、厚さ100nmの窒化シリコン膜を形成した。 Then, a plasma CVD method to form a silicon nitride film having a thickness of 100 nm. 次に、350℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 It was then heated in a mixed gas atmosphere of nitrogen and oxygen 350 ° C..

酸化物導電体膜(OC_Ar plasma+SiN )を含む試料の作製方法を以下に示す。 Preparation method of sample containing an oxide conductive film (OC_Ar plasma + SiN x) shown below. ガラス基板上に、厚さ400nmの酸化窒化シリコン膜をプラズマCVD法により形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。 On a glass substrate, after forming by plasma CVD silicon oxynitride film with a thickness of 400 nm, by exposure to oxygen plasma, a silicon oxynitride film which releases oxygen was formed by heating. 次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がIn:Ga:Zn=1:1:1.2のIn−Ga−Zn酸化物をスパッタリングターゲットに用いたスパッタリング法により、厚さ100nmのIn−Ga−Zn酸化物膜を形成し、450℃の窒素雰囲気で加熱処理した後、450℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 Then, the oxygen on the silicon oxynitride film which releases the heat, an atomic ratio of In: Ga: Zn = 1: 1: In-Ga-Zn oxide 1.2 by a sputtering method using a sputtering target , to form an in-Ga-Zn oxide film having a thickness of 100 nm, it was heated in a nitrogen atmosphere at 450 ° C., and heat-treated in a mixed gas atmosphere of nitrogen and oxygen 450 ° C.. 次に、プラズマ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをIn−Ga−Zn酸化物膜に衝突させることで酸素欠損を形成した。 Then, in the plasma processing apparatus, to generate argon plasma, argon ions are accelerated to form an oxygen vacancy by impinging on the In-Ga-Zn oxide film. 次に、プラズマCVD法で、厚さ100nmの窒化シリコン膜を形成した。 Then, a plasma CVD method to form a silicon nitride film having a thickness of 100 nm. 次に、350℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。 It was then heated in a mixed gas atmosphere of nitrogen and oxygen 350 ° C..

次に、各試料の抵抗率を測定した結果を図22に示す。 Next, the results of measuring the resistance of each sample in Figure 22. ここで、抵抗率の測定は4端子のvan−der−Pauw法で行った。 The measurement of resistivity was conducted by van-der-Pauw method 4 terminals. 図22において、横軸は測定温度を示し、縦軸は抵抗率を示す。 In Figure 22, the horizontal axis represents the measurement temperature, and the vertical axis represents the resistivity. また、酸化物導電体膜(OC_SiN )の測定結果を四角印で示し、酸化物導電体膜(OC_Ar dope+SiN )の測定結果を丸印で示し、酸化物導電体膜(OC_Ar plasma+SiN )の測定結果を三角印で示す。 Also, the measurement results of the oxide conductive film (OC_SiN x) indicated by squares, the measurement results of the oxide conductive film (OC_Ar dope + SiN x) indicated with a circle, an oxide conductor film (OC_Ar plasma + SiN x) the measurement results are shown by triangles.

なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵抗率の測定が困難であった。 Although not shown, an oxide semiconductor film which is not in contact with the silicon nitride film, resistivity is high, the measurement of the resistivity was difficult. このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が低いことがわかる。 Therefore, an oxide conductive film is found to have lower resistivity than that of the oxide semiconductor film.

図22からわかるように、酸化物導電体膜(OC_Ar dope+SiN )及び酸化物導電体膜(OC_Ar plasma+SiN )は、酸素欠損及び水素を含むため、抵抗率の変動が小さい。 As can be seen from Figure 22, the oxide conductive film (OC_Ar dope + SiN x) and the oxide conductive film (OC_Ar plasma + SiN x), since an oxygen deficiency and hydrogen, variation of resistivity is small. 代表的には、80K以上290K以下において、抵抗率の変動率は、±20%未満である。 Typically, the 80K or 290K or less, the variation of the resistance ratio is less than ± 20%. または、150K以上250K以下において、抵抗率の変動率は、±10%未満である。 Or, in less than 150K 250K, rate of change in resistivity is less than ± 10%. 即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。 That is, the oxide conductor is degenerate semiconductor, it is estimated that the conduction band edge and the Fermi level coincides or substantially coincides. このため、酸化物導電体膜をトランジスタのソース領域及びドレイン領域として用いることで、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗を低減できる。 Thus, by using the oxide conductive film as source and drain regions of the transistor, contact between the conductive film serving as an oxide conductive film and the source electrode and the drain electrode is an ohmic contact, an oxide conductive film and it can reduce the contact resistance between the conductive film functioning as a source electrode and a drain electrode. また、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジスタを作製することが可能である。 Further, the resistivity of the oxide conductor has a low temperature dependence, small amount of variation in contact resistance between the conductive film serving as an oxide conductive film and a source electrode and a drain electrode, making a highly reliable transistor it is possible to.

<変形例1> <Modification 1>
ここでは、本実施の形態に示すトランジスタの変形例について、図23乃至図25を用いて説明する。 Here, a modification of the transistor shown in this embodiment is described with reference to FIGS. 23 to 25. 図23に示すトランジスタは、基板821上の絶縁膜824上に形成された酸化物半導体膜828と、酸化物半導体膜828に接する絶縁膜837と、絶縁膜837と接し且つ酸化物半導体膜828と重畳する導電膜840と、を有する。 The transistor illustrated in FIG. 23, the oxide semiconductor film 828 formed on the insulating film 824 on the substrate 821, the insulating film 837 in contact with the oxide semiconductor film 828, the and the oxide semiconductor film 828 in contact with the insulating film 837 having a conductive film 840 which overlaps the. なお、絶縁膜837は、ゲート絶縁膜としての機能を有する。 The insulating film 837 functions as a gate insulating film. また、導電膜840は、ゲート電極としての機能を有する。 The conductive film 840 functions as a gate electrode.

また、酸化物半導体膜828に接する絶縁膜846、及び絶縁膜846に接する絶縁膜847が、トランジスタに設けられている。 Also, the insulating film 847 in contact with the insulating film 846, and the insulating film 846 in contact with the oxide semiconductor film 828 is provided to the transistor. また、絶縁膜846及び絶縁膜847の開口部において、酸化物半導体膜828と接する導電膜856、857が、トランジスタに設けられている。 Further, the opening of the insulating film 846 and the insulating film 847, the conductive film 856, 857 in contact with the oxide semiconductor film 828 is provided to the transistor. なお、導電膜856、857は、ソース電極及びドレイン電極としての機能を有する。 Note that the conductive film 856, 857 functions as a source electrode and a drain electrode. また、絶縁膜847及び導電膜856、857と接する絶縁膜862が設けられている。 The insulating film 862 is provided in contact with the insulating film 847 and the conductive film 856, 857.

なお、本実施の形態に示すトランジスタの構成要素、並び該構成要素に接する導電膜及び絶縁膜は、他の実施の形態に示すトランジスタの構成、並びに該構成に接する導電膜及び絶縁膜を適宜用いることができる。 Incidentally, components of the transistor described in this embodiment, the conductive film and the insulating film in contact with the alignment the component is used structure of a transistor in the other embodiments, as well as the conductive film and the insulating film in contact with the structure appropriate be able to.

図23(A)に示すトランジスタにおいて、酸化物半導体膜828は、導電膜840と重なる領域に形成される領域828aと、領域828aを挟み、且つ不純物元素を含む領域828b、828cとを有する。 In the transistor shown in FIG. 23 (A), the oxide semiconductor film 828 has a region 828a are formed in regions overlapping with the conductive film 840, sandwiching the region 828a, and a region containing an impurity element 828b, and 828c. また、導電膜856、857は、領域828b、828cと接する。 The conductive film 856, 857 is the area 828b, in contact with 828c. 領域828aはチャネル領域として機能する。 Region 828a functions as a channel region. 領域828b、828cは、領域828aと比較して、抵抗率が低く、低抵抗領域ということができる。 Regions 828b, 828c, as compared to regions 828a, low resistivity, it is possible that the low-resistance region. また、領域828b、828cは、ソース領域及びドレイン領域として機能する。 The region 828b, 828c functions as a source region and a drain region.

または、図23(B)に示すトランジスタのように、酸化物半導体膜828において、導電膜856、857と接する領域828d、828eに、不純物元素が添加されていなくともよい。 Or, as in the transistor shown in FIG. 23 (B), the oxide semiconductor film 828, the area in contact with the conductive film 856, 857 828d, the 828E, the impurity element may not be added. この場合、導電膜856、857と接する領域828d、828eと領域828aとの間に、不純物元素を有する領域828b、828cを有する。 In this case, the area in contact with the conductive film 856, 857 828d, between 828e and region 828a, the region having an impurity element 828b, having 828c. なお、領域828d、828eは、導電膜856、857に電圧が印加されると導電性を有するため、ソース領域及びドレイン領域としての機能を有する。 The region 828d, 828E, since a conductive when a voltage is applied to the conductive film 856, 857 functions as a source region and a drain region.

なお、図23(B)に示すトランジスタは、導電膜856、857を形成した後、導電膜840及び導電膜856、857をマスクとして、不純物元素を酸化物半導体膜に添加することで、形成できる。 The transistor shown in FIG. 23 (B) after forming a conductive film 856, 857, the conductive film 840 and the conductive film 856, 857 as a mask, by adding an impurity element to the oxide semiconductor film can be formed .

導電膜840において、導電膜840の端部がテーパ形状であってもよい。 In the conductive film 840, the ends of the conductive film 840 may have a tapered shape. 即ち、絶縁膜837及び導電膜840が接する面と、導電膜840の側面となす角度θ1が、90°未満、または10°以上85°以下、または15°以上85°以下、または30°以上85°以下、または45°以上85°以下、または60°以上85°以下であってもよい。 That is, the surface on which the insulating film 837 and the conductive film 840 are in contact, the angle θ1 formed between the side surface of the conductive film 840 is less than 90 °, or 10 ° or more 85 ° or less, or 15 ° or more 85 ° or less, or 30 ° or more 85 ° or less, or 45 ° or more 85 ° or less, or 60 ° may be 85 ° or less. 角度θ1を、90°未満、または10°以上85°以下、または15°以上85°以下、または30°以上85°以下、または45°以上85°以下、または60°以上85°以下とすることで、絶縁膜837及び導電膜840の側面における絶縁膜846の被覆性を高めることが可能である。 The angle .theta.1, less than 90 °, or 10 ° or more 85 ° or less, or 15 ° or more 85 ° or less, or 30 ° or more 85 ° or less, or 45 ° or more 85 ° or less, or 60 ° to the 85 ° inclusive in, it is possible to increase the coverage of the insulating film 846 on the side surface of the insulating film 837 and the conductive film 840.

次に、領域828b、828cの変形例について説明する。 Next, the region 828b, the modification of 828c will be described. なお、図23(C)乃至図23(F)は、図23(A)に示す酸化物半導体膜828の近傍の拡大図である。 Incidentally, FIG. 23 (C) to FIG. 23 (F) is an enlarged view of the vicinity of the oxide semiconductor film 828 shown in FIG. 23 (A). ここでは、チャネル長Lは、一対の不純物元素を含む領域の間隔である。 Here, the channel length L is the distance between the region including the pair of impurity elements.

図23(C)に示すように、チャネル長方向の断面形状において、領域828a及び領域828b、828cの境界が、絶縁膜837を介して、導電膜840の端部と、一致または略一致している。 As shown in FIG. 23 (C), in the channel length direction of the cross-sectional shape, region 828a and the region 828b, the boundary of 828c, via the insulating film 837, and the end portion of the conductive film 840, consistent or substantially consistent with there. 即ち、上面形状において、領域828a及び領域828b、828cの境界が、導電膜840の端部と、一致または該略一致している。 That is, the upper surface shape, region 828a and the region 828b, the boundary of 828c is, the end portion of the conductive film 840 are consistent or the symbolic match.

または、図23(D)に示すように、チャネル長方向の断面形状において、領域828aが、導電膜840の端部と重ならない領域を有する。 Or, as shown in FIG. 23 (D), in the channel length direction of the cross-sectional shape, area 828a has a region which does not overlap with the end portion of the conductive film 840. 該領域はオフセット領域としての機能を有する。 Region has a function as an offset area. チャネル長方向におけるオフセット領域の長さをL offと示す。 The length of the offset regions in the channel length direction shown with L off. なお、オフセット領域が複数ある場合は、一つのオフセット領域の長さをL offという。 In the case where the offset region there is more than one, the length of one of the offset region of L off. offは、チャネル長Lに含まれる。 L off is included in the channel length L. また、L offは、チャネル長Lの20%未満、または10%未満、または5%未満、または2%未満である。 Further, L off is less than 20% of the channel length L, or at less than 10%, or less than 5%, or less than 2%.

または、図23(E)に示すように、チャネル長方向の断面形状において、領域828b、828cが、絶縁膜837を介して、導電膜840と重なる領域を有する。 Or, as shown in FIG. 23 (E), in the channel length direction of the cross-sectional shape, area 828b, 828c, via the insulating film 837 has a region overlapping with the conductive film 840. 該領域はオーバーラップ領域としての機能を有する。 Region has a function as the overlap region. チャネル長方向におけるオーバーラップ領域の長さをL ovと示す。 The length of the overlap region in the channel length direction shown with L ov. ovは、チャネル長Lの20%未満、または10%未満、または5%未満、または2%未満である。 L ov is less than 20% of the channel length L, or at less than 10%, or less than 5%, or less than 2%.

または、図23(F)に示すように、チャネル長方向の断面形状において、領域828aと領域828bの間に領域828fを有し、領域828aと領域828cの間に領域828gを有する。 Or, as shown in FIG. 23 (F), in the channel length direction of the cross-sectional shape has an area 828f between the region 828a and the region 828b, having an area 828g between the region 828a and the region 828c. 領域828f、828gは、領域828b、828cより不純物元素の濃度が低く、抵抗率が高い。 Region 828F, 828 g, the region 828b, a low concentration of the impurity element than 828c, a high resistivity. ここでは、領域828f、828gは、絶縁膜837と重なるが、絶縁膜837及び導電膜840と重なってもよい。 Here, region 828F, 828 g is overlapped with the insulating film 837 may overlap with the insulating film 837 and the conductive film 840.

なお、図23(C)乃至図23(F)においては、図23(A)に示すトランジスタの説明をしたが、図23(B)に示すトランジスタにおいても、図23(C)乃至図23(F)の構造を適宜適用することができる。 In FIG. 23 (C) through 23 (F), although the description of the transistor shown in FIG. 23 (A), also in the transistor shown in FIG. 23 (B), FIG. 23 (C) through 23 ( structure F) can be appropriately applied.

図24(A)に示すトランジスタは、絶縁膜837の端部が、導電膜840の端部より外側に位置する。 The transistor illustrated in FIG. 24 (A) end portion of the insulating film 837 is located outside the end of the conductive film 840. 即ち、絶縁膜837が、導電膜840から迫り出した形状を有する。 That is, the insulating film 837 has a shape protruding from the conductive film 840. 領域828aから絶縁膜846を遠ざけることが可能であるため、絶縁膜846に含まれる窒素、水素等が、チャネル領域として機能する領域828aに入り込むのを抑制することができる。 Since the region 828a can be moved away insulating film 846 can be nitrogen contained in the insulating film 846, hydrogen and the like, to prevent the entering the region 828a which functions as a channel region.

図24(B)に示すトランジスタは、絶縁膜837及び導電膜840がテーパ形状であり、且つそれぞれのテーパ部の角度が異なる。 Transistor shown in FIG. 24 (B), an insulating film 837 and the conductive film 840 are tapered, and the angle of each tapered portion different. 即ち、絶縁膜837及び導電膜840が接する面と、導電膜840の側面のなす角度θ1と、酸化物半導体膜828及び絶縁膜837が接する面と、絶縁膜837の側面のなす角度θ2との角度が異なる。 That, of the surface on which the insulating film 837 and the conductive film 840 are in contact, the angle θ1 of the side surface of the conductive film 840, a surface where the oxide semiconductor film 828 and the insulating film 837 in contact, a angle θ2 of the side surface of the insulating film 837 angle is different. 角度θ2は、90°未満、または30°以上85°以下、または45°以上70°以下であってもよい。 Angle θ2 is less than 90 °, or 30 ° or more 85 ° or less, or 45 ° may be 70 ° or less. 例えば、角度θ2が角度θ1より大きいと、領域828aから絶縁膜846を遠ざけることが可能であるため、絶縁膜846に含まれる窒素、水素等が、チャネル領域として機能する領域828aに入り込むのを抑制することができると共に、絶縁膜846の被覆性が高まる。 For example, suppression and the angle θ2 is larger than the angle .theta.1, since the region 828a can be moved away insulating film 846, the nitrogen contained in the insulating film 846, hydrogen and the like, from entering the region 828a which functions as a channel region it is possible to, increases coverage of the insulating film 846. また、角度θ2が角度θ1より小さいと、トランジスタの微細化が可能である。 Further, the angle θ2 is the angle θ1 is smaller than, and can be miniaturized transistor.

次に、領域828b、828cの変形例について、図24(C)乃至図24(F)を用いて説明する。 Next, the region 828b, the modification of 828c, will be described with reference to FIG. 24 (C) to FIG. 24 (F). なお、図24(C)乃至図24(F)は、図24(A)に示す酸化物半導体膜828の近傍の拡大図である。 Incidentally, FIG. 24 (C) to FIG. 24 (F) is an enlarged view of the vicinity of the oxide semiconductor film 828 shown in FIG. 24 (A).

図24(C)に示すように、チャネル長方向の断面形状において、領域828a及び領域828b、828cの境界が、導電膜840の端部と、絶縁膜837を介して、一致または該略一致している。 As shown in FIG. 24 (C), in the channel length direction of the cross-sectional shape, region 828a and the region 828b, the boundary of 828c is, the end portion of the conductive film 840, through the insulating film 837, match or the symbolic match ing. 即ち、上面形状において、領域828a及び領域828b、828cの境界が、導電膜840の端部と、一致若しくは略一致している。 That is, the upper surface shape, region 828a and the region 828b, the boundary of 828c is, the end portion of the conductive film 840 are consistent or substantially consistent.

または、図24(D)に示すように、チャネル長方向の断面形状において、領域828aが、導電膜840と重ならない領域を有する。 Or, as shown in FIG. 24 (D), in the channel length direction of the cross-sectional shape, area 828a has a region which does not overlap with the conductive film 840. 該領域はオフセット領域としての機能を有する。 Region has a function as an offset area. 即ち、上面形状において、領域828b、828cの端部が、絶縁膜837の端部と、一致または略一致しており、導電膜840の端部と重ならない。 That is, the upper surface shape, area 828b, the ends of 828c, the end portion of the insulating film 837, are coincident or substantially coincident, does not overlap with the end portion of the conductive film 840.

または、図24(E)に示すように、チャネル長方向の断面形状において、領域828b、828cが、絶縁膜837を介して、導電膜840と重なる領域を有する。 Or, as shown in FIG. 24 (E), in the channel length direction of the cross-sectional shape, area 828b, 828c, via the insulating film 837 has a region overlapping with the conductive film 840. 該領域をオーバーラップ領域という。 The region of the overlap region. 即ち、上面形状において、領域828b、828cの端部が、導電膜840と重なる。 That is, the upper surface shape, area 828b, the ends of 828c, overlap with the conductive film 840.

または、図24(F)に示すように、チャネル長方向の断面形状において、領域828aと領域828bの間に領域828fを有し、領域828aと領域828cの間に領域828gを有する。 Or, as shown in FIG. 24 (F), in the channel length direction of the cross-sectional shape has an area 828f between the region 828a and the region 828b, having an area 828g between the region 828a and the region 828c. 領域828f、828gは、領域828b、828cより不純物元素の濃度が低く、抵抗率が高い。 Region 828F, 828 g, the region 828b, a low concentration of the impurity element than 828c, a high resistivity. ここでは、領域828f、828gは、絶縁膜837と重なるが、絶縁膜837及び導電膜840と重なってもよい。 Here, region 828F, 828 g is overlapped with the insulating film 837 may overlap with the insulating film 837 and the conductive film 840.

なお、図24(C)乃至図24(F)においては、図24(A)に示すトランジスタの説明をしたが、図24(B)に示すトランジスタにおいても、図24(C)乃至図24(F)の構造を適宜適用することが可能である。 In FIG. 24 (C) to 24 (F), although the description of the transistor shown in FIG. 24 (A), also in the transistor shown in FIG. 24 (B), FIG. 24 (C) through 24 ( it is possible to appropriately apply the structure of F).

図25(A)に示すトランジスタは、導電膜840が積層構造であり、絶縁膜837と接する導電膜840a、及び導電膜840aに接する導電膜840bを有する。 Transistor shown in FIG. 25 (A) is a conductive film 840 is a laminated structure, having a conductive film 840a which is in contact with the insulating film 837, and the conductive film 840b in contact with the conductive film 840a. また、導電膜840aの端部は、導電膜840bの端部より外側に位置する。 The end portion of the conductive film 840a is located outside the end of the conductive film 840b. 即ち、導電膜840aが、導電膜840bから迫り出した形状を有する。 That is, the conductive film 840a has a shape protruding from the conductive film 840b.

次に、領域828b、828cの変形例について説明する。 Next, the region 828b, the modification of 828c will be described. なお、図25(B)乃至図25(E)は、図25(A)に示す酸化物半導体膜828の近傍の拡大図である。 Incidentally, FIG. 25 (B) to FIG. 25 (E) is an enlarged view of the vicinity of the oxide semiconductor film 828 shown in FIG. 25 (A).

図25(B)に示すように、チャネル長方向の断面形状において、領域828a及び領域828b、828cの境界が、導電膜840に含まれる導電膜840aの端部と、絶縁膜837を介して、一致または略一致している。 As shown in FIG. 25 (B), in the channel length direction of the cross-sectional shape, region 828a and the region 828b, the boundary of 828c is, the end portion of the conductive film 840a included in the conductive film 840, through the insulating film 837, match or nearly match. 即ち、上面形状において、領域828a及び領域828b、828cの境界が、導電膜840の端部と、一致または略一致している。 That is, the upper surface shape, region 828a and the region 828b, the boundary of 828c is, the end portion of the conductive film 840 are consistent or substantially consistent.

または、図25(C)に示すように、チャネル長方向の断面形状において、領域828aが、導電膜840と重ならない領域を有する。 Or, as shown in FIG. 25 (C), in the channel length direction of the cross-sectional shape, area 828a has a region which does not overlap with the conductive film 840. 該領域はオフセット領域としての機能を有する。 Region has a function as an offset area. 即ち、上面形状において、領域828b、828cの端部が、導電膜840の端部と重ならない。 That is, the upper surface shape, area 828b, the ends of 828c, does not overlap with the end portion of the conductive film 840.

または、図25(D)に示すように、チャネル長方向の断面形状において、領域828b、828cが、導電膜840、ここでは導電膜840aと重なる領域を有する。 Or, as shown in FIG. 25 (D), in the channel length direction of the cross-sectional shape, area 828b, 828c is, the conductive film 840 has a region overlapping with the conductive film 840a here. 該領域をオーバーラップ領域という。 The region of the overlap region. 即ち、上面形状において、領域828b、828cの端部が、導電膜840aと重なる。 That is, the upper surface shape, area 828b, the ends of 828c, overlap with the conductive film 840a.

または、図25(E)に示すように、チャネル長方向の断面形状において、領域828aと領域828bの間に領域828fを有し、領域828aと領域828cの間に領域828gを有する。 Or, as shown in FIG. 25 (E), in the channel length direction of the cross-sectional shape has an area 828f between the region 828a and the region 828b, having an area 828g between the region 828a and the region 828c. 不純物元素は、導電膜840aを通過して領域828f、828gに添加されるため、領域828f、828gは、領域828b、828cより不純物元素の濃度が低く、抵抗率が高い。 Impurity element to be added through the conductive film 840a region 828F, to 828 g, region 828F, 828 g, the region 828b, a low concentration of the impurity element than 828c, a high resistivity. なお、ここでは、領域828f、828gは、導電膜840aと重なるが、導電膜840a及び導電膜840bと重なってもよい。 Here, region 828F, 828 g is overlap with the conductive film 840a, may overlap with the conductive film 840a and the conductive film 840b.

なお、絶縁膜837の端部が、導電膜840aの端部より外側に位置してもよい。 The end portion of the insulating film 837 may be located outside the end portion of the conductive film 840a.

または、絶縁膜837の側面は湾曲してしてもよい。 Or, the side surface of the insulating film 837 may be curved.

または、絶縁膜837がテーパ形状であってもよい。 Or, the insulating film 837 may have a tapered shape. 即ち、酸化物半導体膜828及び絶縁膜837が接する面と、絶縁膜837の側面のなす角度が90°未満、好ましくは30°以上90°未満であってもよい。 That is, the surface where the oxide semiconductor film 828 and the insulating film 837 in contact, the angle of the side surface is less than 90 ° of the insulating film 837, preferably may be less than 30 ° or 90 °.

図25(E)に示すように、酸化物半導体膜828が、領域828b、828cより、不純物元素の濃度が低く、抵抗率が高い領域828f、828gを有することで、ドレイン領域の電界緩和が可能である。 Figure 25 (E), the oxide semiconductor film 828, the area 828b, from 828c, lower concentration of the impurity element, a high resistivity region 828F, to have a 828 g, can be an electric field relaxation drain region it is. そのため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動などの劣化を低減することが可能である。 Therefore, it is possible to reduce the degradation such as variation in the threshold voltage of the transistor due to the electric field of the drain region.

<変形例2> <Modification 2>
本実施の形態では、ゲート電極59を導電膜で形成したが、酸化物半導体膜55に含まれる第2の領域55b、55cと同様に、導電性を有する酸化物半導体膜を用いてゲート電極59aを形成してもよい(図4参照。)。 In the present embodiment has formed the gate electrode 59 with a conductive film, an oxide semiconductor second region 55b included in the film 55, similarly to 55c, the gate electrode 59a is formed using an oxide semiconductor film having conductivity It may be formed (see FIG. 4.). 導電性を有する酸化物半導体膜は、酸化物半導体膜55と同様に透光性を有するため、透光性を有するトランジスタを作製することができる。 Oxide semiconductor film having conductivity, since also having translucency and the oxide semiconductor film 55, a transistor can be manufactured having a light-transmitting property.

なお、導電性を有する酸化物半導体膜は、金属で形成された導電膜と比較すると抵抗率が高いため、基板51として大面積基板を用いる場合、ゲート電極59aに接続する導電膜77を絶縁膜67上に設けることが好ましい。 Note that the oxide semiconductor film having conductivity is high in the resistivity compared to the conductive film formed of a metal, the case of using a large-area substrate as the substrate 51, an insulating film a conductive film 77 connected to the gate electrode 59a it is preferable to provide over 67.

図4に示すトランジスタの作製方法を、図2及び図3を用いて説明する。 A method for manufacturing a transistor shown in FIG. 4 will be described with reference to FIGS.

図2(B)の工程において、ゲート電極59の代わりに酸化物半導体膜を形成する。 In the step of FIG. 2 (B), the formed oxide semiconductor film instead of the gate electrode 59.

次に、図2(C)に示すように、ゲート絶縁膜57を形成した後、酸化物半導体膜54及びゲート絶縁膜57上の酸化物半導体膜に不純物元素62を添加する。 Next, as shown in FIG. 2 (C), after forming a gate insulating film 57, an impurity element is added 62 to the oxide semiconductor film over the oxide semiconductor film 54 and the gate insulating film 57.

次に、図3(A)に示すように、窒化物絶縁膜64を形成することで、酸化物半導体膜55に含まれる第2の領域55b、55cと同様に、導電性を有する酸化物半導体膜を有するゲート電極59a(図4参照。)を形成することができる。 Next, as shown in FIG. 3 (A), by forming the nitride insulating film 64, the second region 55b in the oxide semiconductor film 55, similarly to 55c, an oxide semiconductor having conductivity it is possible to form the gate electrode 59a having a film (see FIG. 4.).

次に、開口部を有する絶縁膜67を形成した後、一対の導電膜68、69と同様に、ゲート電極59aに接続する導電膜77(図4参照。)を作製する。 Then, after an insulating film 67 having an opening, like the pair of conductive films 68 and 69, to produce a conductive film 77 connected to the gate electrode 59a (see FIG. 4.).

以上の工程により、セルフアライン構造のトランジスタを作製することが可能である。 Through the above steps, it is possible to produce a transistor having a self-aligned structure.

<変形例3> <Modification 3>
本実施の形態では、窒化物絶縁膜65は、酸化物半導体膜55と接しているが、図5(B)に示すように、窒化物絶縁膜64と酸化物半導体膜55の間に絶縁膜56を有してもよい。 In this embodiment, the nitride insulating film 65 is in contact with the oxide semiconductor film 55, as shown in FIG. 5 (B), the insulating film between the nitride insulating film 64 and the oxide semiconductor film 55 56 may have. 図5(B)に示す絶縁膜56は、ゲート絶縁膜として機能する。 Insulating film 56 shown in FIG. 5 (B), functions as a gate insulating film. また、絶縁膜56において、窒化物絶縁膜64に含まれる水素が酸化物半導体膜55へ拡散する厚さが好ましく、代表的には、1nm以上100nm以下、または5nm以上50nm以下、または10nm以上30nmとすることができる。 Further, the insulating film 56, preferably a thickness of the hydrogen contained in the nitride insulating film 64 is diffused into the oxide semiconductor film 55, typically, 1 nm or more 100nm or less, or 5nm or 50nm or less, or 10nm or 30nm it can be. 以下に、作製方法を説明する。 The following describes the manufacturing method.

図2(A)及び図2(B)の工程を経て、図5(A)に示すように、基板51上に絶縁膜53、酸化物半導体膜55、絶縁膜56、及びゲート電極59を形成する。 Through the step of FIG. 2 (A) and FIG. 2 (B), the as shown in FIG. 5 (A), the insulating film 53 on the substrate 51, the oxide semiconductor film 55, the insulating film 56, and a gate electrode 59 formed to. 次に、酸化物半導体膜55に不純物元素62を添加する。 Next, an impurity element is added 62 to the oxide semiconductor film 55. この際、不純物元素62の濃度プロファイルのピークが酸化物半導体膜55に位置するように、不純物元素62を添加することが好ましい。 At this time, the peak of the concentration profile of the impurity element 62 is to be located in the oxide semiconductor film 55, it is preferable to add an impurity element 62.

次に、図5(B)に示すように、窒化物絶縁膜64を形成することで、不純物元素が添加されない第1の領域55a、並びに不純物元素及び水素を含む第2の領域55b、55cを有する酸化物半導体膜55を形成することができる。 Next, as shown in FIG. 5 (B), by forming the nitride insulating film 64, the first region 55a to which an impurity element is not added, and a second region 55b including the impurity element and hydrogen, 55c oxide semiconductor film 55 having can be formed.

また、こののち、実施の形態1と同様に、絶縁膜67、一対の導電膜68、69を形成してもよい。 Further, Thereafter, as in the first embodiment, the insulating film 67 may be formed a pair of conductive films 68 and 69.

<変形例4> <Modification 4>
本実施の形態とは異なる方法を用いたトランジスタの作製方法について説明する。 The present embodiment will be described a manufacturing method of a transistor using a different method. 本変形例では、図2及び図3に示す作製方法と比較して、不純物を添加するタイミングが異なる。 In this modification, as compared with the manufacturing method shown in FIGS. 2 and 3, the timing of adding the impurity different.

図2(A)及び図2(B)の工程を経て、図6(A)に示すように、基板51上に絶縁膜53、酸化物半導体膜54、絶縁膜56、及びゲート電極59を形成する。 Through the step of FIG. 2 (A) and FIG. 2 (B), the as shown in FIG. 6 (A), the insulating film 53 on the substrate 51, the oxide semiconductor film 54, the insulating film 56, and a gate electrode 59 formed to. 次に、酸化物半導体膜54に不純物元素62を添加する。 Next, an impurity element is added 62 to the oxide semiconductor film 54. この際、不純物元素の濃度プロファイルのピークが酸化物半導体膜54に位置するように、不純物元素62を添加することが好ましい。 At this time, the peak of the concentration profile of the impurity element so as to be positioned in the oxide semiconductor film 54, it is preferable to add an impurity element 62.

次に、図6(B)に示すように、ゲート電極59をマスクとして、絶縁膜56をエッチングして、ゲート絶縁膜57を形成する。 Next, as shown in FIG. 6 (B), the gate electrode 59 as a mask, the insulating film 56 is etched to form a gate insulating film 57.

次に、図6(C)に示すように、窒化物絶縁膜64を形成することで、不純物元素が添加されない第1の領域55a、並びに不純物元素及び水素を含む第2の領域55b、55cを有する酸化物半導体膜55を形成することができる。 Next, as shown in FIG. 6 (C), by forming the nitride insulating film 64, the first region 55a to which an impurity element is not added, and a second region 55b including the impurity element and hydrogen, 55c oxide semiconductor film 55 having can be formed.

また、こののち、実施の形態1と同様に、絶縁膜67、一対の導電膜68、69を形成してもよい。 Further, Thereafter, as in the first embodiment, the insulating film 67 may be formed a pair of conductive films 68 and 69.

<変形例5> <Modification 5>
本実施の形態とは異なる方法を用いたトランジスタの作製方法について説明する。 The present embodiment will be described a manufacturing method of a transistor using a different method. 本変形例では、図2及び図3並びに図6に示す作製方法と比較して、不純物を添加するタイミングが異なる。 In this modification, as compared with the manufacturing method shown in FIGS. 2 and 3 and 6, the timing of adding the impurity different.

図2(A)乃至図2(C)の工程を経て、図7(A)に示すように、基板51上に、絶縁膜53、酸化物半導体膜54、ゲート絶縁膜57、及びゲート電極59を形成する。 Through the step shown in FIG. 2 (A) through FIG. 2 (C), the as shown in FIG. 7 (A), on a substrate 51, an insulating film 53, the oxide semiconductor film 54, the gate insulating film 57, and gate electrode 59 to form.

次に、図7(B)に示すように、窒化物絶縁膜64を形成する。 Next, as shown in FIG. 7 (B), to form a nitride insulating film 64. この結果、酸化物半導体膜54の一部に水素が移動する。 As a result, the hydrogen moves to a portion of the oxide semiconductor film 54.

次に、図7(C)に示すように、酸化物半導体膜54に不純物元素62を添加する。 Next, as shown in FIG. 7 (C), adding an impurity element 62 to the oxide semiconductor film 54. この際、不純物元素の濃度プロファイルのピークが酸化物半導体膜54に位置するように、不純物元素62を添加することが好ましい。 At this time, the peak of the concentration profile of the impurity element so as to be positioned in the oxide semiconductor film 54, it is preferable to add an impurity element 62. 以上の工程により、不純物元素が添加されない第1の領域55aと、不純物元素及び水素を含む第2の領域55b、55cとを有する酸化物半導体膜55を形成することができる。 Through the above steps, it is possible to form an oxide semiconductor film 55 having a first region 55a to which an impurity element is not added, the second region 55b including the impurity element and hydrogen, and 55c.

また、こののち、実施の形態1と同様に、絶縁膜67、一対の導電膜68、69を形成してもよい。 Further, Thereafter, as in the first embodiment, the insulating film 67 may be formed a pair of conductive films 68 and 69.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態2) (Embodiment 2)
本実施の形態では、実施の形態1と異なる構造のトランジスタ及びその作製方法について、図8乃至図10を用いて説明する。 In this embodiment, the transistor and a manufacturing method of a structure different from the first embodiment will be described with reference to FIGS.

図8は、本実施の形態に示すトランジスタの断面図であり、ゲート電極59bの側面に側壁絶縁膜61を有する点が実施の形態1に示すトランジスタと異なる。 Figure 8 is a cross-sectional view of a transistor described in this embodiment, that it has a sidewall insulating film 61 on the side surfaces of the gate electrode 59b is different from the transistor described in Embodiment 1.

図8に示すトランジスタは、基板51と、基板51上に形成された絶縁膜53と、絶縁膜53上に形成された酸化物半導体膜55と、酸化物半導体膜55に接するゲート絶縁膜57aと、ゲート絶縁膜57aと接するゲート電極59bと、を有する。 The transistor illustrated in FIG. 8 includes a substrate 51, an insulating film 53 formed on the substrate 51, an oxide semiconductor film 55 formed on the insulating film 53, a gate insulating film 57a in contact with the oxide semiconductor film 55 , a gate electrode 59b in contact with the gate insulating film 57a, the. なお、酸化物半導体膜55は、第1の領域55a及び該第1の領域55aを挟む第2の領域55b、55cを有する。 Note that the oxide semiconductor film 55 has a second region 55b which sandwich the first region 55a and the first region 55a, the 55c. ゲート電極59bは、酸化物半導体膜55の第1の領域55aと重畳する。 The gate electrode 59b overlaps the first region 55a of the oxide semiconductor film 55. トランジスタにおいて、第2の領域55b、55cに接する窒化物絶縁膜65が設けられる。 In the transistor, a second region 55b, the nitride insulating film 65 in contact with 55c provided. また、チャネル長方向の断面において、ゲート電極59bの側面と窒化物絶縁膜65との間に形成された側壁絶縁膜61を有する。 Further, in the channel length direction of the cross-section, having a sidewall insulating film 61 formed between the side surface and the nitride insulating film 65 of the gate electrode 59b.

ゲート電極59bの底面(ゲート絶縁膜57aと接する面)及び側面でなす角度を、70°以上90°以下とすることが好ましい。 The angle formed by the bottom surface (the surface in contact with the gate insulating film 57a) and the side surfaces of the gate electrode 59b, is preferably set to 70 ° to 90 °. この結果、ゲート電極59bの側面に側壁絶縁膜61を形成しやすい。 As a result, it is easy to form the sidewall insulating film 61 on the side surfaces of the gate electrode 59b. また、チャネル長が小さい微細構造のトランジスタを作製することができる。 Further, it is possible to channel length manufacturing the transistor of small microstructures.

ゲート電極59bは、実施の形態1に示すゲート電極59、59aの材料を適宜用いることができる。 The gate electrode 59b may be a material of the gate electrode 59,59a described in Embodiment 1 as appropriate.

側壁絶縁膜61は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等を用いて形成することができる。 Sidewall insulating film 61, a silicon oxide film, a silicon nitride film, a silicon nitride film, it can be formed using a silicon nitride oxide film or the like.

酸化物半導体を用いたトランジスタは、シリコン半導体を用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られている。 A transistor including an oxide semiconductor, as compared to a transistor including a silicon semiconductor, it is known that the off current is small at room temperature. これは熱励起によって生じるキャリアが少ない、つまりキャリア密度が小さいためであると考えられている。 This is believed to be due less carriers generated by thermal excitation, that the carrier density is low. そして、キャリア密度が小さい材料を用いたトランジスタにおいても、チャネル長を短くすることでしきい値電圧の変動などが現れることがある。 Even in a transistor using a carrier density lower material may appear and variation in the threshold voltage by shortening the channel length.

そこで、本実施の形態に示すトランジスタのように、側壁絶縁膜61を設けることで、第1の領域55aにおいて、ゲート電極59bと重ならない領域を設けることができる。 Therefore, as in the transistor described in this embodiment, by providing the sidewall insulating film 61, it can be in the first region 55a, providing a region which does not overlap with the gate electrode 59b. 即ち、第1の領域55aにおけるチャネル領域55dと、低抵抗領域である第2の領域55b、55cとの間に、オフセット領域55e、55fを設けることができる。 That is, a channel region 55d in the first region 55a, the second region 55b is a low-resistance region, between 55c, it can be offset region 55e, a 55f provided. オフセット領域55e、55fが、チャネル領域55dの両端に設けられることで、酸化物半導体膜55の第2の領域55b、55c間に加わる電界、特にドレイン電極と接する第2の領域近傍における電界集中を緩和することができるため、しきい値電圧の変動などを抑制することができる。 Offset regions 55e, 55f are, that is provided at both ends of the channel region 55d, a second region 55b of the oxide semiconductor film 55, an electric field applied between the 55c, the electric field concentration in the second region near the particular contact with the drain electrode it is possible to relax, it is possible to suppress the variation in the threshold voltage. また、電界集中を緩和できるため、電界集中によってトランジスタが破壊されることを抑制することができる。 Further, since it reduce electric field concentration, it is possible to prevent the transistor from being destroyed by the electric field concentration. 換言すると、トランジスタは、耐圧が向上され、電気特性劣化を抑制されたトランジスタである。 In other words, the transistor, the breakdown voltage is improved, a transistor is suppressed electrical property degradation. また、オフセット領域55e、55fを有することで、ドレイン電極に電圧を印加する電圧−温度ストレス試験における劣化や、電流ストレスにおける劣化を低減することができる。 Further, by having the offset region 55e, a 55f, voltage a voltage is applied to the drain electrode - deterioration in the temperature stress test, it is possible to reduce the deterioration in current stress.

図8に示すトランジスタの作製方法について、図9及び図10を用いて説明する。 A method for manufacturing the transistor shown in FIG. 8, will be described with reference to FIGS.

実施の形態1と同様に、図9(A)に示すように、基板51上に、絶縁膜53、酸化物半導体膜54、絶縁膜56、及びゲート電極59bを形成する。 Similarly to the first embodiment, as shown in FIG. 9 (A), on a substrate 51, an insulating film 53, the oxide semiconductor film 54, an insulating film 56, and gate electrode 59b.

次に、絶縁膜56及びゲート電極59b上に絶縁膜を形成した後、該絶縁膜をRIE法(Reactive ion etching:反応性イオンエッチング)法などの異方性エッチングにより加工することで、ゲート電極59bの側面に接する側壁絶縁膜61を自己整合的に形成することができる(図9(B)参照。)。 Next, after forming an insulating film on the insulating film 56 and the gate electrode 59b, the insulating film RIE method: By processed by anisotropic etching such as (Reactive ion Etching reactive ion etching) method, the gate electrode the sidewall insulating film 61 in contact with the side surfaces of 59b can be formed in a self-aligning manner (see FIG. 9 (B).). また、当該工程において絶縁膜56をエッチングして、ゲート絶縁膜57aを形成する。 Further, an insulating film 56 is etched in the process to form a gate insulating film 57a.

次に、図9(C)に示すように、ゲート電極59b及び側壁絶縁膜61をマスクとして、酸化物半導体膜54に不純物元素62を添加し、酸化物半導体膜54の一部に酸素欠損を有する領域を形成する。 Next, as shown in FIG. 9 (C), the gate electrode 59b and the sidewall insulating film 61 as a mask, an impurity element 62 is added to the oxide semiconductor film 54, the oxygen deficiency in the part of the oxide semiconductor film 54 forming a region having.

次に、図10(A)に示すように、酸化物半導体膜54、ゲート絶縁膜57a、及びゲート電極59b上に、窒化物絶縁膜64を形成する。 Next, as shown in FIG. 10 (A), the oxide semiconductor film 54, the gate insulating film 57a, and on the gate electrode 59b, to form a nitride insulating film 64. この結果、不純物元素が添加されない第1の領域55a及び不純物元素及び水素を含む第2の領域55b、55cを有する酸化物半導体膜55が形成される。 As a result, the second region 55b including the first region 55a and the impurity element and hydrogen impurity element is not added, an oxide semiconductor film 55 having 55c are formed. こののち、加熱処理を行ってもよい。 Thereafter, heat treatment may be performed.

次に、図10(B)に示すように、絶縁膜66を形成してもよい。 Next, as shown in FIG. 10 (B), an insulating film may be formed 66.

次に、窒化物絶縁膜64及び絶縁膜66に開口部を形成し、第2の領域55b、55cの一部を露出させた後、一対の導電膜68、69を形成する(図10(C)参照。)。 Next, the nitride insulating film 64 and the insulating film 66 is formed an opening, the second region 55b, after exposing a portion of the 55c, forming a pair of conductive films 68 and 69 (FIG. 10 (C )reference.).

以上の工程により、セルフアライン構造のトランジスタを作製することができる。 Through the above steps, a transistor can be manufactured in a self-aligned structure.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態3) (Embodiment 3)
本実施の形態では、実施の形態1及び実施の形態2に適用可能な酸化物半導体膜の構造について、図11を用いて説明する。 In this embodiment, a structure applicable oxide semiconductor film to the second embodiment of Embodiment 1 and Embodiment will be described with reference to FIG. 11. なお、ここでは、実施の形態1に示すトランジスタを用いて説明するが、適宜実施の形態2に示すトランジスタに本実施の形態を適用することが可能である。 Here, will be described by using the transistor described in Embodiment 1, it is possible to apply the present embodiment to the transistor described in Embodiment 2 as appropriate implementation.

図11(A)に示すトランジスタは、実施の形態1の図1に示すトランジスタと同じ構造であるが、酸化物半導体膜55の構造が異なる。 Transistor shown in FIG. 11 (A) is the same structure as the transistor shown in Figure 1 of the first embodiment, the structure of the oxide semiconductor film 55 is different. 酸化物半導体膜55近傍を囲む破線71の拡大図を図11(B)乃至図11(D)に示す。 An enlarged view of a dashed line 71 surrounding the oxide semiconductor film 55 near shown in FIG. 11 (B) to FIG. 11 (D).

図11(B)に示すように、酸化物半導体膜55は、絶縁膜53と接する第1の酸化物半導体膜55_1と、第1の酸化物半導体膜55_1及びゲート絶縁膜57と接する第2の酸化物半導体膜55_2を有する。 As shown in FIG. 11 (B), the oxide semiconductor film 55, the first oxide semiconductor film 55_1 which is in contact with the insulating film 53, a second in contact with the first oxide semiconductor film 55_1 and the gate insulating film 57 an oxide semiconductor film 55_2.

または、図11(C)に示すように、酸化物半導体膜55は、絶縁膜53と接する第2の酸化物半導体膜55_2と、第2の酸化物半導体膜55_2及びゲート絶縁膜57と接する第3の酸化物半導体膜55_3を有する。 Alternatively, as shown in FIG. 11 (C), the oxide semiconductor film 55, the first contact with the second oxide semiconductor film 55_2 which is in contact with the insulating film 53, a second oxide semiconductor film 55_2 and the gate insulating film 57 an oxide semiconductor film 55_3 of 3.

または、図11(D)に示すように、酸化物半導体膜55は、絶縁膜53と接する第1の酸化物半導体膜55_1と、第1の酸化物半導体膜55_1と接する第2の酸化物半導体膜55_2と、第2の酸化物半導体膜55_2及びゲート絶縁膜57と接する第3の酸化物半導体膜55_3を有する。 Alternatively, as shown in FIG. 11 (D), the oxide semiconductor film 55, the first oxide semiconductor film 55_1 which is in contact with the insulating film 53, the second oxide semiconductor in contact with the first oxide semiconductor film 55_1 having a film 55_2, the third oxide semiconductor film 55_3 in contact with the second oxide semiconductor film 55_2 and the gate insulating film 57.

第1の酸化物半導体膜55_1、第2の酸化物半導体膜55_2、及び第3の酸化物半導体膜55_3がIn−M−Zn酸化物膜(Mは、Al、Ti、Ga、Y、Zr、Sn、La、Ce、NdまたはHf)の場合、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3をIn:M:Zn=x :y :z [原子数比]、第2の酸化物半導体膜55_2をIn:M:Zn=x :y :z [原子数比]とすると、y /x がy /x よりも大きく、好ましくは、y /x がy /x よりも1.5倍以上である。 The first oxide semiconductor film 55_1, the second oxide semiconductor film 55_2, and the third oxide semiconductor film 55_3 is In-M-Zn oxide film (M is, Al, Ti, Ga, Y, Zr, sn, La, Ce, when a Nd or Hf), the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 in: M: Zn = x 1: y 1: z 1 [ atomic ratio] , the second oxide semiconductor film 55_2 in: M: Zn = x 2: y 2: When z 2 [atomic ratio], y 1 / x 1 is greater than y 2 / x 2, preferably, in which y 1 / x 1 is at least 1.5 times than y 2 / x 2. さらに好ましくは、y /x がy /x よりも2倍以上大きく、より好ましくは、y /x がy /x よりも3倍以上大きい。 More preferably, in which y 1 / x 1 is greater than 2 times greater than y 2 / x 2, more preferably 3 times or more greater than in which y 1 / x 1 is y 2 / x 2. このとき、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3において、y がx 以上であると、当該第2の酸化物半導体膜55_2を用いたトランジスタに安定した電気特性を付与できるため好ましい。 In this case, stable electrical characteristics in the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3, the transistor using the y 1 is at x 1 or more, the second oxide semiconductor film 55_2 the preferred because it can impart. 一方、y がx の3倍以上になると、当該第2の酸化物半導体膜55_2を用いたトランジスタの電界効果移動度が低下してしまうため、y はx の3倍未満であると好ましい。 On the other hand, if y 1 is equal to or greater than 3 times the x 1, the field-effect mobility of the transistor including the second oxide semiconductor film 55_2 is reduced, y 1 is smaller than three times x 1 When the preferred.

第2の酸化物半導体膜55_2がIn−M−Zn酸化物膜(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、第2の酸化物半導体膜55_2を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x :y :z とすると /y は、1/3以上6以下、さらには1以上6以下であって、z /y は、1/3以上6以下、さらには1以上6以下であることが好ましい。 (The M, Ga, Y, Zr, La, Ce or Nd,) the second oxide semiconductor film 55_2 is In-M-Zn oxide film case, for forming the second oxide semiconductor film 55_2 in the target used in the atomic ratio of metal elements in: M: Zn = x 1 : y 1: When z 1, x 1 / y 1 is 1/3 or more and 6 or less, more in 1 to 6 there, z 1 / y 1 is 1/3 or more and 6 or less, and further preferably 1 or more and 6 or less. なお、z /y を1以上6以下とすることで、第2の酸化物半導体膜55_2としてCAAC−OS膜が形成されやすくなる。 Note that z 1 / y 1 With 1 to 6, CAAC-OS film is easily formed as the second oxide semiconductor film 55_2. ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2等がある。 Representative examples of the atomic ratio of metal elements of the target, In: M: Zn = 1: 1: 1, In: M: Zn = 1: 1: 1.2, In: M: Zn = 2: 1: 1.5, In: M: Zn = 2: 1: 2.3, In: M: Zn = 2: 1: 3, In: M: Zn = 3: 1: there are two such.

第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3がIn−M−Zn酸化物膜(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x :y :z とすると /y <x /y であって、z /y は、1/3以上6以下、さらには1以上6以下であることが好ましい。 The first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 is In-M-Zn oxide film (M is, Ga, Y, Zr, La, Ce or Nd,) if the first oxide in the target used for forming the object semiconductor film 55_1 and the third oxide semiconductor film 55_3, the atomic ratio of metal elements in: M: Zn = x 2 : y 2: When z 2, x 2 / a y 2 <x 1 / y 1 , z 2 / y 2 is 1/3 or more and 6 or less, and further preferably 1 or more and 6 or less. なお、z /y を1以上6以下とすることで、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3としてCAAC−OS膜が形成されやすくなる。 Note that z 2 / y 2 With 1 to 6, CAAC-OS film is easily formed as the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3. ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:3、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:6:3、In:M:Zn=1:6:4、In:M:Zn=1:6:5、In:M:Zn=1:6:6、In:M:Zn=1:6:7、In:M:Zn=1:6:8、In:M:Zn=1:6:9等がある。 Representative examples of the atomic ratio of metal elements of the target, In: M: Zn = 1: 3: 2, In: M: Zn = 1: 3: 4, In: M: Zn = 1: 3: 6, In: M: Zn = 1: 3: 8, In: M: Zn = 1: 4: 3, In: M: Zn = 1: 4: 4, In: M: Zn = 1: 4: 5, In: M: Zn = 1: 4: 6, In: M: Zn = 1: 6: 3, In: M: Zn = 1: 6: 4, In: M: Zn = 1: 6: 5, In: M: Zn = 1: 6: 6, In: M: Zn = 1: 6: 7, In: M: Zn = 1: 6: 8, In: M: Zn = 1: 6: is 9, and the like.

なお、第1の酸化物半導体膜55_1、第2の酸化物半導体膜55_2及び第3の酸化物半導体膜55_3の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス40%の変動を含む。 Note that the first oxide semiconductor film 55_1, each second of the atomic ratio of the oxide semiconductor film 55_2 and the third oxide semiconductor film 55_3, plus or minus 40% of the variation of the above atomic ratio as an error including.

なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。 Incidentally, the atomic ratio is not limited thereto, may be used as appropriate atomic ratio in accordance with necessary semiconductor characteristics.

また、図11(D)において、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3は同じ金属原子数比でもよい。 Further, in FIG. 11 (D), the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 may be the same metal atomic ratio. 例えば、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3としてIn:Ga:Zn=1:3:2、1:3:4、または1:4:5の原子数比のIn−Ga−Zn酸化物を用いてもよい。 For example, In the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3: Ga: Zn = 1: 3: 2,1: 3: 4 or 1: 4: the atomic ratio of 5 an In it may be used -ga-Zn oxide.

または、図11(D)において、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3は異なった金属原子数比でもよい。 Or, in FIG. 11 (D), the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 may be a different metal atom ratio. 例えば、第1の酸化物半導体膜55_1としてIn:Ga:Zn=1:3:2の原子数比のIn−Ga−Zn酸化物を用い、第3の酸化物半導体膜55_3としてIn:Ga:Zn=1:3:4または1:4:5の原子数比のIn−Ga−Zn酸化物を用いてもよい。 For example, In the first oxide semiconductor film 55_1: Ga: Zn = 1: 3: using an In-Ga-Zn oxide 2 atomic ratio, In the third oxide semiconductor film 55_3: Ga: Zn = 1: 3: 4 or 1: 4: may be used 5 atomic ratio of in-Ga-Zn oxide.

第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。 The thickness of the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 is, 3nm or 100nm or less, preferably 3nm or 50nm or less. 第2の酸化物半導体膜55_2の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。 The thickness of the second oxide semiconductor film 55_2 is, 3nm or 200nm or less, preferably 3nm or 100nm or less, more preferably to 3nm or 50nm or less. なお、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3はそれぞれ第2の酸化物半導体膜55_2より厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。 Incidentally, since the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 is to reduce the thickness than the second oxide semiconductor film 55_2 respectively, to reduce the amount of change in the threshold voltage of the transistor It is possible. また、第3の酸化物半導体膜55_3に含まれる酸素が一対の導電膜68、69に拡散し、一対の導電膜68、69が酸化するのを防ぐため、第3の酸化物半導体膜55_3の膜厚は薄い方が好ましい。 Also, oxygen contained in the third oxide semiconductor film 55_3 diffuses a pair of conductive films 68 and 69, to prevent the pair of conductive films 68 and 69 to oxidation, the third oxide semiconductor film 55_3 the film thickness is thin, it is preferable.

第1の酸化物半導体膜55_1、第2の酸化物半導体膜55_2、及び第3の酸化物半導体膜55_3それぞれの界面は、STEM(Scanning Transmission Electron Microscopy)を用いて観察することができる。 The first oxide semiconductor film 55_1, the second oxide semiconductor film 55_2, and the third oxide semiconductor film 55_3 of each interface can be observed using the STEM (Scanning Transmission Electron Microscopy).

第1の酸化物半導体膜55_1、第2の酸化物半導体膜55_2、及び第3の酸化物半導体膜55_3は、実施の形態1に示す酸化物半導体膜55の結晶構造を適宜用いることができる。 The first oxide semiconductor film 55_1, the second oxide semiconductor film 55_2, and the third oxide semiconductor film 55_3 can use a crystal structure of the oxide semiconductor film 55 described in Embodiment 1 as appropriate.

第2の酸化物半導体膜55_2と比較して酸素欠損の生じにくい酸化物半導体膜を第2の酸化物半導体膜55_2の上または/及び下に接して設けることで、第2の酸化物半導体膜55_2における酸素欠損を低減することができる。 By providing in contact with the second oxide semiconductor film 55_2 compared to the oxygen deficiency resulting hard oxide semiconductor film over the second oxide semiconductor film 55_2 or / and below the second oxide semiconductor film it is possible to reduce oxygen vacancies in 55_2. また、第2の酸化物半導体膜55_2は、第2の酸化物半導体膜55_2を構成する金属元素の一以上を有する第1の酸化物半導体膜55_1または/及び第3の酸化物半導体膜55_3と接するため、第1の酸化物半導体膜55_1と第2の酸化物半導体膜55_2との界面、第2の酸化物半導体膜55_2と第3の酸化物半導体膜55_3との界面における界面準位密度が極めて低い。 Further, the second oxide semiconductor film 55_2 includes a first oxide semiconductor film 55_1 or / and the third oxide semiconductor film 55_3 having one or more metal elements constituting the second oxide semiconductor film 55_2 contact for the interface between the first oxide semiconductor film 55_1 and the second oxide semiconductor film 55_2, interface state density at the interface between the second oxide semiconductor film 55_2 and the third oxide semiconductor film 55_3 extremely low. このため、第2の酸化物半導体膜55_2に含まれる酸素欠損を低減することが可能である。 Therefore, it is possible to reduce oxygen vacancies in the second oxide semiconductor film 55_2.

また、第2の酸化物半導体膜55_2が、構成元素の異なる絶縁膜(例えば、酸化シリコン膜を含むゲート絶縁膜)と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。 Further, the second oxide semiconductor film 55_2 is, constituent elements of different insulating film (e.g., a gate insulating film including silicon oxide film) when in contact with the interface state is formed, the interface level to form a channel Sometimes. このような場合、しきい値電圧の異なる第2のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。 In this case, different from the second transistor appeared threshold voltage, the apparent threshold voltage of the transistor may fluctuate. しかしながら、第2の酸化物半導体膜55_2を構成する金属元素を一種以上含む第1の酸化物半導体膜55_1が第2の酸化物半導体膜55_2と接するため、第1の酸化物半導体膜55_1と第2の酸化物半導体膜55_2の界面に界面準位を形成しにくくなる。 However, since the first oxide semiconductor film 55_1 containing metal elements constituting the second oxide semiconductor film 55_2 least one is in contact with the second oxide semiconductor film 55_2, the first oxide semiconductor film 55_1 first the interface between the second oxide semiconductor film 55_2 becomes difficult to form the interface state. よって第1の酸化物半導体膜55_1を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。 Thus by providing a first oxide semiconductor film 55_1, it is possible to reduce variation in electrical characteristics such as threshold voltage of the transistor.

また、ゲート絶縁膜57と第2の酸化物半導体膜55_2との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。 Also, if the interface channel is formed between the gate insulating film 57 and the second oxide semiconductor film 55_2, interface scattering occurs at the interface, the field effect mobility of the transistor is lowered. しかしながら、第2の酸化物半導体膜55_2を構成する金属元素を一種以上含む第3の酸化物半導体膜55_3が第2の酸化物半導体膜55_2に接して設けられるため、第2の酸化物半導体膜55_2と第3の酸化物半導体膜55_3との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。 However, since the third oxide semiconductor film 55_3 containing metal elements constituting the second oxide semiconductor film 55_2 least one is provided in contact with the second oxide semiconductor film 55_2, the second oxide semiconductor film 55_2 and less likely scattering of carriers at the interface between the third oxide semiconductor film 55_3, it is possible to increase the field-effect mobility of the transistor.

また、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3は、絶縁膜53及びゲート絶縁膜57の構成元素が第2の酸化物半導体膜55_2へ混入し、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。 The first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 is a constituent element of the insulating film 53 and the gate insulating film 57 is mixed into the second oxide semiconductor film 55_2, the level due to impurity also it functions as a barrier film for suppressing be formed.

例えば、絶縁膜53及びゲート絶縁膜57として、シリコンを含む絶縁膜を用いる場合、絶縁膜53及びゲート絶縁膜57中のシリコン、または絶縁膜53及びゲート絶縁膜57中に混入されうる炭素が、第1の酸化物半導体膜55_1または/及び第3の酸化物半導体膜55_3の中へ界面から数nm程度まで混入することがある。 For example, as the insulating film 53 and the gate insulating film 57, the carbon case, the silicon in the insulating film 53 and the gate insulating film 57 or may be mixed into an insulating film 53 and the gate insulating film 57, using an insulating film containing silicon, it may be mixed from the interface to several nm into the first oxide semiconductor film 55_1 or / and the third oxide semiconductor film 55_3. シリコン、炭素等の不純物が第2の酸化物半導体膜55_2中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでn型化することがある。 Silicon, there is an impurity such as carbon enters into the second oxide semiconductor film 55_2 to form an impurity level, the impurity level is n-type by generating electrons serves as a donor.

しかしながら、第1の酸化物半導体膜55_1及び第3の酸化物半導体膜55_3の膜厚が、数nmよりも厚ければ、混入したシリコン、炭素等の不純物が第2の酸化物半導体膜55_2にまで到達しないため、不純物準位の影響は低減される。 However, the thickness of the first oxide semiconductor film 55_1 and the third oxide semiconductor film 55_3 is if thicker than several nm, contaminating silicon, impurities such as carbon in the second oxide semiconductor film 55_2 because it does not reach, the influence of the impurity level is reduced.

以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。 From the above, the transistor described in this embodiment is a transistor variation in electrical characteristics such as threshold voltage is reduced.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態4) (Embodiment 4)
本実施の形態では、実施の形態1乃至実施の形態3に適用可能な酸化物半導体膜の構造について、図12を用いて説明する。 In this embodiment, a structure applicable oxide semiconductor film in Embodiment 1 to Embodiment 3 will be described with reference to FIG. 12. なお、ここでは、実施の形態1に示すトランジスタを用いて説明するが、適宜実施の形態2または実施の形態3に示すトランジスタに本実施の形態を適用することが可能である。 Here, will be described by using the transistor described in Embodiment 1, it is possible to apply the present embodiment to the transistor shown in Embodiment 2 or 3 as appropriate embodiment.

本実施の形態に示すトランジスタは、図12に示すように、絶縁膜53を介して酸化物半導体膜55と重なるゲート電極73を有することを特徴とする。 Transistor described in this embodiment, as shown in FIG. 12, and having a gate electrode 73 that overlaps with the oxide semiconductor film 55 through the insulating film 53.

ゲート電極73の電位をゲート電極59と異なる電位とすることで、トランジスタのしきい値電圧を制御することが可能であり、ノーマリーオフのトランジスタを作製することができる。 The potential of the gate electrode 73 by a potential different from the gate electrode 59, it is possible to control the threshold voltage of the transistor can be manufactured normally-off transistor. または、ゲート電極73の電位をゲート電極59と同じ電位とすることで、トランジスタのオン電流を増大させることが可能である。 Or, the potential of the gate electrode 73 and the same potential as the gate electrode 59, it is possible to increase the on-current of the transistor.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態5) (Embodiment 5)
本実施の形態では、上記実施の形態で説明したトランジスタにおいて、酸化物半導体膜に適用可能な一態様について説明する。 In this embodiment, the transistors described in the above embodiment describes an embodiment that can be applied to the oxide semiconductor film.

酸化物半導体膜は、単結晶構造の酸化物半導体(以下、単結晶酸化物半導体という。)、多結晶構造の酸化物半導体(以下、多結晶酸化物半導体という。)、微結晶構造の酸化物半導体(以下、微結晶酸化物半導体という。)、及び非晶質構造の酸化物半導体(以下、非晶質酸化物半導体という。)の一以上で構成されてもよい。 The oxide semiconductor film is an oxide single crystal structure semiconductor (hereinafter, referred to as single-crystal oxide semiconductor.), An oxide semiconductor polycrystalline structure (hereinafter, referred to as a polycrystalline oxide semiconductor.), Oxide microcrystalline structure semiconductor (hereinafter, referred to as a microcrystalline oxide semiconductor.), and oxides of amorphous structure semiconductor may be composed of a (hereinafter, referred to as the amorphous oxide semiconductor.) one or more. また、酸化物半導体膜は、CAAC−OS膜で構成されていてもよい。 The oxide semiconductor film may be composed of a CAAC-OS film. また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。 The oxide semiconductor film may be composed of an oxide semiconductor having an amorphous oxide semiconductor and grain. 以下に、代表例として、CAAC−OS及び微結晶酸化物半導体について説明する。 Hereinafter, as a representative example, described CAAC-OS and microcrystalline oxide semiconductor.

<CAAC−OS> <CAAC-OS>
まずは、CAAC−OS膜について説明する。 First, a description will be given of CAAC-OS film.

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。 CAAC-OS film is one of oxide semiconductor films including a plurality of c-axis aligned crystal parts.

CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することが困難である。 CAAC-OS film transmission electron microscopy: Observation by (TEM Transmission Electron Microscope), a clear crystal unit boundaries between, i.e. grain boundaries (. Referred to as grain boundary also) it is difficult to confirm. そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 Therefore, CAAC-OS film, a reduction in the electron mobility due to the grain boundary is less likely to occur.

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。 The CAAC-OS film observed by TEM a direction substantially parallel to a sample surface (cross-sectional TEM image), in the crystal parts, metal atoms are arranged in a layered manner. 金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。 Each layer of the metal atoms (also referred to as a formation surface.) Film is formed faces the CAAC-OS film or a shape reflecting the unevenness of the upper surface, arranged in parallel with the formation surface or the top surface of the CAAC-OS film .

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。 On the other hand, the CAAC-OS film observed by TEM a direction substantially perpendicular to the sample surface (planar TEM image), it can be confirmed that the in the crystal parts, metal atoms are arranged in a triangular or hexagonal. しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 However, between different crystal parts, regularity of arrangement of metal atoms is not observed.

図13(a)は、CAAC−OS膜の断面TEM像である。 Figure 13 (a) is a cross-sectional TEM image of the CAAC-OS film. また、図13(b)は、図13(a)をさらに拡大した断面TEM像であり、理解を容易にするために原子配列を強調表示している。 Further, FIG. 13 (b) is a cross-sectional TEM image obtained by further enlarging the FIG. 13 (a), the which highlight the atomic arrangement in order to facilitate understanding.

図13(c)は、図13(a)のA−O−A'間において、丸で囲んだ領域(直径約4nm)の局所的なフーリエ変換像である。 FIG. 13 (c), the A-O-A 'between FIG. 13 (a), the a local Fourier transform image of the area circled (diameter of about 4 nm). 図13(c)より、各領域においてc軸配向性が確認できる。 13 from (c), c-axis orientation can be confirmed in each region. また、A−O間とO−A'間とでは、c軸の向きが異なるため、異なるグレインであることが示唆される。 Further, in the between between A-O and O-A ', since the direction of the c-axis are different, it is different grains is suggested. また、A−O間では、c軸の角度が14.3°、16.6°、26.4°のように少しずつ連続的に変化していることがわかる。 Further, between A-O, the angle of the c-axis is 14.3 °, 16.6 °, it can be seen that continuously changes gradually as 26.4 °. 同様に、O−A'間では、c軸の角度が−18.3°、−17.6°、−15.9°と少しずつ連続的に変化していることがわかる。 Similarly, between O-A ', the angle of the c-axis is -18.3 °, -17.6 °, it can be seen that continuously changes gradually and -15.9 °.

なお、CAAC−OS膜に対し、電子回折を行うと、配向性を示すスポット(輝点)が観測される。 Incidentally, when the CAAC-OS film in an electron diffraction spot (bright point) is observed indicating the orientation. 例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される(図14(A)参照。)。 For example, with respect to the upper surface of the CAAC-OS film, for example, (also referred to as a nanobeam electron diffraction.) Electron diffraction using 30nm or less of the electron beam than 1nm Doing, spots are observed (FIG. 14 (A) reference.).

断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。 Than the cross-sectional TEM image and the plan TEM observation, crystal portion of the CAAC-OS film is found to have orientation.

なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。 Incidentally, most of the crystal portion in the CAAC-OS film is sized to one side fits inside a cube less than 100 nm. 従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。 Accordingly, the crystal portion in the CAAC-OS film whose one side is less than 10 nm, but also the case of the size fits to 5nm or less than the cube of less than 3nm is. ただし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。 Note that when a plurality of crystal parts included in the CAAC-OS film are connected, may form a single large crystal region. 例えば、平面TEM像において、2500nm 以上、5μm 以上または1000μm 以上となる結晶領域が観察される場合がある。 For example, there are cases in the plan TEM image, 2500 nm 2 or more, the crystal region is observed to be 5 [mu] m 2 or more, or 1000 .mu.m 2 or more.

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。 To CAAC-OS film, X-rays diffraction subjected to structural analysis using a (XRD X-Ray Diffraction) device, is analyzed by CAAC-OS film of out-of-plane method with crystals of example InGaZnO 4, there when the diffraction angle (2 [Theta]) peak appears around 31 °. このピークは、InGaZnO の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。 This peak is derived from attributed to the (009) plane of the crystal of InGaZnO 4, crystals of CAAC-OS film have c-axis alignment, the c-axis is aligned in a direction substantially perpendicular to the formation surface or the top surface it is can be confirmed.

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。 On the other hand, when the CAAC-OS film is analyzed by an in-plane method in which an X-ray enters a direction substantially perpendicular to the c-axis, there is a case where 2θ peak appears in the vicinity of 56 °. このピークは、InGaZnO の結晶の(110)面に帰属される。 This peak is attributed to the (110) plane of the crystal of InGaZnO 4. InGaZnO の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。 If single-crystal oxide semiconductor film of InGaZnO 4, fixed at around 56 ° 2 [Theta], it performed the analysis while the sample was rotary normal vector of the sample surface as an axis (phi axis) a (phi scan), ( 110) peak attributed to face the equivalent crystal plane is observed six. これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。 In contrast, in the case of a CAAC-OS film, even when scanned φ and fixed at around 56 ° 2 [Theta], a peak is not clearly observed.

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。 From the above, in the CAAC-OS film, differ in the inter-crystalline portion orientation of the a-axis and b-axis is irregular, having c-axis orientation, and the normal c-axis of the formation surface or the top surface it can be seen that the oriented direction parallel to the vector. 従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。 Thus, each metal atom layer arranged in layers that are observed in the cross-sectional TEM image is a plane parallel to the ab plane of the crystal.

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。 Note that the crystal unit is formed when subjected to crystallization treatment such as by forming a CAAC-OS film or heat treatment. 上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。 As described above, c-axis of the crystal is aligned in a direction parallel to a normal vector of a surface or top surface of the CAAC-OS film. 従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。 Thus, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis is not parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.

また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。 Further, in the CAAC-OS film, distribution of c-axis aligned crystal parts is not necessarily uniform. 例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。 For example, the crystalline portion of the CAAC-OS film, when formed by the crystal growth from the vicinity of the top surface of the CAAC-OS film, the vicinity of the top surface, the ratio of c-axis aligned crystal parts than the vicinity of the formation surface it may become high. また、不純物の添加されたCAAC−OS膜は、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。 Further, the added CAAC-OS film of impurity, the region to which an impurity is added is altered, partially sometimes different regions of the percentage of c-axis aligned crystal parts are formed.

なお、InGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。 In the analysis by an out-of-plane method CAAC-OS film having a crystal of InGaZnO 4, 2 [Theta] is the other peaks 31 ° near some cases 2 [Theta] is the peak appears in the vicinity of 36 °. 2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。 Peak of 2θ at around 36 °, the part of the CAAC-OS film shows that it contains crystal having no c-axis orientation. CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。 CAAC-OS film, 2 [Theta] is a peak in the vicinity of 31 °, it is preferable that 2 [Theta] is no peak in the vicinity of 36 °.

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。 CAAC-OS film is an oxide semiconductor film having a low impurity concentration. 不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。 Impurities hydrogen, carbon, silicon, an element other than the main component of the oxide semiconductor film, such as a transition metal element. 特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 In particular, such as silicon, a strong bonding force with oxygen than the metal element included in the oxide semiconductor film element, it disturbs the atomic arrangement of the oxide semiconductor film by depriving of oxygen from the oxide semiconductor film, a crystalline It causes a decrease in the. また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 Further, heavy metals such as iron or nickel, argon, carbon dioxide, etc., because the atomic radius (or molecular radius) is large, when contained within the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film, a crystalline It causes a decrease in the. なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。 Note that the impurity contained in the oxide semiconductor film may serve as a carrier trap or a carrier generation source.

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。 Also, CAAC-OS film is an oxide semiconductor film having a low density of defect states. 例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。 For example, oxygen vacancies in the oxide semiconductor film serve as carrier traps or serve as carrier generation sources when hydrogen is captured therein.

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。 Low impurity concentration, the density of defect states is low (the number of oxygen vacancies is small), referred to as highly purified intrinsic or substantially highly purified intrinsic. 高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。 Highly purified intrinsic or substantially oxide semiconductor film of high purity intrinsic carrier generation sources is small, it has a low carrier density. 従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。 Thus, a transistor including the oxide semiconductor film is unlikely to be an electrical characteristic that has a negative threshold voltage (also referred to as a normally-on.). また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。 Moreover, highly purified intrinsic or substantially oxide semiconductor film is highly purified intrinsic is less carrier trap. そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。 Therefore, a transistor including the oxide semiconductor film has little variation in electrical characteristics, a highly reliable transistor. なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。 Charges trapped by the carrier traps in the oxide semiconductor film takes a long time to be released and may behave like fixed charges. そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。 Therefore, high impurity concentration, a transistor including a high density of defect states oxide semiconductor film, electrical characteristics in some cases becomes unstable.

また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In a transistor using the CAAC-OS film, change in electric characteristics due to irradiation with visible light or ultraviolet light is small.

また、CAAC−OS膜を用いたトランジスタを有する半導体装置は折り曲げても壊れにくい。 The semiconductor device is difficult to break even by bending with a transistor using the CAAC-OS film. このため、可撓性を有する半導体装置にCAAC−OS膜を用いたトランジスタを用いることが好ましい。 Therefore, it is preferable to use a transistor using the CAAC-OS film on a semiconductor device having flexibility.

<nc−OS> <Nc-OS>
次に、微結晶酸化物半導体膜について説明する。 Next, a description will be given microcrystalline oxide semiconductor film.

微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することが困難である場合がある。 Microcrystalline oxide semiconductor film is In an image obtained with a TEM, it may be difficult to clearly confirm the crystalline portion. 微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。 Crystal part in the microcrystalline oxide semiconductor film, 1 nm or more 100nm or less, or it is often less in size 10nm least 1 nm. 特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。 In particular, 1 nm or more 10nm or less, or nanocrystalline is 3nm or less microcrystalline than 1 nm: an oxide semiconductor film having a (nc nanocrystal), referred to as nc-OS (nanocrystalline Oxide Semiconductor) film. また、nc−OS膜は、例えば、TEMによる観察像では、結晶粒界を明確に確認することが困難である場合がある。 Further, nc-OS film, for example, In an image obtained with a TEM, it may be difficult to see clearly the grain boundaries.

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。 In the nc-OS film, a has a small area (e.g., 10 nm or less in the region above 1nm, especially 1nm or more 3nm following areas) periodicity in the atomic arrangement. また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 Further, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、膜全体で配向性が見られない。 For this reason, it is not seen the orientation of the whole film. 従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。 Therefore, nc-OS film, the analytical method may distinguish the amorphous oxide semiconductor film is not attached. 例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。 For example, the nc-OS film is subjected to structural analysis with an XRD apparatus using an X-ray having a diameter larger than the crystal unit, is analyzed by an out-of-plane method, a peak showing a crystal face is not detected. また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。 Further, the nc-OS film is subjected to electron beam electron diffraction using a large probe diameter than the crystalline portion (e.g. 50nm or more) (also referred to as a selected-area electron diffraction.), The observed diffraction pattern like halo pattern It is. 一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。 On the other hand, the nc-OS film is subjected nanobeam electron diffraction using an electron beam of smaller probe diameter than the size is close or crystals of the crystal portion, the spot is observed. また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。 Further, in a nanobeam electron diffraction to nc-OS film, (a ring shape) as to draw a circle in some cases regions with high luminance is observed. また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある(図14(B)参照。)。 Further, in a nanobeam electron diffraction to nc-OS film, a plurality of spots are shown in a ring-like area (see FIG. 14 (B).).

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。 nc-OS film is an oxide semiconductor film having regularity than the amorphous oxide semiconductor film. そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。 Therefore, nc-OS film density of defect states than the amorphous oxide semiconductor film is lowered. ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 However, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。 Therefore, nc-OS film a higher density of defect states than the CAAC-OS film.

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。 Note that the oxide semiconductor film, for example, amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, and a CAAC-OS film may be a laminated film including two or more.

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。 When the oxide semiconductor film has a plurality of structures, there are cases where structural analysis is made possible by using a nanobeam electron diffraction.

図14(C)に、電子銃室70と、電子銃室70の下の光学系72と、光学系72の下の試料室74と、試料室74の下の光学系76と、光学系76の下の観察室80と、観察室80に設置されたカメラ78と、観察室80の下のフィルム室82と、を有する透過電子回折測定装置を示す。 In FIG. 14 (C), the electron gun chamber 70, an optical system 72 under the electron gun chamber 70, a sample chamber 74 below the optical system 72, an optical system 76 under the sample chamber 74, an optical system 76 It shows an observation chamber 80 under a camera 78 installed in the observation room 80, under the observation room 80 and the film chamber 82, the transmission electron diffraction measurement apparatus having a. カメラ78は、観察室80内部に向けて設置される。 The camera 78 is installed toward the inside observation chamber 80. なお、フィルム室82を有さなくても構わない。 It should be noted, may also not have a film chamber 82.

また、図14(D)に、図14(C)で示した透過電子回折測定装置内部の構造を示す。 Further, in FIG. 14 (D), it shows a transmission electron diffraction measurement device inside the structure shown in FIG. 14 (C). 透過電子回折測定装置内部では、電子銃室70に設置された電子銃から放出された電子が、光学系72を介して試料室74に配置された物質88に照射される。 Transmitting the internal electron diffractometer, electrons emitted from an electron gun installed in the electron gun chamber 70 is irradiated to the substance 88 located in the sample chamber 74 through the optical system 72. 物質88を通過した電子は、光学系76を介して観察室80内部に設置された蛍光板92に入射する。 Electrons passing through the material 88 is incident on the fluorescent plate 92 installed inside the observation chamber 80 through the optical system 76. 蛍光板92では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。 In the fluorescent plate 92, it is possible to measure the transmission electron diffraction pattern by pattern corresponding to the intensity of the incident electrons appear.

カメラ78は、蛍光板92を向いて設置されており、蛍光板92に現れたパターンを撮影することが可能である。 The camera 78 is installed facing the fluorescent plate 92, it is possible to take a pattern appearing on the fluorescent plate 92. カメラ78のレンズの中央、および蛍光板92の中央を通る直線と、蛍光板92の上面と、の為す角度は、例えば、15°以上80°以下、30°以上75°以下、または45°以上70°以下とする。 Center of the lens of the camera 78, and a straight line passing through the center of the fluorescent plate 92, the upper surface of the fluorescent plate 92, angle formed of, for example, 15 ° or more than 80 °, 70 ° 30 ° or 75 ° or less, or more than 45 ° below that. 該角度が小さいほど、カメラ78で撮影される透過電子回折パターンは歪みが大きくなる。 As the angle is smaller, transmission electron diffraction pattern captured by the camera 78 is distorted increases. ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。 However, if you know in advance the angle is, it is possible to correct the distortion of the transmission electron diffraction patterns obtained. なお、カメラ78をフィルム室82に設置しても構わない場合がある。 Incidentally, there are cases where it is also possible to install the camera 78 to the film chamber 82. 例えば、カメラ78をフィルム室82に、電子84の入射方向と対向するように設置してもよい。 For example, the camera 78 to the film chamber 82, may be provided to the incident direction facing the electron 84. この場合、蛍光板92の裏面から歪みの少ない透過電子回折パターンを撮影することができる。 In this case, it is possible to take a less distortion transmission electron diffraction pattern from the back surface of the fluorescent plate 92.

試料室74には、試料である物質88を固定するためのホルダが設置されている。 The sample chamber 74, the holder for securing the material 88 which is a sample is placed. ホルダは、物質88を通過する電子を透過するような構造をしている。 Holder has a structure that transmits the electrons passing through the material 88. ホルダは、例えば、物質88をX軸、Y軸、Z軸などに移動させる機能を有していてもよい。 Holder, e.g., X-axis material 88, Y-axis, may have a function of moving in the Z-axis. ホルダの移動機能は、例えば、1nm以上10nm以下、5nm以上50nm以下、10nm以上100nm以下、50nm以上500nm以下、100nm以上1μm以下などの範囲で移動させる精度を有すればよい。 Moving function of the holder, for example, 1 nm or more 10nm or less, 5 nm or more 50nm or less, 10nm or 100nm or less, 50nm or 500nm or less, if it has the accuracy of moving in a range such 100nm or 1μm or less. これらの範囲は、物質88の構造によって最適な範囲を設定すればよい。 These ranges may be set an optimum range depending on the structure of the material 88.

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。 Next, using a transmission electron diffraction measurement apparatus described above, a method for measuring a transmission electron diffraction pattern of the material.

例えば、図14(D)に示すように物質におけるナノビームである電子84の照射位置を変化させる(スキャンする)ことで、物質の構造が変化していく様子を確認することができる。 For example, (scanned) to change the irradiation position of the electron 84 is a nanobeam in substance as shown in FIG. 14 (D) that is, it is possible to see how the structure of the material will change. このとき、物質88がCAAC−OS膜であれば、図14(A)に示したような回折パターンが観測される。 In this case, material 88 is as long as CAAC-OS film, a diffraction pattern as shown in FIG. 14 (A) is observed. または、物質88がnc−OS膜であれば、図14(B)に示したような回折パターンが観測される。 Or, material 88 if nc-OS film, a diffraction pattern as shown in FIG. 14 (B) is observed.

ところで、物質88がCAAC−OS膜であったとしても、部分的にnc−OS膜などと同様の回折パターンが観測される場合がある。 Meanwhile, there is a case material 88 is even a CAAC-OS film, partially similar to the diffraction pattern and the like nc-OS film is observed. したがって、CAAC−OS膜の良否は、一定の範囲におけるCAAC−OS膜の回折パターンが観測される領域の割合(CAAC化率ともいう。)で表すことができる場合がある。 Therefore, the quality of the CAAC-OS film may can be represented by the ratio of the area where the diffraction pattern of the CAAC-OS film in a predetermined range is observed (also referred to as a CAAC rate.). 例えば、良質なCAAC−OS膜であれば、CAAC化率は、50%以上、好ましくは80%以上、さらに好ましくは90%以上、より好ましくは95%以上となる。 For example, if the quality CAAC-OS film, CAAC rate is 50% or more, preferably 80% or more, more preferably 90% or more, more preferably 95% or more. なお、CAAC−OS膜と異なる回折パターンが観測される領域の割合を非CAAC化率と表記する。 Incidentally, it denoted the ratio of the area of ​​the diffraction pattern that is different from the CAAC-OS film is observed with the non CAAC rate.

一例として、成膜直後(as−sputteredと表記。)、または酸素を含む雰囲気における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。 As an example, immediately after deposition (as-sputtered and notation.), Or to the upper surface of each sample with a CAAC-OS film after 450 ° C. heat treatment in an atmosphere containing oxygen, it was obtained scanned while a transmission electron diffraction pattern . ここでは、5nm/秒の速度で60秒間スキャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画に変換することで、CAAC化率を導出した。 Here, the observed diffraction pattern while scanning 60 seconds at a speed of 5 nm / sec, the observed diffraction pattern by converting the still image every 0.5 seconds, to derive the CAAC rate. なお、電子線としては、プローブ径が1nmのナノビームを用いた。 As the electron beam probe diameter was used nanobeam of 1 nm. なお、同様の測定は6試料に対して行った。 The same measurement was conducted on 6 samples. そしてCAAC化率の算出には、6試料における平均値を用いた。 And the calculation of CAAC rate, using the average value in 6 samples.

各試料におけるCAAC化率を図15(A)に示す。 The CAAC rate in each sample is shown in FIG. 15 (A). 成膜直後のCAAC−OS膜のCAAC化率は75.7%(非CAAC化率は24.3%)であった。 CAAC rate of CAAC-OS film immediately after the film formation is 75.7% (non CAAC rate is 24.3%) was. また、450℃加熱処理後のCAAC−OS膜のCAAC化率は85.3%(非CAAC化率は14.7%)であった。 Also, 450 ° C. CAAC rate of CAAC-OS film after heat treatment was 85.3% (non CAAC rate 14.7%). 成膜直後と比べて、450℃加熱処理後のCAAC化率が高いことがわかる。 Compared with immediately after the film formation, it can be seen that high CAAC rate after 450 ° C. heat treatment. 即ち、高い温度(例えば400℃以上)における加熱処理によって、非CAAC化率が低くなる(CAAC化率が高くなる)ことがわかる。 That is, by heat treatment at high temperatures (e.g. 400 ° C. or higher), non CAAC rate is low (CAAC rate is increased) can be seen. また、500℃未満の加熱処理においても高いCAAC化率を有するCAAC−OS膜が得られることがわかる。 Further, it is understood that the CAAC-OS film having high CAAC rate even in the heat treatment of less than 500 ° C. is obtained.

ここで、CAAC−OS膜と異なる回折パターンのほとんどはnc−OS膜と同様の回折パターンであった。 Here, most of the different diffraction patterns and CAAC-OS film was diffraction pattern similar to the nc-OS film. また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。 Further, the amorphous oxide semiconductor film in the measurement area, could not be confirmed. したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される。 Therefore, by the heat treatment, the area having the same structure as nc-OS film is rearranged under the influence of the structure of adjacent regions, it is suggested that turned into CAAC.

図15(B)および図15(C)は、成膜直後および450℃加熱処理後のCAAC−OS膜の平面TEM像である。 Figure 15 (B) and FIG. 15 (C) is a plane TEM image of the CAAC-OS film immediately after and 450 ° C. heat treatment after the film formation. 図15(B)と図15(C)とを比較することにより、450℃加熱処理後のCAAC−OS膜は、膜質がより均質であることがわかる。 Figure 15 (B) and by comparison of FIG. 15 (C), CAAC-OS film after 450 ° C. heat treatment, it can be seen that the film quality is more uniform. 即ち、高い温度における加熱処理によって、CAAC−OS膜の膜質が向上することがわかる。 That is, by heat treatment at high temperatures, it can be seen that improved film quality CAAC-OS film.

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。 The use of such a measuring method, there are cases where structural analysis of the oxide semiconductor film having a plurality of structures is possible.

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。 Incidentally, such a configuration and method shown in this embodiment can be combined as appropriate with any structure and method in the other embodiments.

(実施の形態6) (Embodiment 6)
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。 In this embodiment, a configuration example of a display device of one embodiment of the present invention.

<構成例> <Configuration Example>
図16(A)は、本発明の一態様の表示装置の上面図であり、図16(B)は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。 FIG. 16 (A) is a top view of one embodiment of a display device of the present invention, FIG. 16 (B) can be used when the pixel of a display device of one embodiment of the present invention is applied to a liquid crystal element it is a circuit diagram illustrating a pixel circuit. また、図16(C)は、本発明の一態様の表示装置の画素に有機EL素子を適用する場合に用いることができる画素回路を説明するための回路図である。 Further, FIG. 16 (C) is a circuit diagram illustrating a pixel circuit that can be used when applying the organic EL element in a pixel of a display device of one embodiment of the present invention.

画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。 Transistor provided in the pixel portion can be formed according to the above embodiment. また、当該トランジスタはnチャネル型とすることが容易なので、駆動回路のうち、nチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。 Further, the transistor is so easy to the n-channel type, among driver circuits is formed over the same substrate as the transistor of the pixel portion part of the driver circuit that can include n-channel transistors. このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。 In this way, by using the transistor described in the above embodiment the pixel portion and the driving circuit, it is possible to provide a highly reliable display device.

アクティブマトリクス型表示装置のブロック図の一例を図16(A)に示す。 An example of a block diagram of an active matrix display device shown in FIG. 16 (A). 表示装置の基板700上には、画素部701、第1の走査線駆動回路702、第2の走査線駆動回路703、信号線駆動回路704を有する。 On the substrate 700 of the display device includes a pixel portion 701, a first scan line driver circuit 702, the second scan line driver circuit 703, a signal line driver circuit 704. 画素部701には、複数の信号線が信号線駆動回路704から延伸して配置され、複数の走査線が第1の走査線駆動回路702、及び第2の走査線駆動回路703から延伸して配置されている。 The pixel portion 701 is disposed so as to stretch a plurality of signal lines from the signal line driver circuit 704, a plurality of scanning lines extending from the first scan line driver circuit 702, and the second scan line driver circuit 703 It is located. なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。 Note that in cross regions of the scan lines and the signal lines, pixels each having a display element are arranged in matrix. また、表示装置の基板700はFPC(Flexible Printed Circuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続されている。 The substrate 700 of the display device through a connection portion such as a FPC (Flexible Printed Circuit), which is connected to a timing control circuit (also referred to as control IC).

図16(A)では、第1の走査線駆動回路702、第2の走査線駆動回路703、信号線駆動回路704は、画素部701と同じ基板700上に形成される。 In FIG. 16 (A), the first scan line driver circuit 702, the second scan line driver circuit 703, the signal line driver circuit 704 are formed on the same substrate 700 on the pixel portion 701. そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。 Accordingly, the number of components such as a driving circuit that are externally provided is reduced, it is possible to reduce the cost. また、基板700外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。 Also, if the driver circuit is provided on the substrate 700 outside the wiring would need to be extended occur, increases the number of connections between the wires. 同じ基板700上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。 If the driver circuit is provided on the same substrate 700 on its connections between wires can be reduced, thereby improving the improvement of the reliability or yield.

<液晶表示装置> <A liquid crystal display device>
また、画素の回路構成の一例を図16(B)に示す。 Illustrates an example of a circuit configuration of the pixel in FIG. 16 (B). ここでは、VA型液晶表示装置の画素に適用することができる画素回路を示す。 Here, a pixel circuit that can be applied to a pixel of a VA-type liquid crystal display device.

この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。 This pixel circuit is applicable to the structure having a plurality of pixel electrodes in one pixel. それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。 Each pixel electrode is connected to different transistors, each transistor is configured to be driven by different gate signal. これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。 Thus, a signal applied to each pixel electrode of the pixel that is multi-domain can be controlled independently.

トランジスタ716のゲート配線712と、トランジスタ717のゲート配線713には、異なるゲート信号を与えることができるように分離されている。 A gate wiring 712 of the transistor 716, the gate wiring 713 of the transistor 717 are separated so as to be able to provide different gate signal. 一方、データ線として機能するソース電極またはドレイン電極714は、トランジスタ716とトランジスタ717で共通に用いられている。 On the other hand, the source electrode or the drain electrode 714 functioning as a data line is used in common for transistors 716 and transistor 717. トランジスタ716とトランジスタ717は上記実施の形態で説明するトランジスタを適宜用いることができる。 Transistor 716 and the transistor 717 can be used as appropriate transistor described in the above embodiments. これにより、信頼性の高い液晶表示装置を提供することができる。 Thus, it is possible to provide a highly reliable liquid crystal display device.

トランジスタ716と電気的に接続する第1の画素電極と、トランジスタ717と電気的に接続する第2の画素電極の形状について説明する。 A first pixel electrode connected to the transistor 716 electrically, the shape of the second pixel electrode connected to the transistor 717 electrically be described. 第1の画素電極と第2の画素電極の形状は、スリットによって分離されている。 The shape of the first pixel electrode and second pixel electrodes are separated by a slit. 第1の画素電極はV字型に広がる形状を有し、第2の画素電極は第1の画素電極の外側を囲むように形成される。 The first pixel electrode has a shape extending in a V-shape, the second pixel electrode is formed so as to surround the outside of the first pixel electrode.

トランジスタ716のゲート電極はゲート配線712と接続され、トランジスタ717のゲート電極はゲート配線713と接続されている。 The gate electrode of the transistor 716 is connected to the gate wiring 712, the gate electrode of the transistor 717 is connected to the gate line 713. ゲート配線712とゲート配線713に異なるゲート信号を与えてトランジスタ716とトランジスタ717の動作タイミングを異ならせ、液晶の配向を制御できる。 Given different gate signals to the gate line 712 and the gate wiring 713 with different operation timings of the transistor 716 and the transistor 717 can control the alignment of the liquid crystal.

また、容量配線710と、誘電体として機能するゲート絶縁膜と、第1の画素電極または第2の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。 The capacitor wiring 710, a gate insulating film functioning as a dielectric, may be formed a holding capacitor between the first pixel electrode or the second pixel electrode and the capacitor electrode electrically connected.

マルチドメイン構造は、一画素に第1の液晶素子718と第2の液晶素子719を備える。 Multi-domain structure is provided with a first liquid crystal element 718 in one pixel of the second liquid crystal element 719. 第1の液晶素子718は第1の画素電極と対向電極とその間の液晶層とで構成され、第2の液晶素子719は第2の画素電極と対向電極とその間の液晶層とで構成される。 The first liquid crystal element 718 is composed of a first pixel electrode and the counter electrode and a liquid crystal layer therebetween, the second liquid crystal element 719 is composed of the second pixel electrode and the counter electrode and a liquid crystal layer therebetween .

なお、図16(B)に示す画素回路は、これに限定されない。 Note that the pixel circuit shown in FIG. 16 (B) is not limited thereto. 例えば、図16(B)に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。 For example, a switch, a resistor, a capacitor in FIG. 16 (B), a resistor, a capacitor, a transistor, sensor, or the like may be added to the logic circuit.

<有機EL表示装置> <Organic EL Display Device>
画素の回路構成の他の一例を図16(C)に示す。 Another example of a circuit configuration of the pixel shown in FIG. 16 (C). ここでは、有機EL素子を用いた表示装置の画素構造を示す。 Here, a pixel structure of a display device using an organic EL element.

有機EL素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。 The organic EL element, by application of voltage to a light-emitting element, electrons from one of the pair of electrodes, holes from the other are injected into a layer including a light-emitting organic compound, and thus current flows. そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。 Then, electrons and holes are recombined, and thus the light-emitting organic compound forms an excited state, and light is emitted when the excited state returns to a ground state. このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 Owing to such a mechanism, such a light-emitting element is called a current-excitation light-emitting element.

図16(C)は、適用可能な画素回路の一例を示す図である。 FIG. 16 (C) illustrates an example of a pixel circuit applicable. ここではnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。 Here, an example of using two n-channel transistors in one pixel. なお、本発明の一態様の酸化物半導体膜は、nチャネル型のトランジスタのチャネル形成領域に用いることができる。 Note that the oxide semiconductor film of one embodiment of the present invention can be used for a channel formation region of the n-channel transistor. また、当該画素回路は、デジタル時間階調駆動を適用することができる。 Further, the pixel circuit can be applied to digital time gray scale driving.

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。 A description will be given of the operation of the pixel in the case of applying the configuration and digital time grayscale driving of a pixel circuit applicable.

画素720は、スイッチング用トランジスタ721、駆動用トランジスタ722、発光素子724及び容量素子723を有している。 Pixel 720 includes a switching transistor 721, a driving transistor 722, the light emitting element 724 and a capacitor 723. スイッチング用トランジスタ721は、ゲート電極が走査線726に接続され、第1の電極(ソース電極及びドレイン電極の一方)が信号線725に接続され、第2の電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ722のゲート電極に接続されている。 Switching transistor 721 has a gate electrode connected to the scanning line 726, a first electrode (one of a source electrode and a drain electrode) is connected to the signal line 725, a second electrode (the other of the source electrode and the drain electrode) It is connected to a gate electrode of the driver transistor 722. 駆動用トランジスタ722は、ゲート電極が容量素子723を介して電源線727に接続され、第1の電極が電源線727に接続され、第2の電極が発光素子724の第1の電極(画素電極)に接続されている。 The driver transistor 722 is connected to the power supply line 727 is a gate electrode through the capacitor 723, a first electrode connected to the power supply line 727, the second electrode and the first electrode (pixel electrode of the light emitting element 724 )It is connected to the. 発光素子724の第2の電極は共通電極728に相当する。 A second electrode of the light emitting element 724 corresponds to a common electrode 728. 共通電極728は、同一基板上に形成される共通電位線と電気的に接続される。 The common electrode 728, a common potential line electrically connected to be formed on the same substrate.

スイッチング用トランジスタ721および駆動用トランジスタ722は上記実施の形態で説明するトランジスタを適宜用いることができる。 Switching transistor 721 and the driving transistor 722 can be used as appropriate transistor described in the above embodiments. これにより、信頼性の高い有機EL表示装置を提供することができる。 Thus, it is possible to provide a highly reliable organic EL display device.

発光素子724の第2の電極(共通電極728)の電位は低電源電位に設定する。 Potential of the second electrode of the light emitting element 724 (the common electrode 728) is set to the low power supply potential. なお、低電源電位とは、電源線727に供給される高電源電位より低い電位であり、例えばGND、0Vなどを低電源電位として設定することができる。 Note that the low power supply potential is a potential lower than the high power supply potential supplied to the power supply line 727 can be set, for example, GND, 0V or the like as a low power supply potential. 発光素子724の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子724に印加することにより、発光素子724に電流を流して発光させる。 Set the high power supply potential and the low power supply potential such that the forward threshold voltage or more light-emitting elements 724, by applying the potential difference to the light emitting element 724 to emit by applying a current to the light emitting element 724. なお、発光素子724の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。 Note that the forward voltage of the light-emitting element 724 indicates a voltage at which a desired luminance, and includes at least forward threshold voltage.

なお、容量素子723は駆動用トランジスタ722のゲート容量を代用することにより省略できる。 Note that the capacitor 723 can be omitted by substituting the gate capacitance of the driving transistor 722. 駆動用トランジスタ722のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。 The gate capacitance of the driving transistor 722 may be capacitance between the channel formation region and the gate electrode is formed.

次に、駆動用トランジスタ722に入力する信号について説明する。 Next, a description will be given signal input to the driver transistor 722. 電圧入力電圧駆動方式の場合、駆動用トランジスタ722が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ722に入力する。 For a voltage-input voltage driving method, or the driver transistor 722 is turned sufficiently, the video signal such that the two states of or off, and inputs the driving transistor 722. なお、駆動用トランジスタ722を線形領域で動作させるために、電源線727の電圧よりも高い電圧を駆動用トランジスタ722のゲート電極にかける。 Incidentally, applying a driving transistor 722 to operate in a linear region, a voltage higher than the voltage of the power supply line 727 to the gate electrode of the driver transistor 722. また、信号線725には、電源線電圧に駆動用トランジスタ722の閾値電圧Vthを加えた値以上の電圧をかける。 Further, the signal line 725, applying a value more than the voltage obtained by adding the threshold voltage Vth of the driving transistor 722 to the power supply line voltage.

アナログ階調駆動を行う場合、駆動用トランジスタ722のゲート電極に発光素子724の順方向電圧に駆動用トランジスタ722の閾値電圧Vthを加えた値以上の電圧をかける。 In the case of performing analog grayscale driving, applying a threshold voltage value more than the voltage obtained by adding Vth of the driving transistor 722 in the forward voltage of the light-emitting element 724 to the gate electrode of the driver transistor 722. なお、駆動用トランジスタ722が飽和領域で動作するようにビデオ信号を入力し、発光素子724に電流を流す。 The driving transistor 722 is the input video signal so as to operate in a saturation region, a current flows to the light emitting element 724. また、駆動用トランジスタ722を飽和領域で動作させるために、電源線727の電位を、駆動用トランジスタ722のゲート電位より高くする。 Further, in order to operate the driving transistor 722 in the saturation region, the potential of the power supply line 727 is set higher than the gate potential of the driver transistor 722. ビデオ信号をアナログとすることで、発光素子724にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。 The video signal is an analog signal, a current according to the video signal to the light emitting element 724, it is possible to perform analog grayscale driving.

なお、画素回路の構成は、図16(C)に示す画素構成に限定されない。 Note that the configuration of the pixel circuit is not limited to the pixel structure illustrated in FIG. 16 (C). 例えば、図16(C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。 For example, the switch in the pixel circuit shown in FIG. 16 (C), a resistor, a capacitor, a sensor may be added, such as transistors or logic circuits.

図16で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極(第1の電極)、高電位側にドレイン電極(第2の電極)がそれぞれ電気的に接続される構成とする。 When applying the transistor exemplified in the form of the circuit illustrated in the above embodiment in FIG. 16, the source electrode on the low potential side (first electrode), a drain electrode to the high potential side (second electrode) is electrically respectively and connected configurations. さらに、制御回路等により第1のゲート電極の電位を制御し、第2のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 Furthermore, the potential of the first gate electrode is controlled by the control circuit or the like, such as a second potential lower than the potential applied to the source electrode by wiring (not shown) to the gate electrode, which can enter the potential exemplified above configuration and do it.

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。 For example, in this specification and the like, a display element, a display device which is a device having a display element, the light-emitting element, and a device having a light emitting element emitting device, the use of a variety of forms, or have a variety of devices It can be. 表示素子、表示装置、発光素子または発光装置は、例えば、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェアレンス・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉 Display element, a display device, the light emitting device or a light emitting device, for example, EL (electroluminescence) element (EL element including organic and inorganic materials, an organic EL element, an inorganic EL element), LED (white LED, a red LED, a green LED, etc. blue LED), a transistor (a transistor which emits light depending on current), an electron emitter, a liquid crystal element, electronic ink, an electrophoretic element, a grating light valve (GLV), a plasma display (PDP), MEMS (micro electro mechanical system) display device using a digital micromirror device (DMD), DMS (digital micro shutter), MIRASOL (registered trademark), IMOD (interference modulation) elements, MEMS display element shutter method, light interference 式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。 It has MEMS display element of the formula, electrowetting element, a piezoelectric ceramic display, at least one of a display device using a carbon nanotube. これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。 In addition to these, the electric or magnetic action, contrast, brightness, reflectance, etc. transmittance may have a display medium changes. EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。 Examples of display devices using an EL element, there is an EL display. 電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)またはSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。 Examples of display devices having electron emitters, field emission display (FED) or SED system flat display (SED: Surface-conduction Electron-emitter Display), and the like. 液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。 Examples of a display device using a liquid crystal element, a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct-view liquid crystal display, a projection liquid crystal display) and the like. 電子インク、電子粉流体、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。 As an example of a display device using electronic ink, electronic liquid powder or an electrophoretic element, or the like electronic paper. なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。 In the case of realizing a transflective liquid crystal display or a reflective liquid crystal display, part of the pixel electrode, or all of, it is sufficient to have a function as a reflective electrode. 例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。 For example, part of the pixel electrode, or all of, it is sufficient to have an aluminum, silver, or the like. さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。 Furthermore, in that case, under the reflective electrode, it is also possible to provide a memory circuit such as SRAM. これにより、さらに、消費電力を低減することができる。 This further can reduce power consumption.

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with other embodiments disclosed at least partially herein.

(実施の形態7) (Embodiment 7)
本実施の形態では、酸化物半導体膜が、酸素欠損及び水素を含むことで、抵抗率が低減することについて説明する。 In this embodiment, the oxide semiconductor film, it contains oxygen vacancies and hydrogen, the resistivity will be described reducing. 具体的には、上述した酸化物半導体膜55に含まれる第2の領域55b、55cに形成されるV Hについて説明する。 Specifically, the second region 55b in the oxide semiconductor film 55 described above, the V O H formed 55c will be described. なお、ここでは、酸素欠損V 中に水素原子Hがある状態をV Hと表記する。 Here, it denoted a state where there is hydrogen atom H in an oxygen-deficient V O and V O H.

<1−a 計算手法> <1-a calculation method>
ここで、In−Ga−Zn酸化物(以下、IGZOと示す。)中の酸素欠損(以下、V と示す。)及び水素が同時に存在することによる影響を、第一原理計算を用いて調べた。 Here, an In-Ga-Zn oxide (hereinafter, referred to as IGZO.) Oxygen deficiency in (hereinafter, referred to as V O.) The impact of and hydrogen are simultaneously present, examined using first principle calculation It was. はじめに、V のできやすい酸素サイト、及び水素原子の存在形態を調べた。 First, it tends to oxygen site of V O, and were examined for the presence form of hydrogen atoms. 次に、V の内側または外側における水素原子の安定性について調べた。 Next we examined the stability of the hydrogen atoms in the inside or outside of the V O. 最後に、安定に存在しやすい欠陥の遷移レベルを算出した。 Finally, to calculate the transition level of the stably exist easily defect.

第一原理計算には、Vienna Ab initio Simulation Package(VASP)を使用した。 The first principles calculations were used Vienna Ab initio Simulation Package (VASP). また、ハイブリッド汎関数には、Heyd−Scuseria−Ernzerhof(HSE)汎関数を用い、交換相関ポテンシャルには、Perdew−Burke−Ernzerhof(PBE)型のGeneralized−Gradient−Approximation(GGA)を用い、擬ポテンシャルにはprojector augmented−wave(PAW)法を用いた。 Further, the hybrid functional, using Heyd-Scuseria-Ernzerhof (HSE) functional, the exchange-correlation potential, using Perdew-Burke-Ernzerhof (PBE) type Generalized-Gradient-Approximation (GGA), pseudopotential using the projector augmented-wave (PAW) method is used to. の内側または外側における水素原子の安定性に関する計算ではGGAを使用し、形成エネルギーや遷移レベルの計算ではバンドギャップの精度が要求されるためHSE汎関数を使用した。 The calculations for the stability of the hydrogen atoms in the inside or outside of the V O using GGA, the formation energy and transition level calculation using HSE functionals for the accuracy of the band gap is required. GGAを用いた場合、エネルギーのカットオフは500eV、k−pointはMonkhorst−Packメッシュの2×2×3サンプリングとした。 When using GGA, energy cutoff 500 eV, k-point was 2 × 2 × 3 sampling Monkhorst-Pack mesh. また、HSE汎関数を用いた場合、エネルギーのカットオフは800eV、k−pointのサンプリングはΓ点のみとした。 In the case of using the HSE functional, energy cutoff 800 eV, sampling k-point it was Γ point only. また、HSE汎関数におけるスクリーニングパラメータを2nm −1 、Hartree−Fockの交換項の比率を0.25とした。 Furthermore, screening parameters 2 nm -1 in HSE functional, the ratio of the exchange term of Hartree-Fock and 0.25.

<1−b 欠陥の形成エネルギー> <Formation energy of 1-b defect>
欠陥濃度cは、欠陥Dの形成エネルギー(E form (D))及び数式(1)より算出される。 Defect concentration c is calculated from the formation energy of the defect D (E form (D)) and Equation (1).

ここで、N sitesは欠陥Dが形成されうるサイトの数、k はボルツマン定数、Tは温度である。 Here, N sites the number of sites the defect D may be formed, k B is the Boltzmann constant, T is the temperature. つまり、形成エネルギーが小さいほど欠陥Dは形成されやすいといえる。 That is, as the defect D formation energy is small it can be said that the easily formed. そこで、形成エネルギーを、数式(2)式より算出した。 Therefore, the formation energy was calculated from Equation (2) below.

ここで、E tot (D )は電荷qの欠陥Dをもつセルの全エネルギー、E tot (bulk)は完全結晶の全エネルギー、Δn は原子iの増減数、μ は原子iの化学ポテンシャル、ε VBMは価電子帯上端(VBM)のエネルギー、ΔV は参照ポテンシャルに関する補正項、E はフェルミエネルギーである。 Here, E tot (D q) is the total energy of the cell with a defect D of the charge q, E tot (bulk) is the total energy of the perfect crystal, [Delta] n i is increased or decreased number of atoms i, mu i is the chemical of atoms i potential, epsilon VBM energy of valence band maximum (VBM), ΔV q is a correction term relating to the reference potential, is E F is the Fermi energy. このとき、フェルミエネルギーが0eVの位置は、VBMに相当する。 At this time, the Fermi energy positions of 0eV corresponds to VBM. 化学ポテンシャルは環境に依存する。 Chemical potential is dependent on the environment. そこで、酸素の化学ポテンシャル(μ )の上限(酸素リッチ条件)を酸素分子の全エネルギーの半分とした。 Therefore, the upper limit of the oxygen chemical potential (mu O) (oxygen rich condition) and half of the total energy of the oxygen molecule. この時の水素の化学ポテンシャル(μ )は、水分子の全エネルギーから酸素の化学ポテンシャルを引いた値の半分とした。 Chemical potential of hydrogen at this time (mu H) was set to half the value obtained by subtracting the oxygen chemical potential from the total energy of the water molecules.

なお、酸素リッチ条件とは、例えば、酸素欠損が生じたときに、該酸素欠損に酸素が入りやすい条件、即ち、酸素欠損の形成が抑制される条件である。 Note that the oxygen-rich conditions, for example, when oxygen deficiency occurs, oxygen enters easily condition to the oxygen deficiency, i.e., a condition for formation of the oxygen deficiency is suppressed.

一方、水素リッチ条件での水素の化学ポテンシャル(μ )は水素分子の全エネルギーの半分とし、この時の酸素の化学ポテンシャルは、下限(酸素プア条件)となるが、水分子の全エネルギーからμ の2倍を引いた値とした。 On the other hand, the hydrogen chemical potential of hydrogen-rich conditions (mu H) is half the total energy of the hydrogen molecule, the chemical potential at this time oxygen is the lower limit (oxygen-poor condition), the total energy of the water molecules and a value obtained by subtracting twice the μ H.

なお、酸素プア条件とは、酸素欠損が生じたときに、酸素欠損の形成が促進される条件である。 Note that the oxygen-poor conditions, when oxygen deficiency occurs, the condition is the formation of oxygen vacancies is accelerated.

<1−c 欠陥の遷移レベル> <Transition level of 1-c defect>
欠陥の種類によっては、異なる荷電状態への遷移を伴う準位(遷移レベルともいう。)がバンドギャップ内に存在し、準位の深さとフェルミ準位の位置によってキャリアの捕獲や放出の要因となる。 Depending on the type of the defect, (also referred to as a transition level.) Level with the transition to a different charge state exist within the band gap, and causes the capture and release of the carrier by the location of the level of the depth and the Fermi level Become. そこで、欠陥Dの遷移レベル(ε(q/q'))を、以下の数式(3)より算出した。 Therefore, the transition level of the defect D (ε (q / q ')), with equation (3) below.

数式(3)より得られる値は、価電子帯上端を0.0eVとした時の遷移レベルの位置を表す。 Value obtained from Equation (3) represents the position of the transition level when the upper end of the valence band and 0.0EV. 言い換えると、バンドギャップから遷移レベルを引いた値は、伝導帯下端(CBM)からの深さに相当することになる。 In other words, the value obtained by subtracting the transition level from the band gap will correspond to the depth from the bottom of the conduction band (CBM). また、フェルミ準位がε(q/q')よりも価電子帯側であれば、その欠陥は荷電状態qで安定であり、伝導帯側であれば、その欠陥は荷電状態q'で安定であるといえる。 Also, 'if the valence electron band side than the defect is stable in the charged state q, if the conduction band side, the defect may charge state q Fermi level epsilon (q / q)' stable in You can say that.

<1−d 原子の拡散> <Diffusion of 1-d atom>
次に、Nudged Elastic Band(NEB)法を用いて、原子の拡散過程における経路および活性障壁を調べた。 Next, with reference to Nudged Elastic Band (NEB) method to examine the route and activity barrier in the diffusion process of the atom. NEB法とは、始状態と終状態を結ぶ状態の中で必要なエネルギーが最も低くなる状態を探し出す手法である。 The NEB method is a technique to find a state where the energy is lowest required in a state connecting the start state and final state. 原子が受ける力が0.5eV/nm以下となるまで原子座標を緩和させる計算を行った。 Atom receives force was calculated to relieve atomic coordinates until less 0.5 eV / nm.

<1−e 計算構造> <1-e calculation structure>
通常、欠陥を有するセルは、完全結晶に対して1個の欠陥が存在するように作成されるが、3次元の周期境界条件を設定するため、欠陥同士の相互作用を小さくするには欠陥同士の間隔を広げる、つまり、格子サイズを大きくする必要がある。 Usually, the cell having a defect, although one defect relative to a perfect crystal is made to exist, to set the three-dimensional periodic boundary conditions, defects each other in order to reduce the interaction of defects among widening the gap, that is, it is necessary to increase the grid size. ホモロガス構造であるInGaO (ZnO) 結晶では、格子定数a(およびb)は、cに対して非常に小さい。 In InGaO 3 (ZnO) m crystal is homologous structure, the lattice constant a (and b) is very small with respect to c. そのため、aおよびb軸方向の格子サイズをcと同程度にしようとすると、原子数が非常に多くなってしまう。 Therefore, an attempt to grid size of a and b axis direction to the same extent as c, the number of atoms becomes very large. そこで、m=1において格子ベクトルを(420)、(040)、(211)とした後に、格子定数cを1/3倍にして得られる112原子のスーパーセル(InGaZnO )を用意した(図26参照。)。 Therefore, the lattice vector in m = 1 (420), (040), after the (211), was prepared supercell 112 atoms obtained by 1/3 times the lattice constant c (InGaZnO 4) (Fig. 26 references.). これにより、欠陥同士の間隔が最短軸長の方向でも0.8nm以上となる。 Thus, the interval of the defect to each other becomes more 0.8nm for a minimum axial length direction.

また、InGaO (ZnO) (m=1)ではInO 層間には、Ga、Zn、およびOで構成されている層((Ga,Zn)O層)が2層存在する。 Further, in the InGaO 3 (ZnO) m (m = 1) In InO 2 layers, Ga, Zn, and a layer that consists of O ((Ga, Zn) O layer) exists two layers. この2層におけるGaおよびZnの配列は、エネルギーが最も低くなる配置を選んだ。 Sequences of Ga and Zn in the two layers, chose an arrangement energy is the lowest. このとき、酸素に対して最近接となる金属原子の組み合わせより、酸素サイトは図26のO (1)からO (4)に示す4種類存在する。 In this case, a combination of the nearest to become a metal atom to the oxygen, the oxygen sites exist four types shown in O (4) from O (1) in FIG. 26. 具体的には、3個のInと1個のZnと結合するOサイト(O (1) )、3個のInと1個のGaと結合するOサイト(O (2) )、ab面方向に1個のGaと2個のZnと結合するOサイト(O (3) )、ab面方向に2個のGaと1個のZnと結合するOサイト(O (4) )である。 Specifically, O site (O (1)) that bind to three of In and one Zn, three In and O sites that bind to one Ga (O (2)), ab plane direction is one of Ga and O sites that bind to two Zn in (O (3)), O site link two Ga and one Zn in the ab plane direction (O (4)).

はじめに、完全結晶に対して、格子定数および原子座標の最適化をGGAあるいはHSE汎関数を用いて行った。 First, with respect to a perfect crystal, the optimization of the lattice constants and atomic coordinates were performed using GGA or HSE functionals. 得られた格子定数およびバンドギャップを表2に示す。 The lattice constants and band gaps obtained are shown in Table 2. 比較のために、実験で得られた格子定数およびバンドギャップも併せて記載する。 For comparison, it is also described lattice constant and band gap obtained in the experiment. GGAを用いた場合、格子定数は実験値と比較すると過大評価され、バンドギャップは過小評価されている。 When using GGA, lattice constant is overestimated when compared with the experimental values, the band gap is underestimated. 一方、HSE汎関数を用いた場合、格子定数およびバンドギャップは実測に近い値となっている。 On the other hand, when using the HSE functionals, lattice constant and band gap has a value close to the actual measurement. ちなみに計算で得られた格子定数aとbがわずかに異なるのは、GaおよびZnの配置によるものである。 Incidentally it differs from the lattice constant a and b slightly obtained by calculation, is due to the arrangement of the Ga and Zn.

<2−a V のできやすいサイト> <Can easily site of 2-a V O>
と水素が同時に存在する影響を調べるには、まずは、V と水素それぞれの知見を得る必要がある。 To examine the effect of V O and hydrogen are simultaneously present, first, it is necessary to obtain V O and each hydrogen findings.

はじめに、V のできやすいサイトについて調べた。 First, was examined can easily site of V O. 完全結晶から1個の酸素を抜き出すことでV を有するセルを作成し、HSE汎関数を用いて原子の配置の緩和を実施した。 Create a cell having a V O by extracting one oxygen from perfect crystal was performed relaxation of the arrangement of the atoms with HSE functionals. 酸素リッチ条件で算出したV の形成エネルギーを表3に示す。 The formation energy of the V O calculated in oxygen-rich conditions are shown in Table 3.

表3において、n は酸素に隣接する金属原子M(=In、Ga、Zn)の配位数を示す。 In Table 3, n M represents a metal atom M that is adjacent to the oxygen (= In, Ga, Zn) a coordination number of.

酸素サイトO (1)におけるV の形成エネルギーは、酸素サイトO (2)よりも小さい。 Formation energy of V O in the oxygen site O (1) is smaller than the oxygen site O (2). 酸素サイトO (1)および酸素サイトO (2)の酸素は4配位であり、ともに3個のInと結合している。 Oxygen of the oxygen site O (1) and oxygen site O (2) is a 4-coordinate, bonded together with three In. 残りの1つの結合相手が、酸素サイトO (1)ではZnであり、酸素サイトO (2)ではGaである。 The remaining one binding partner, an oxygen site O (1) in Zn, oxygen sites in O (2) Ga. この違いが形成エネルギーの差の主要因と考えるなら、Gaは、Znよりも酸素との結合が強いと推測される。 If this difference is considered the main cause of the difference between the forming energy, Ga is a bond with oxygen is presumed that stronger than Zn. また、酸素サイトO (3)におけるV の形成エネルギーは、酸素サイトO (4)よりも小さい。 The formation energy of V O in the oxygen site O (3) is smaller than the oxygen site O (4). 酸素サイトO (3)は、ab面方向に結合しているGaの数が酸素サイトO (4)よりも少ない。 Oxygen site O (3), the number of Ga bonded to the ab plane direction is less than the oxygen site O (4). したがって、Ga−O間の結合が強いと言える。 Therefore, it can be said that the strong bond between Ga-O. 以上のことから、V は、Gaとの配位数が少ない酸素サイトO (1)あるいは酸素サイトO (3)で形成されやすいと考えられる。 From the above, V O is considered likely to be formed by the coordination number is small oxygen site O and Ga (1) or oxygen site O (3).

また、V の遷移レベルを表3に示す。 Also shows the transition level V O in Table 3. 酸素サイトO (3)および酸素サイトO (4)では、V のε(2+/+)の遷移レベルはε(+/0)の遷移レベルよりも伝導帯側に位置している。 In the oxygen site O (3) and oxygen site O (4), are located in the conduction band side than the transition level of the V O ε (2 + / + ) is a transition level ε (+ / 0). また、酸素サイトO (1)のV のε(2+/+)とε(+/0)の遷移レベルはほぼ等しい。 Moreover, the transition level of the V O oxygen site O (1) ε (2 + / +) and ε (+ / 0) are approximately equal. このことから、フェルミ準位を価電子帯側から伝導帯側へシフトさせると、V を経ずにV 2+からV へと遷移することが分かる。 Therefore, when shifting the Fermi level from the valence band side to the conduction band side, it can be seen that the transition from V O 2+ to V O 0 without passing through the V O +. すなわち、V は、ZnOの時と同様にnegative−U挙動を示す。 That, V O, as in the case of ZnO showing the negatives-U behavior. さらに、形成エネルギーの小さい酸素サイトO (1)と酸素サイトO (3)でのV のε(2+/0)の遷移レベルは、伝導帯下端(フェルミエネルギーが3.15eV)から約0.8eVと深い位置に存在する。 Furthermore, the transition level of the small oxygen site O of formation energy (1) and V O in an oxygen site O (3) ε (2 + / 0) is about the bottom of the conduction band (the Fermi energy is 3.15 eV) 0. present in 8eV and deep position. このことから、IGZO中のV は深いドナーであることが示唆される。 Therefore, V O in the IGZO will suggest a deep donor. これは結晶性InGaO (ZnO) (m=3)の結果と一致する。 This is consistent with the results of the crystalline InGaO 3 (ZnO) m (m = 3).

<2−b 水素の存在形態> <Existence form of 2-b hydrogen>
次に水素の存在形態について調べた。 It was then examined for the presence form of hydrogen. IGZO中の水素は、格子間に水素原子あるいは水素分子として存在する場合と、酸素と結合して存在する場合が考えられる。 Hydrogen in the IGZO includes when present as a hydrogen atom or hydrogen molecules between lattices can be considered if there combined with oxygen. そこで、InO 層と(Ga,Zn)O層間の八面体格子間(図26のInt (5) )に、水素原子(H oct )あるいは水素分子((H oct )を配置したセルと、c軸と平行なGa−O bondの酸素において、Gaと反対側で酸素原子と結合した水素原子(bonded−H)をもつセルの計3つを用意し、それぞれ原子緩和をHSE汎関数を用いて行った。 Therefore, a InO 2 layer (Ga, Zn) between O layers of octahedral lattice (Int in FIG. 26 (5)), the cells arranged a hydrogen atom (H oct) or hydrogen molecules ((H 2) oct) in the oxygen of the c-axis parallel to Ga-O bond, prepared one total of three cells with Ga opposite an oxygen atom and bonded hydrogen atoms (bonded-H), the respective atomic relaxation HSE functionals It was performed using.

フェルミエネルギーに対する形成エネルギーの変化を図27に示す。 The change in the forming energy to the Fermi energy is shown in FIG. 27. 図27(A)に、酸素リッチ条件で算出した形成エネルギーを示し、図27(B)に、酸素プア条件で算出した形成エネルギーを示す。 In FIG. 27 (A), shows the formation energy calculated in oxygen-rich conditions, in FIG. 27 (B), it shows the formation energy calculated in the oxygen-poor conditions. ここでは、水素原子1個あたりの形成エネルギーで比較するために、図27中の(H octの形成エネルギーは、半分の値で記載している。 Here, in order to compare the formation energy per hydrogen atom, formation energy of (H 2) oct in FIG. 27 describes at half the value. また、フェルミエネルギーが0eVは、VBMに相当し、フェルミエネルギーが3.15eVは、CBMに相当する。 Furthermore, the Fermi energy is 0eV corresponds to VBM, the Fermi energy 3.15eV corresponds to CBM. また、図27(A)及び図27(B)において、直線の傾きが0の場合、各欠陥が電荷中性の状態を示し、直線の傾きが負の場合、マイナスの電荷を帯びた状態を示し、直線の傾きが正の場合、プラスの電荷を帯びた状態を示す。 Further, in FIG. 27 (A) and FIG. 27 (B), if the slope of the straight line is 0, the defect shows the state of the charge neutrality, if the slope of the line is negative, the state in which negatively charged It is shown, when the slope of the line is positive, indicating the state bearing a positive charge.

水素分子(H octは、VBMから2.82eVまでは電荷中性の状態で存在し、2.82eVからCBMまでは、マイナスの電荷を帯びた状態で存在することが分かった。 Molecular hydrogen (H 2) oct from VBM to 2.82eV is present in the state of charge neutrality, from 2.82eV to CBM, was found to be present in a state of negatively charged.

また、水素原子H octは、VBMから2.17eVまでは、電荷中性の状態存在し、2.17eVからCBMまでは、マイナスの電荷を帯びた状態で存在する。 The hydrogen atom H oct is from VBM to 2.17EV, there the state of charge neutrality, from 2.17EV to CBM is present in a state in which negatively charged. なお、安定なH oct は確認できなかった。 In addition, stable H oct + could not be confirmed.

そして、酸素原子と結合した水素原子(bonded−H)は、VBMから2.82eVまでは、プラスの電荷を帯びた状態で存在し、2.82eVからCBMまでは、中性状態で存在することが分かった。 The hydrogen atom bonded to an oxygen atom (bonded-H) is from VBM to 2.82 eV, present in a state bearing a positive charge, from 2.82 eV to CBM, be present in a neutral state It was found.

各配置の形成エネルギーを比較した結果、IGZO中の水素は、バンドギャップ内の領域全てにおいて、酸素条件に関わらず、酸素原子と結合した水素原子(bonded−H)で安定に存在しやすいことが分かった。 Result of comparing the formation energy of each arrangement, hydrogen in IGZO in all regions in the band gap, regardless of the oxygen conditions, be stably likely present at an oxygen atom and bonded hydrogen atoms (bonded-H) I understood.

<2−c V とHが同時に存在する時の安定な構造> <Stable structure when 2-c V O and H are present simultaneously>
上述した<2−a>、<2−b>では、V と水素の安定性を別々に評価した。 Described above <2-a>, the <2-b>, to evaluate the stability of V O and hydrogen separately. と水素原子が単一セル内に存在する場合、水素原子とV が離れて存在する状態と、V 内に水素原子が入り込んだ状態(V H)とが考えられる。 If V O and hydrogen atoms are present in a single cell, the conditions that exist apart hydrogen atom and V O, a state that has entered the hydrogen atoms in V O (V O H) and are considered. そこで、ここではどちらの状態が安定であるかを調べた。 So, here in either the state it was examined whether it is stable.

が酸素サイトO (1)に存在し、かつ、水素原子1個が任意の位置に存在するセルと、V が酸素サイトO (3)に存在し、かつ、水素原子1個が任意の位置に存在するセルを用意した。 V O is present in the oxygen site O (1), and a cell in which one hydrogen atom is present at any position, V O is present in the oxygen site O (3), and one hydrogen atom is optionally was prepared cell that exists in the position. それぞれのセルに対して原子緩和を実施した。 It was performed atoms relaxation for each cell. ここでは、交換相関ポテンシャルにGGAを用いた。 Here, using GGA to exchange-correlation potential. の中心から水素原子までの距離に対する全エネルギーの相対値をプロットしたものを図28に示す。 A plot of the relative value of the total energy with respect to the distance from the center of the V O until hydrogen atom shown in Figure 28. なお、V の中心は、結合した酸素原子が脱離する前に存在した位置である。 The center of the V O is the presence position before bonded oxygen atoms is released. 内に水素原子が入りこんだ時(V H)を0nmとし、このときをエネルギーの基準とした。 And 0nm when he enters into a hydrogen atom (V O H) in the V O, and the time the reference energy. 図28において、四角印は酸素サイトO (1)にV が存在する場合、三角印は酸素サイトO (3)にV が存在する場合である。 In Figure 28, square marks when there are V O oxygen site O (1), triangles are when there are V O oxygen site O (3). また、破線Aは、水素原子1個をV 内に入れたセルにおけるエネルギーの相対値であり、破線Bは、水素原子1個をさまざまな酸素の近くに配置したセルにおけるエネルギーの相対値である。 The broken line A is one hydrogen atom is a relative value of energy in cells placed in V O, the broken line B is the relative value of energy in cells arranged one hydrogen atom in the vicinity of various oxygen is there. 計算の結果、どちらの酸素サイトでも、破線B内よりも破線A内のプロットの方がエネルギーが低いため、V と水素原子が離れて存在するよりもV Hの方が安定であることが分かった。 Result of the calculation in either of the oxygen sites, due to the low energy towards the plot in dashed line A than in the broken line B, it is more of V O H than is present apart V O and hydrogen atom is stable It was found.

水素原子とV が離れて存在する状態と、V 内に水素原子が入り込んだ状態(V H)、該2つの状態のどちらが安定であるかを、上記GGAを用いた計算とは異なる方法で調べるために、形成エネルギー(E form )から定義される結合エネルギー(E )を、数式(4)を用いて計算した。 And conditions that exist apart hydrogen atom and V O, a state that has entered the hydrogen atoms in V O (V O H), either of the two states whether a stable, different from the calculations using the GGA to examine in a way, the binding energy is defined from the formed energy (E form) and (E b), was calculated using equation (4). ここでは、交換相関ポテンシャルにHSE汎関数を用いた。 We used the HSE functional to exchange-correlation potential.

なお、数式(4)において、E form (V )+E form (bonded−H)は、水素原子とV が離れて存在する状態の形成エネルギーであり、E form (V H)は、V 内に水素原子が入り込んだ状態(V H)の形成エネルギーである。 Note that in equation (4), E form (V o) + E form (bonded-H) is the formation energy of the conditions existing apart hydrogen atom and V O, E form (V O H) is V entering a hydrogen atom in O is the formation energy of the state (V O H).

図31に、酸素サイトO (3)に存在するV の形成エネルギー(細実線で示す。)、酸素原子と結合した水素原子(bonded−H)の形成エネルギー(一点鎖線で示す。)、酸素サイトO (3)に形成されたV Hの形成エネルギー(破線で示す。)、および結合エネルギー(E )(太実線で示す。)を、フェルミエネルギーの関数としてプロットした結果を示す。 Figure 31, oxygen site O (3) to V O of formation energy present (indicated by a thin solid line.), Formation energy of the hydrogen atoms bonded to an oxygen atom (Bonded-H) (shown by a dashed line.), Oxygen site O (indicated by a broken line.) formation energy of V O H formed in (3), and the binding energy (E b) a (thick indicated by the solid line.), shows the results plotted as a function of the Fermi energy. 図31(A)及び図31(B)はそれぞれ、酸素リッチ条件、酸素プア条件での計算結果である。 Figure 31 (A) and FIG. 31 (B), respectively, of oxygen-rich conditions, the calculation result of the oxygen-poor conditions.

数式(4)より、結合エネルギーE が正の時、V 内に水素原子が入り込んだ状態(V H)は安定である。 From Equation (4), the binding energy E b is the time of the positive, the state that has entered the hydrogen atoms in V O (V O H) are stable. 図31において、フェルミ準位が1.85eV以上のとき、E は正である。 In Figure 31, when the Fermi level is above 1.85 eV, E b is positive. キャリア濃度の高い場合を考えると、フェルミ準位は伝導帯下端に近く、フェルミ準位が1.85eV以上である。 Considering the case of high carrier concentration, the Fermi level is close to the lower end of the conduction band, the Fermi level is equal to or greater than 1.85eV. よって、V 内に水素原子が入り込んだ状態(V H)は、水素原子とV が離れて存在する状態よりも安定である。 Therefore, a state that has entered the hydrogen atoms in V O (V O H) is more stable than the state they exist apart hydrogen atom and V O.

図28より、V と水素原子が存在する場合、V Hで存在する方が安定であることが分かった。 From FIG. 28, when the V O and hydrogen atoms are present, is more present in V O H was found to be stable. しかし、V Hの水素原子がV 内から容易に脱出するようであれば、水素原子はV 内にとどまらずに膜中を拡散することになる。 However, if as a hydrogen atom of V O H to readily escape from the V O, hydrogen atoms will diffuse through the film to not only the V O. そこで、V Hの水素原子がV 内から抜け出して、V 近傍の酸素と結合するまでの水素の拡散過程およびその時の活性障壁をNEB法により調査した。 Therefore, come out of the V O H hydrogen atoms V O of the diffusion process and activity barriers at the time of hydrogen until binding to V O near the oxygen was investigated by NEB method. ここでは、交換相関ポテンシャルにGGAを用いた。 Here, using GGA to exchange-correlation potential.

ここでは、始状態を、V Hを有するセル、終状態を、V およびV 近傍の酸素原子と結合した水素原子を有するセル(即ち、図28の計算において、水素原子とV が離れて存在する状態のセル)とした。 Here, the initial state, the cell having a V O H, the final state, the cell having a hydrogen atom bound to V O and V O vicinity oxygen atoms (i.e., in the calculation of Figure 28, is a hydrogen atom and V O It was a cell) of the state that exists away. そして、経路内の最大エネルギーから始状態あるいは終状態のエネルギーを引くことで、活性障壁を算出した。 Then, by subtracting the energy from the maximum energy of the initial state or final state in the path it was calculated activity barriers. 内から水素が抜け出す経路およびエネルギー変化を図29に示す。 The route and energy change hydrogen comes out of the V O shown in FIG. 29. 酸素サイトO (1)において、V から水素が抜け出す拡散経路として、経路A、Bを想定した(図29(A))。 In the oxygen site O (1), as a diffusion path for hydrogen get out of V O, assuming the path A, B (FIG. 29 (A)). これらの経路について計算したところ、経路Aの方が活性障壁は小さく、この時の活性障壁は1.52eVであった。 Were calculated for these routes, it is active barriers small path A, the active barrier at this time was 1.52EV.

また、酸素サイトO (3)において、V から水素が抜け出す拡散経路として、経路C、Dを想定した(図29(B))。 Moreover, in the oxygen site O (3), as the diffusion path of hydrogen get out of V O, path C, assuming a D (FIG. 29 (B)). これらの経路について計算したところ、経路Cの方が活性障壁は小さく、この時の活性障壁は1.61eVであった。 Were calculated for these pathways towards the path C is the active barrier smaller, active barrier at this time was 1.61EV.

から抜け出した後、水素はV 内に戻るあるいは別の酸素に拡散する。 After exit from the V O, hydrogen diffuses to the back or another oxygen in V O. 水素は、AおよびCの逆方向(それぞれ、A'、C'と示す。)でV 内に戻る。 Hydrogen, reverse A and C (respectively, A ', C' indicate the.) Back in V O. 水素が、別の酸素に拡散する経路E、Fについて、経路AおよびCの終状態を始状態にセットして、NEB計算を行った。 Hydrogen, path diffuses into another oxygen-E, for F, by setting the final state of the route A and C in the initial state, was NEB calculations. 水素の拡散経路およびエネルギー変化を図30に示す。 It is shown in FIG. 30 the diffusion path and the energy change of the hydrogen.

経路A'、C'、E、Fの活性障壁はそれぞれ0.46eV、0.34eV、0.38eV、0.03eVであった。 Path A ', C', E, active barrier F respectively 0.46eV, 0.34eV, 0.38eV, was 0.03 eV.

次に、上記で得られた活性障壁より、水素拡散の起こる反応頻度Γを、以下の数式(5)式より見積もった。 Then, from active barrier obtained above, the reaction frequency Γ of occurrence of hydrogen diffusion was estimated from the following equation (5).

ここで、νは頻度因子、E は活性障壁である。 Here, [nu is the frequency factor, E a is the activation barrier.

νを1.0×10 13 /secと仮定した場合、350℃におけるV 内の水素が抜け出す頻度、V 内に水素が入り込む頻度および別の酸素に拡散する頻度を表4に示す。 Assuming a ν and 1.0 × 10 13 / sec, a hydrogen comes out frequently in V O, the frequency of diffused in frequency and different oxygen hydrogen from entering the V O in Table 4 at 350 ° C..

表4より、酸素サイトO (1)およびO (3)では、水素は高い頻度でV 内に入るが、350℃においてV 内から水素は抜け出しにくい。 From Table 4, the oxygen site O (1) and O (3), hydrogen will enter into the V O frequently, hydrogen is difficult to escape from the V O at 350 ° C.. したがって、水素が一旦V 内に入り込むと抜け出しにくいことから、V Hは安定に存在する。 Therefore, since the hard exit hydrogen once enters the V O, V O H exists stably.

<2−d V Hの遷移レベル> <Transition level of 2-d V O H>
上述した<2−c V とHが同時に存在する時の安定な構造>より、V と水素が同時に存在する時、V Hとして安定に存在することが分かった。 Described above from <stable structure when 2-c V O and H are present simultaneously>, when V O and hydrogen are simultaneously present, it was found to be present stably as V O H. そこで、V Hの遷移レベルを算出した。 Therefore, to calculate the transition level of V O H. Hのε(+/0)遷移レベルは酸素サイトO (1)にV Hがある場合は3.03eV、酸素サイトO (3)にV Hがある場合は2.97eVであった。 Of V O H ε (+ / 0 ) if the transition level is when there is a V O H oxygen site O (1) to 3.03 eV, there is a V O H oxygen site O (3) is 2.97eV met It was. いずれのV Hのε(+/0)遷移レベルも伝導帯下端付近に位置していることから、shallow donorと考えられる。 Ε of any V O H (+ / 0) transition level since it is located near the conduction band minimum, considered Shallow Donor. また、V Hはドナーとして振る舞うため、V Hを有するIGZOは抵抗率が低く、導電性を有することが明らかになった。 Also, the V O H for acting as a donor, V O IGZO having H has a low resistivity, it was found to have a conductivity.

(実施の形態8) (Embodiment 8)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。 The semiconductor device according to one embodiment of the present invention, the display device, a personal computer, DVD image reproducing devices provided with recording media (typically: reproducing a recording medium such as a Digital Versatile Disc, a display for displaying the reproduced image can be used in the apparatus) having a. その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。 Other examples of electronic devices that can include the semiconductor device according to one embodiment of the present invention, mobile phones, game machines including portable game machines, portable data terminals, electronic books, video cameras, digital still cameras or the like of the camera, a goggle type displays (head mounted displays), navigation systems, audio reproducing devices (car audio systems and digital audio players), copiers, facsimiles, printers, multifunction printers, automated teller machines (ATM), and the like vending machines . これら電子機器の具体例を図17に示す。 Specific examples of these electronic devices are shown in FIG. 17.

図17(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908等を有する。 Figure 17 (A) is a portable game machine, a housing 901, a housing 902, a display unit 903, a display unit 904, a microphone 905, a speaker 906, operation keys 907, a stylus 908 or the like. なお、図17(A)に示した携帯型ゲーム機は、2つの表示部903と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。 Note that although the portable game machine illustrated in FIG. 17 (A), has the two display portions 903 and the display unit 904, the number of display portions included in the portable game machine is not limited thereto.

図17(B)は携帯データ端末であり、第1の筐体911、第2の筐体912、第1表示部913、第2表示部914、接続部915、操作キー916等を有する。 Figure 17 (B) is a portable data terminal, a first housing 911, second housing 912, the first display unit 913, the second display unit 914, a connection portion 915, operation keys 916 and the like. 第1表示部913は第1の筐体911に設けられており、第2表示部914は第2の筐体912に設けられている。 The first display unit 913 is provided in the first housing 911, the second display portion 914 is provided in the second housing 912. そして、第1の筐体911と第2の筐体912とは、接続部915により接続されており、第1の筐体911と第2の筐体912の間の角度は、接続部915により変更が可能である。 Then, a first housing 911 and second housing 912 are connected by a connecting portion 915, the first housing 911 the angle between the second housing 912, the connecting portion 915 it is possible to change. 第1表示部913における映像を、接続部915における第1の筐体911と第2の筐体912との間の角度に従って、切り替える構成としても良い。 Video in the first display unit 913, a first housing 911 at the joint 915 according to the angle between the second housing 912 may be switched. また、第1表示部913および第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。 Further, at least one of the first display unit 913 and the second display unit 914, may be used a display device function is added as a position input device. なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。 Incidentally, the position input function can be added by providing the touch panel display device. 或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。 Alternatively, the position input function, also be provided in a pixel portion of a display device a photoelectric conversion element called a photosensor, it can be added.

図17(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キーボード923、ポインティングデバイス924等を有する。 Figure 17 (C) shows a notebook personal computer, which includes a housing 921, a display unit 922, a keyboard 923, a pointing device 924 or the like.

図17(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉933等を有する。 Figure 17 (D) is an electric refrigerator, a housing 931, a refrigerator door 932, the freezer door 933 and the like.

図17(E)はビデオカメラであり、第1の筐体941、第2の筐体942、表示部943、操作キー944、レンズ945、接続部946等を有する。 Figure 17 (E) shows a video camera, a first housing 941, second housing 942, a display unit 943, operation keys 944, a lens 945, a connection portion 946 or the like. 操作キー944およびレンズ945は第1の筐体941に設けられており、表示部943は第2の筐体942に設けられている。 Operation keys 944 and a lens 945 are provided in the first housing 941, the display unit 943 is provided in the second housing 942. そして、第1の筐体941と第2の筐体942とは、接続部946により接続されており、第1の筐体941と第2の筐体942の間の角度は、接続部946により変更が可能である。 Then, a first housing 941 and second housing 942 are connected by a connecting portion 946, the first housing 941 the angle between the second housing 942, the connecting portion 946 it is possible to change. 表示部943における映像を、接続部946における第1の筐体941と第2の筐体942との間の角度に従って切り替える構成としても良い。 The image on the display unit 943 may be switched in accordance with the angle between the first housing 941 at the connection portion 946 and the second housing 942.

図17(F)は普通自動車であり、車体951、車輪952、ダッシュボード953、ライト954等を有する。 Figure 17 (F) is a ordinary motor vehicle, having a vehicle body 951, wheels 952, a dashboard 953, a light 954 or the like.

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with other embodiments disclosed at least partially herein.

Claims (8)

  1. 酸化物絶縁膜上の酸化物半導体膜と、 An oxide semiconductor film over the oxide insulating film,
    前記酸化物半導体膜に接するゲート絶縁膜と、 A gate insulating film in contact with the oxide semiconductor film,
    前記ゲート絶縁膜を介して前記酸化物半導体膜と重なるゲート電極と、 A gate electrode overlapping with the oxide semiconductor film through the gate insulating film,
    前記酸化物半導体膜と接する窒化絶縁膜と、 A nitride insulating film in contact with the oxide semiconductor film,
    前記酸化物半導体膜と接する一対の導電膜とを有し、 And a pair of conductive film in contact with the oxide semiconductor film,
    前記酸化物半導体膜は、第1の領域と、第2の領域とを有し、 The oxide semiconductor film includes a first region and a second region,
    前記第1の領域は、前記ゲート絶縁膜と接し、 Wherein the first region is in contact with the gate insulating film,
    前記第2の領域は、前記窒化物絶縁膜及び前記一対の導電膜と接し、 The second region is in contact with the nitride insulating film and the pair of conductive films,
    少なくとも前記第2の領域は、不純物元素を有し、 At least said second region has an impurity element,
    第2の領域は、前記第1の領域と不純物元素の濃度が異なることを特徴とする半導体装置。 The second region, and wherein a concentration of the first region and the impurity elements are different.
  2. 請求項1において、 According to claim 1,
    前記第2の領域は、前記第1の領域より不純物元素の濃度が高いことを特徴とする半導体装置。 Said second region, wherein a high concentration of the impurity element from the first region.
  3. 請求項1において、 According to claim 1,
    前記不純物元素は、希ガス元素であり、 The impurity element is a rare gas element,
    前記不純物元素は、前記第1の領域及び前記第2の領域に含まれることを特徴とする半導体装置。 The impurity element, wherein a included in the first region and the second region.
  4. 請求項1において、 According to claim 1,
    前記不純物元素は、水素、ホウ素、窒素、フッ素、アルミニウム、またはリンであり、 The impurity element, hydrogen, boron, nitrogen, fluorine, aluminum or phosphorus,
    前記不純物元素は、前記第2の領域に含まれることを特徴とする半導体装置。 The impurity element, wherein a contained in said second region.
  5. 請求項1において、 According to claim 1,
    前記窒化物絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。 The nitride insulating film, a semiconductor device which is a silicon nitride film.
  6. 請求項1において、 According to claim 1,
    前記ゲート電極と、前記窒化物絶縁膜の間に、酸化物絶縁膜を有することを特徴とする半導体装置。 Wherein a gate electrode, between the nitride insulating film, a semiconductor device characterized by having an oxide insulating film.
  7. 請求項1において、 According to claim 1,
    前記ゲート電極は、前記酸化物半導体膜と同じ金属元素を有することを特徴とする半導体装置。 Wherein the gate electrode, a semiconductor device characterized by having the same metal element as the oxide semiconductor film.
  8. 請求項7において、 According to claim 7,
    前記ゲート電極は、導電性を有する酸化物半導体膜で形成されることを特徴とする半導体装置。 Wherein the gate electrode, wherein a is an oxide semiconductor film having conductivity.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015188062A (en) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 Semiconductor device
JP2015181158A (en) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 Semiconductor device, display device, input/output device, and electronic apparatus
WO2015132694A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TWI650817B (en) * 2015-08-28 2019-02-11 聯華電子股份有限公司 Semiconductor device and manufacturing method thereof
JP2017076785A (en) 2015-10-12 2017-04-20 株式会社半導体エネルギー研究所 Semiconductor device and semiconductor device manufacturing method
CN105632896B (en) * 2016-01-28 2018-06-15 深圳市华星光电技术有限公司 The method of manufacturing a thin film transistor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272427A (en) * 2008-05-07 2009-11-19 Canon Inc Thin-film transistor and method of manufacturing the same
JP2012015436A (en) * 2010-07-05 2012-01-19 Sony Corp Thin film transistor and display device
JP2013102150A (en) * 2011-10-14 2013-05-23 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013115182A (en) * 2011-11-28 2013-06-10 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing semiconductor device
JP2013168646A (en) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013219336A (en) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (en) 1984-03-23 1985-10-08 Fujitsu Ltd Thin film transistor
JPH0244256B2 (en) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244259B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho
JPH0244258B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (en) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (en) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (en) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd Thin-film transistor
JP3479375B2 (en) 1995-03-27 2003-12-15 科学技術振興事業団 Nitrous metal oxide to form a thin film transistor and a pn junction by the metal oxide semiconductor of copper oxide such as a semiconductor device and a method for their preparation
DE69635107D1 (en) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv A semiconductor device with a transparent switching element
JP3625598B2 (en) 1995-12-30 2005-03-02 三星電子株式会社 A method of manufacturing a liquid crystal display device
JP4170454B2 (en) 1998-07-24 2008-10-22 Hoya株式会社 Article and manufacturing method thereof having a transparent conductive oxide thin film
JP2000150861A (en) 1998-11-16 2000-05-30 Hiroshi Kawazoe Oxide thin film
JP3276930B2 (en) 1998-11-17 2002-04-22 科学技術振興事業団 Transistor and semiconductor device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (en) 2000-09-01 2008-05-28 国立大学法人東北大学 Semiconductor device
KR20020038482A (en) 2000-11-15 2002-05-23 모리시타 요이찌 Thin film transistor array, method for producing the same, and display panel using the same
JP3997731B2 (en) 2001-03-19 2007-10-24 富士ゼロックス株式会社 A method of forming a crystalline semiconductor thin film on a substrate
JP2002289859A (en) 2001-03-23 2002-10-04 Minolta Co Ltd Thin-film transistor
JP3925839B2 (en) 2001-09-10 2007-06-06 シャープ株式会社 The semiconductor memory device and its testing method
JP4090716B2 (en) 2001-09-10 2008-05-28 シャープ株式会社 Thin film transistor and a matrix display device
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (en) 2002-02-21 2008-04-30 裕道 太田 LnCuO (S, Se, Te) The method of producing single crystal thin film
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (en) 2002-03-26 2007-06-20 三菱重工業株式会社 The organic electroluminescent element
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (en) 2002-06-13 2004-01-22 Murata Mfg Co Ltd Manufacturing method of semiconductor device and its manufacturing method
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4164562B2 (en) 2002-09-11 2008-10-15 Hoya株式会社 Transparent thin film field effect transistor using homologous film as an active layer
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (en) 2003-03-06 2008-10-15 シャープ株式会社 Semiconductor device and manufacturing method thereof
JP2004273732A (en) 2003-03-07 2004-09-30 Masashi Kawasaki Active matrix substrate and its producing process
JP4108633B2 (en) 2003-06-20 2008-06-25 シャープ株式会社 Thin film transistor and its manufacturing method, and electronic device
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (en) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (en) 2004-09-02 2006-04-13 Casio Comput Co Ltd Thin-film transistor and its manufacturing method
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (en) 2004-11-10 2010-04-21 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 Light-emitting device
CA2708337A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517560B8 (en) 2004-11-10 2018-12-11 Canon Kk field-effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (en) 2005-01-28 2015-02-01 Semiconductor Energy Lab Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (en) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (en) 2005-06-10 2006-12-21 Casio Comput Co Ltd Thin film transistor
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (en) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 Organic Light Emitting Display and Fabrication Method for the same
JP2007059128A (en) 2005-08-23 2007-03-08 Canon Inc Organic electroluminescent display device and manufacturing method thereof
JP4280736B2 (en) 2005-09-06 2009-06-17 キヤノン株式会社 Semiconductor element
JP2007073705A (en) 2005-09-06 2007-03-22 Canon Inc Oxide-semiconductor channel film transistor and its method of manufacturing same
JP4850457B2 (en) 2005-09-06 2012-01-11 キヤノン株式会社 Thin film transistors and thin film diodes
JP5116225B2 (en) 2005-09-06 2013-01-09 キヤノン株式会社 Method of manufacturing an oxide semiconductor device
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (en) 2005-10-20 2012-10-03 キヤノン株式会社 Field effect transistor using an amorphous oxide, and a display device including the transistor
CN101577281B (en) 2005-11-15 2012-01-11 株式会社半导体能源研究所 Active matrix display and TV comprising the display
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (en) 2006-01-21 2012-07-18 三星電子株式会社Samsung Electronics Co.,Ltd. Method for producing a ZnO film and the TFT using the same
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (en) 2006-02-15 2012-08-29 カシオ計算機株式会社 Thin film transistor and its manufacturing method
KR20070101595A (en) 2006-04-11 2007-10-17 삼성전자주식회사 Zno thin film transistor
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (en) 2006-06-13 2012-09-19 キヤノン株式会社 Dry etching method for an oxide semiconductor film
JP4609797B2 (en) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 Thin film device and manufacturing method thereof
JP4999400B2 (en) 2006-08-09 2012-08-15 キヤノン株式会社 Dry etching method for an oxide semiconductor film
JP4332545B2 (en) 2006-09-15 2009-09-16 キヤノン株式会社 Field effect transistor and manufacturing method thereof
JP5164357B2 (en) 2006-09-27 2013-03-21 キヤノン株式会社 The method of manufacturing a semiconductor device and a semiconductor device
JP4274219B2 (en) 2006-09-27 2009-06-03 セイコーエプソン株式会社 Electronic devices, organic electroluminescent devices, organic thin-film semiconductor device
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (en) 2006-12-04 2008-06-19 Toppan Printing Co Ltd Color el display, and its manufacturing method
KR101303578B1 (en) 2007-01-05 2013-09-09 삼성전자주식회사 Etching method of thin film
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (en) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 Thin film transistor and organic light-emitting dislplay device having the thin film transistor
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (en) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 Thin film transistor substrate and manufacturing method thereof
KR20080094300A (en) 2007-04-19 2008-10-23 삼성전자주식회사 Thin film transistor and method of manufacturing the same and flat panel display comprising the same
KR101334181B1 (en) 2007-04-20 2013-11-28 삼성전자주식회사 Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same
CN101663762B (en) 2007-04-25 2011-09-21 佳能株式会社 Oxynitride semiconductor
KR101345376B1 (en) 2007-05-29 2013-12-24 삼성전자주식회사 Fabrication method of ZnO family Thin film transistor
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101496148B1 (en) 2008-05-15 2015-02-27 삼성전자주식회사 Semiconductor device and method of manufacturing the same
JP4623179B2 (en) 2008-09-18 2011-02-02 ソニー株式会社 Thin film transistor and a manufacturing method thereof
JP5430113B2 (en) 2008-10-08 2014-02-26 キヤノン株式会社 Field effect transistor and manufacturing method thereof
JP5451280B2 (en) 2008-10-09 2014-03-26 キヤノン株式会社 Substrate for growing a wurtzite type crystal and its manufacturing method and a semiconductor device
EP2515337B1 (en) * 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR20120084751A (en) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2486595A4 (en) 2009-10-09 2014-04-16 Semiconductor Energy Lab Semiconductor device
WO2011048959A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120094013A (en) * 2009-11-13 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Sputtering target and manufacturing method thereof, and transistor
WO2011070900A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5708910B2 (en) 2010-03-30 2015-04-30 ソニー株式会社 Thin film transistor and a method of manufacturing the same, and a display device
JP2012033836A (en) 2010-08-03 2012-02-16 Canon Inc Top gate type thin film transistor and display device including the same
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5993141B2 (en) * 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 Storage device
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6005401B2 (en) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JP6016532B2 (en) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 Semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20140074384A (en) * 2011-10-14 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
JP6035195B2 (en) * 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
TWI596778B (en) 2012-06-29 2017-08-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing semiconductor device
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI649606B (en) * 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 Display device and the electronic device
KR20150022676A (en) * 2013-08-23 2015-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Capacitor and semiconductor device
JP6383616B2 (en) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 Semiconductor device
JP2015179247A (en) * 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 Display device
US9583516B2 (en) * 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6486660B2 (en) * 2013-11-27 2019-03-20 株式会社半導体エネルギー研究所 Display device
JP2015179249A (en) * 2013-11-28 2015-10-08 株式会社半導体エネルギー研究所 Display device
JP2016001712A (en) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 Method of manufacturing semiconductor device
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108281433A (en) * 2013-12-02 2018-07-13 株式会社半导体能源研究所 Display device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272427A (en) * 2008-05-07 2009-11-19 Canon Inc Thin-film transistor and method of manufacturing the same
JP2012015436A (en) * 2010-07-05 2012-01-19 Sony Corp Thin film transistor and display device
JP2013102150A (en) * 2011-10-14 2013-05-23 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013115182A (en) * 2011-11-28 2013-06-10 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing semiconductor device
JP2013168646A (en) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013219336A (en) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device

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Publication number Publication date
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US20150162452A1 (en) 2015-06-11

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