JP4996160B2

JP4996160B2 - 電子部品の製造方法

Info

Publication number: JP4996160B2
Application number: JP2006202345A
Authority: JP
Inventors: 昌宏春原
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2006-07-25
Filing date: 2006-07-25
Publication date: 2012-08-08
Anticipated expiration: 2026-07-25
Also published as: JP2008028337A

Description

本発明は、電解メッキ法により導電材料を埋設する工程を含む電子部品の製造方法に関する。

配線基板や半導体装置などの様々な電子部品を製造する場合に、基板を貫通するビアホールをメッキ法により導電材料で埋設するメッキ工程が用いられる場合がある。メッキ法は、早い成膜速度で容易に導電材料をビアホールに埋設することが可能である特徴を有している。

図１Ａ〜図１Ｂは、メッキ法を用いて電子部品を製造する方法を模式的に示した図である。まず、図１Ａに示す工程では、コア基板１上に形成された絶縁層２に、ビアホール２Ａを形成し、さらに無電解メッキにより、電解メッキの給電層となる導電層２Ｂを形成する。この場合、導電層２Ｂは、ビアホール２Ａの底面（露出した絶縁層２）と、ビアホール２Ａの側壁面、さらには絶縁層２上に形成される。

次に、図１Ｂに示す工程において、図１Ａの工程で形成した導電層２Ｂを給電層として、電解メッキ法により、導電材料３でビアホール２Ａを埋設する。
特開２００２−１６３５７号公報

しかし、上記の方法によれば、導電材料の埋設時にボイド３Ａが発生しやすくなってしまう問題があった。例えば、電解メッキのための給電層（導電層２Ｂ）を無電解メッキで形成した場合には、給電層はビアホール２Ａの底面のみならず、ビアホールの側壁面や、さらにはビアホールの外側にも形成されてしまう。このため、電解メッキの成長はビアホールの底面のみならずビアホールの側壁面やビアホールの外側（開口部付近）からも生じるため、ビアホールの開口がふさがってメッキのカバレッジが低下し、ボイドが発生してしまう場合があった。

上記の方法では、特にビアホールのアスペクト比が大きくなるとボイドが発生しやすくなる傾向にある。例えば、上記の方法では、アスペクト比が１以上のビアホールに対して、ボイドフリーで導電材料を埋設することは困難となっていた。

また、上記の方法では、メッキの成長速度を増大させるとボイドが発生しやすくなる問題があり、良好な埋設特性（カバレッジ、埋設速度など）で導電材料を埋設することは困難となっていた。

そこで、本発明では上記の問題を解決した新規で有用な電子部品の製造方法を提供することを統括的課題としている。

本発明の具体的な課題は、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することである。

本発明によれば、複数の貫通穴が形成された基板の第１の面に、前記複数の貫通穴を塞ぐように接着され、電解メッキの給電に用いられる導電層と、前記貫通穴が形成されない前記基板の周縁部に位置する部分の前記基板の第１の面に設けられ、前記貫通穴の形成領域を囲むように配置されたダミー導電層とを並列接続し、定電流源を用いて前記導電層及び前記ダミー導電層に電流を流すことで、電解メッキ法により複数の前記貫通穴に導電材料を埋設するメッキ工程と、前記メッキ工程後に、前記導電層及び前記ダミー導電層を除去する導電層除去工程と、を含むことを特徴とする電子部品の製造方法が提供される。

本発明によれば、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することが可能となる。

また、前記導電層と前記ダミー導電層とが並列に接続されていると、当該導電層により形成されるメッキの成長速度の制御が容易となり、好適である。

また、前記ダミー導電層は、前記基板の周縁部に設置されると、電子部品の生産性が良好となり、好適である。

また、前記導電層と前記ダミー導電層は接着層により前記基板に接着されていてもよい。

また、前記導電パターンに半導体チップを実装する工程をさらに有してもよい。

図２は、本発明による電子部品の製造方法の概略を説明する断面図である。本発明による電子部品の製造方法では、基板１０１に形成されたビアホール（貫通穴）１０２に、メッキ法により導電材料を埋設し、ビアプラグを形成する工程を有している。

上記の製造方法では、基板１０１に形成された複数のビアホール１０２を塞ぐように設置されている導電層１０４を電解メッキ法の給電層として用いることで、ビアホール１０２内に導電材料を埋設する。

この場合、給電層（導電層１０４）は、ビアホール１０２の底面のみに形成されているため、電解メッキにより充填される導電材料は、実質的にビアホール１０２の底面からのみ成長することになる。このため、メッキの埋設特性（カバレッジ）が良好となり、ビアホール１０２のアスペクト比が高い場合であってもボイドの発生を抑制しつつ導電材料を埋設することが可能となっている。

例えば、無電解メッキによる給電層形成による電解メッキ法（図１Ａ〜図１Ｂ）では、アスペクト比が１以上のビアホールをボイドフリーで埋設することは困難であったが、上記の製造方法においては、アスペクト比が１以上２０以下程度の微細なビアホールに、ボイドの発生を抑制して導電材料を埋設することができる。

例えば、上記の場合、Ｓｉよりなる基板１０１に形成されたビアホール１０２の開口穴の一方の端を塞ぐように、Ｃｕよりなる導電層（給電層）１０４が、接着層（接着材料）１０３により基板１０１に貼り付けられている。例えば、上記の構造において、ビアホール１０２にＣｕなどの導電材料を埋設し、ビアプラグを形成することができる。

また、上記の場合において、導電層１０４に流れる電流値を制御するために、基板１０１にダミー導電層を設置すると好適である。この場合、定電流源を用いて、導電層１０４とともに当該ダミー導電層に電流を流すようにすると、導電層１０４に流れる電流値を容易に制御することが可能となる。また、ダミー導電層を用いると電流値の制御が容易となる理由については、図６Ａ以下で後述する。

図３Ａは、図２で先に説明した基板１０１、接着層１０３、導電層１０４と、ダミー導電層１０４Ｄの全体を模式的に示す断面図であり、図３Ｂは図３Ａの接着層１０３、導電層１０４、ダミー導電層１０４Ｄの平面図である。ただし、図２で先に説明した部分には同一の符号を付している。

図３Ａ，図３Ｂを参照するに、ビアホール１０２が形成されている基板１０１の中心部に対応する部分には導電層１０４が設置されており、さらに、ビアホール１０２が形成されていない基板１０１の周縁部に対応する部分には、ダミー導電層１０４Ｄが設置されている。ダミー導電層１０４Ｄは、導電層１０４と同様に、接着層１０３により基板１０１に貼り付けられている。

上記の構成において、ビアホール１０２を電解メッキで埋設する場合には、定電流源を用いて、導電層１０４とともにダミー導電層１０４Ｄに電流を流すことにより、導電層１０４に流れる電流値の制御を行う。例えば、導電層１０４は、基板において電子部品（半導体チップ）が形成される領域に対応して設置され、ダミー導電層１０４Ｄは、基板において電子部品が形成されない領域に対応して形成されることが好ましい。

上記の場合において、導電層１０４とダミー導電層１０４Ｄの設置方法の具体的な例を図４に示す。図４は、基板１０１に対して形成される電子部品の配列と、これに対応する導電層１０４、ダミー導電層１０４Ｄの設置を示す例である。

図４に示すように、電子部品の製造においては、基板１０１を用いて複数の電子部品（半導体チップ、四角形状で図示）を製造し、後の工程において複数の電子部品を切り離す（個片化する）場合がある。例えば本図に示す場合、基板１０１の中心には格子状に電子部品が配列され、当該電子部品に用いられるビアホール（ビアプラグ）などが基板１０１に形成される。また、ダミー導電層１０４Ｄは、電子部品が形成されない基板１０１の周縁部に配置されることが好ましい。

また、ダミー導電層１０４Ｄの形状は、本図に示すようにドーナツ状の場合に限定されず、例えば複数の領域に分割されて設置されてもよい。また分割されて形成される場合のダミー導電層の形状は、円、多角形など様々に変形・変更してもよい。

図５は、図３Ａ、図３Ｂに示した基板１０１のビアホール１０２に、電解メッキ法によって導電材料（Ｃｕ）を埋設する方法を模式的に示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。なお、本図においては、ビアホール１０２，接着層１０３は図示を省略している。

図５を参照するに、陰極となる基板（ウェハ）１０１は、陽極となるＣｕ板と対向するように、治具に支えられてメッキ液に浸されて設置される。また、基板１０１には、導電層１０４とともにダミー導電層１０４Ｄが設置されており、導電層１０４とダミー導電層１０４Ｄは、電解メッキのための電流が流れる回路において、並列になるよう接続されている。上記の導電層１０４とダミー導電層１０４Ｄには、電源（定電流電源）により、電流が流されることになる。

上記の構成のように、ダミー導電層１０４Ｄと導電層１０４とを定電流電源に並列に接続することで、ビアホール１０２内の導電材料の成長に対応して、導電層１０４側に流れる電流を増大させることが可能となる。

上記の効果について、図６Ａ、図６Ｂの等価回路を用いて説明する。図６Ａは、従来の電解メッキにおける等価回路を単純化して示した図であり、図６Ｂは、上記の図５に示した電解メッキにおける等価回路を単純化して示した図である。また、図中、ビアホールが形成されている導電層側を「製品」、ビアホールが形成されてないダミー導電層側を「ダミー」と表記している。

まず、図６Ａを参照するに、従来のメッキ法では、定電流源（定電流電源）を用いた場合には、ビアホール内のメッキの進行の如何にかかわらず、導電層に流れる電流は一定である。

一方で、図６Ｂの場合には、製品側の抵抗値が減少すると、定電流源によって流れる電流は製品側においてより多くなる。例えば、ビアホールに埋設される導電材料が多くなると、ビアホールの実質的なアスペクト比が小さくなり、メッキ液（イオン）のビアホール底部への供給の効率が良好となる。このため製品側ではメッキの成長に伴って抵抗値が次第に小さくなり、この抵抗値の変化に対応して電流値が大きくなることになる。

このため、上記のメッキによれば、ビアホールの埋設が良好に進行して、ボイドが発生する確率が小さくなるに従ってメッキの成長速度が徐々に大きくなることになる。すなわち、上記の方法によれば、ボイドの発生を抑制しつつ、かつ、メッキの成長速度を大きくすることが可能となり、導電材料の埋設特性（カバレッジ、埋設速度など）が良好となる効果を奏する。

この結果、ビアホールでのボイドの発生が抑制され、ビアホールに形成されるビアプラグの電気的な信頼性が良好となる。さらに、ビアプラグを形成する効率（速度）も良好となる。

次に、上記の電子部品の製造方法の詳細について、手順を追って説明する。ただし、以下の図中で先に説明した部分には同一の符号を付し、説明を省略する場合がある。

まず、図７Ａに示す工程において、例えばＳｉよりなる基板（ウェハ）１０１を裏面研削により薄型化し、厚さが２００μｍ程度となるようにする。次に、フォトリソグラフィ法により形成されるマスクパターン（図示せず）を用いたドライエッチングにより、基板１０１に例えば径が６０μｍのビアホール（貫通穴）１０２を複数形成する。

次に、図７Ｂに示す工程において、基板１０１の表面を熱酸化することにより、絶縁膜（熱酸化膜）１０５を形成する。また、必要に応じて絶縁膜１０５を部分的に剥離しておいてもよい。例えば、後の工程において、Ｓｉに対して陽極接合が行われる箇所の絶縁膜１０５は、剥離しておいてもよい。

次に、図７Ｃに示す工程において、接着層（接着材料よりなる層）１０３を用いて、基板１０１に、例えばＣｕよりなる導電層１０４と、ダミー導電層１０４Ｄ（本図では図示を省略）を貼り付ける。この場合、導電層１０４は、ビアホール１０２の片側の開口を塞ぐように貼り付けられる。また、ダミー導電層１０４Ｄは、先に説明したように、電子部品が形成されない基板１０１の周縁部に貼り付けられることが好ましい。

次に、図７Ｄに示す工程において、ビアホール１０２の底部の接着層１０３を除去して導電層１０４を露出させた後、導電層１０４を給電層とする電解メッキ法により、ビアホール１０２に導電材料（Ｃｕ）を埋設し、ビアプラグ１０６を形成する。

この場合、先に図３Ａ，図３Ｂ、図４〜図５などで説明したように、定電流源を用いて、並列に接続された導電層１０４とダミー導電層１０４Ｄ（本図では図示省略）に電流が流される事により、良好な埋設特性でビアホール１０２を埋設することができる。すなわち、ビアホール１０２を埋設する場合のボイドの発生が抑制され、かつ、ビアプラグ１０６を形成するためにかかる時間が短縮される。

次に、図７Ｅに示す工程において、導電層１０４と接着層１０３を除去し、さらに、図７Ｆに示す工程において、ビアホール１０２から突出したＣｕを研磨により除去する。

次に、図７Ｇに示す工程において、基板１０１の上面（導電層１０４が設置されていた側と反対側の面、以下文中同じ）と、基板１０１の下面の絶縁層１０５上に、それぞれ、導電層１０７、１０８を形成する。

例えば、導電層１０７、１０８は、Ｃｒ（厚さ５０ｎｍ）／Ｃｕ（厚さ７５０ｎｍ）構造（Ｃｕが外側となる積層構造）とされ、スパッタリング法により形成される。これらの導電層１０７，１０８は、後の工程においてビアプラグ１０６に接続される導電パターンを電解メッキ法で形成する場合の給電層となる。

次に、図７Ｈに示す工程において、基板１０１の下面に、ビアプラグ１０６に接続されるＣｕよりなる導電パターン１０９を、メッキレジスト（図示せず）を用いたパターンメッキにより形成する。上記の電解メッキにあたっては、導電層１０８が給電層として用いられる。また、導電パターン１０９の形成後にメッキレジスト剥離により露出した導電層１０８は、エッチングにより剥離する。

次に、図７Ｉに示す工程において、導電パターン１０９の一部を露出させるように、絶縁膜１０５を覆う保護層（絶縁層）１１１を形成する。また、保護層１１１から露出した導電パターン１０９には、例えば、Ｎｉ／Ａｕ構造（Ａｕが外側となる積層構造）よりなる接続層１１０を電解メッキ法により形成する。

次に、図７Ｊに示す工程において、基板１０１の上面に、ビアプラグ１０６に接続されるＣｕよりなる導電パターン１１２を、メッキレジスト（図示せず）を用いたパターンメッキにより形成する。上記の電解メッキにあたっては、導電層１０７が給電層として用いられる。さらに、導電パターン１１２上に、例えば、Ｎｉ／Ａｕ構造よりなる接続層１１３を電解メッキ法により形成する。また、導電パターン１１２、接続層１１３の形成後にメッキレジスト剥離により露出した導電層１０７は、エッチングにより剥離する。

このようにして、基板１０１を貫通するビアプラグ１０６と、ビアプラグ１０６に接続された導電パターン１０９，１１２を有する配線基板（電子部品）を製造することができる。また、上記の配線基板に、さらに半導体チップを実装し、半導体チップが実装された構造を有する電子部品を構成してもよい。

例えば、図７Ｋに示す工程において、Ａｕよりなるバンプ２０２が接続された半導体チップ２０１を、接続層１１３上に実装する。この場合、バンプ２０２と接続層１１３のＡｕを超音波を用いて接合することにより、半導体チップをフリップチップ実装することができる。

さらに、図７Ｌに示す工程において、基板１０１をダイシングにより切断して個片化する。また、半導体チップ２０１が、発光素子や受光素子などの光機能素子よりなる場合、必要に応じて、基板１０１上に光透過性材料よりなるカバー２０３を接合し、半導体チップ２０１が封止される構造としてもよい。また、当該光透過性材料がガラスよりなる場合、カバー２０３は陽極接合により、基板１０１に接合される。この場合、絶縁膜１０５が剥離されてＳｉが露出した部分に、カバー２０３の凸部を接合すればよい。また、外部接続端子として、接続層１１０に半田ボール１１４を形成してもよい。

このようにして、基板１０１に半導体チップ２０１が実装されてなる電子部品を製造することができる。

上記の製造方法によれば、基板１０１を貫通するビアプラグ１０６を形成する場合に、ボイドの発生を抑制しつつメッキの成長速度を大きくすることが可能となり、良好な信頼性の電子部品を高効率で生産することが可能となる。

また、上記の製造方法では、基板１０１のビアホール１０２を電解メッキで埋設する場合に、メッキの成長が実質的に底面（導電層１０４）からのみ生じるため、アスペクト比の高いビアホールに対しても、ボイドの発生を抑制して導電材料を埋設（ビアプラグ１０６を形成）することが可能である。

例えば、上記の製造方法によれば、アスペクト比１〜２０程度のビアホールをボイドフリーで埋設することが可能である。また、上記の製造方法は、ビアホールの径が、１０〜２００μｍに適用可能であるが、これらの数値は一例であり、本発明はこれらの数値に限定されるものではない。

また、基板を貫通するビアプラグ上に導電パターンや絶縁層をさらに多層に形成して、いわゆるビルドアップ法によって多層配線基板を形成することとも可能である。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

従来の電子部品の製造方法を示す図（その１）である。従来の電子部品の製造方法を示す図（その２）である。実施例１による電子部品の製造方法の概略を示す図である。導電層の設置方法の一例を示す図（その１）である。図３Ａの平面図である。導電層の設置方法の一例を示す図（その２）である。導電層の電流値の制御方法を示す図である。電解メッキの等価回路を示す図（その１）である。電解メッキの等価回路を示す図（その２）である。実施例１による電子部品の製造方法を示す図（その１）である。実施例１による電子部品の製造方法を示す図（その２）である。実施例１による電子部品の製造方法を示す図（その３）である。実施例１による電子部品の製造方法を示す図（その４）である。実施例１による電子部品の製造方法を示す図（その５）である。実施例１による電子部品の製造方法を示す図（その６）である。実施例１による電子部品の製造方法を示す図（その７）である。実施例１による電子部品の製造方法を示す図（その８）である。実施例１による電子部品の製造方法を示す図（その９）である。実施例１による電子部品の製造方法を示す図（その１０）である。実施例１による電子部品の製造方法を示す図（その１１）である。実施例１による電子部品の製造方法を示す図（その１２）である。

符号の説明

１０１基板
１０２ビアホール（貫通穴）
１０３接着層
１０４導電層
１０４Ｄダミー導電層
１０５絶縁膜
１０６，１０６Ａビアプラグ
１０７，１０８導電層
１０９，１１２導電パターン
１１０，１１３接続層
１１１保護層
１１４半田ボール
２０１半導体チップ
２０２バンプ
２０３カバー

Claims

複数の貫通穴が形成された基板の第１の面に、前記複数の貫通穴を塞ぐように接着され、電解メッキの給電に用いられる導電層と、前記貫通穴が形成されない前記基板の周縁部に位置する部分の前記基板の第１の面に設けられ、前記貫通穴の形成領域を囲むように配置されたダミー導電層とを並列接続し、定電流源を用いて前記導電層及び前記ダミー導電層に電流を流すことで、電解メッキ法により複数の前記貫通穴に導電材料を埋設するメッキ工程と、
前記メッキ工程後に、前記導電層及び前記ダミー導電層を除去する導電層除去工程と、を含むことを特徴とする電子部品の製造方法。
前記導電層除去工程後に、前記基板の第１の面、及び前記基板の第１の面の反対側に位置する前記基板の第２の面から突出した部分の前記導電材料を研磨により除去する研磨工程を設けたことを特徴とする請求項１記載の電子部品の製造方法。
前記研磨工程後に、前記導電材料の端面と接続される導電パターンを形成する導電パターン形成工程と、
前記導電パターンに半導体チップを実装する実装工程と、をさらに設けたことを特徴とする請求項１または２記載の電子部品の製造方法。
前記基板は、複数の電子部品が形成可能な領域を有し、
前記実装工程後に、複数の前記電子部品の形成領域に対応する部分の前記基板を切断することで、前記電子部品の形成領域に対応する部分の前記基板を個片化する切断工程を有することを特徴とする請求項１ないし３のうち、いずれか１項記載の電子部品の製造方法。