JP4983113B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、電子素子を内蔵した配線基板及びその製造方法に関し、特に半導体素子を内蔵した半導体装置及びその製造方法に関する。
半導体素子等の電子素子を内蔵した多層配線基板において、熱的ストレスや機械的ストレスにより電気的接続不良等の問題が生じることがある。そこで、そのようなストレスによる問題を回避するために種々の対策が講じられている（例えば、特許文献１及び特許文献２参照）。特許文献１に記載の半導体素子内蔵多層配線基板においては、絶縁層となるほぼ同一組成の材料（プリプレグ）で半導体素子を囲むことにより、機械的・熱的ストレスに起因するトラブルの発生を防止している。また、特許文献２に記載の電子素子内蔵多層配線基板においては、電子素子の直上及び直下に位置する絶縁層が液晶ポリマー層の上下面に熱硬化性樹脂により無機絶縁粉末を結合してなる被覆層を有するように構成している。これにより、熱膨張係数の小さい液晶ポリマー層が熱膨張係数の大きい被覆層を拘束して絶縁層の熱膨張係数を電子素子の熱膨張係数と近似させて、熱的ストレスによる電気的接続不良の発生を防止している。
ここで、電子素子を内蔵した配線基板の従来の製造方法として、半導体素子内蔵配線基板の製造方法について説明する。図３は、半導体素子を配列した状態の平面図であり、図７（ａ）は、図３のＡ−Ａ線概略断面図である。まず、図３に示すように、ベース基板８上に複数の半導体素子２を接着剤１３にて接着して配列する。次に、半導体素子２の部分をくり抜いたプリプレグ７ｂを置き、半導体素子２の周囲にプリプレグ７ｂを配置する。このとき、加熱・加圧前の状態においては、プリプレグ７ｂの高さは半導体素子２の高さより高くなっている（図７（ｂ））。次に、プリプレグ７ｂ全体を加熱・加圧して、半導体素子２の高さまでプリプレグ７ｂを圧縮する（図７（ｃ））。さらに、プリプレグ７ｂの高さを半導体素子２の高さに統一するために、プリプレグ７ｂの表面を研磨する。次に、半導体素子２上を覆うプリプレグ７ａを配置し、加熱・加圧する（図７（ｄ）（ｅ））。最後に、ビア５等を形成し（図７（ｆ））、半導体素子２を含む各ブロックに切断して個々の配線基板を製造する（不図示）。なお、以上の説明において配線層の形成等の説明は省略してある。
特開２００２−２７０７１２号公報 特開２００４−２３５２６６号公報
図８に、図７に示す工程で製造した電子素子内蔵配線基板の概略断面図を示す。電子素子２は、絶縁層６〜１０、例えばエポキシ等の有機樹脂や、繊維状補強材に有機樹脂を含浸させたプリプレグ等、で囲まれている。電子素子２の上面には上層の配線層３と電気的に接続するためのビア５が形成されている。
ここで、電子素子２及びその周囲の絶縁層７の熱膨張係数に着目する。電子素子２が半導体素子（シリコン）の場合、その熱膨張係数は、約３ｐｐｍ／℃である。一方、絶縁層７がエポキシ樹脂の場合、熱膨張係数は大体５０ｐｐｍ／℃〜１００ｐｐｍ／℃、通常の（均質な）プリプレグの場合、熱膨張係数は大体１１ｐｐｍ／℃〜４０ｐｐｍ／℃であり、半導体素子の熱膨張係数と絶縁層の熱膨張係数の差は非常に大きい。そのため、外的環境の温度変化や半導体素子自体の発熱のために、熱膨張係数の差によるストレスがビアに掛かることになる。これにより、ビアの電気的接続に問題が生じることがあった。
また、図７を用いて説明した電子素子内蔵配線基板の製造方法において、電子素子２上のプリプレグ７ａは全体的に加圧されているために、各電子素子２に接している絶縁層７ａ部分の厚さにばらつきが生じることがあった。これにより、電子素子２の上面に形成するビア５の深さが変動し、ビアの電気的接続に問題が生じることがあった。
本発明の目的は、電子素子を内蔵する配線基板において、電子素子に接続するビアの電気的接続の信頼性の高い電子素子内蔵配線基板及びその製造方法を提供することである。
本発明の第１視点によれば、絶縁層と配線層が積層されていると共に、電子素子が内蔵された配線基板が提供される。電子素子の少なくとも上面と接している少なくとも１つの絶縁層は、電子素子の上面及び側面の上部を覆う第１プリプレグと、電子素子の側面の下部を覆う第２プリプレグと、を有する。第１プリプレグにおいて、電子素子の上面と接している第１領域の熱膨張係数は、第１領域以外の領域である第２領域の熱膨張係数より低い。
上記第１視点の好ましい形態によれば、少なくとも１つの絶縁層は、繊維状補強材に有機樹脂を含浸させたプリプレグであり、第１領域における補強材の密度は、第２領域における補強材の密度よりも高い。
上記第１視点の好ましい形態によれば、電子素子は半導体素子であり、第１領域の熱膨張係数が３ｐｐｍ／℃〜１０ｐｐｍ／℃である。
上記第１視点の好ましい形態によれば、補強材は、第１領域から第２領域に亘って連続的に延在している。
上記第１視点の好ましい形態によれば、補強材は、第１領域と第２領域の境界を通過して延在配設されている。
上記第１視点の好ましい形態によれば、補強材は、ガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布、カーボンクロス、カーボン不織布、又は液晶ポリマー不織布である。
本発明の第２視点によれば、電子素子を内蔵した配線基板の製造方法であって、電子素子の上面及び側面の少なくとも上部を露出させた状態において、電子素子を覆うように、繊維状補強材に有機樹脂を含浸させた、絶縁層となる第１プリプレグを配置する第１配置工程と、第１プリプレグを加熱及び加圧して、電子素子の上面上にある有機樹脂の一部を、電子素子の側面側へ移動させる第１加圧工程と、を含む電子素子内蔵配線基板の製造方法を提供する。
上記第２視点の好ましい形態によれば、第１加圧工程において、電子素子の上面に接する部分の第１プリプレグの厚さがその他の部分の第１プリプレグの厚さより薄くなるまで第１プリプレグを加圧する。
上記第２視点の好ましい形態によれば、第１配置工程の前に、ベース基板上に複数の電子素子を配置する工程と、ベース基板上に、複数の電子素子の側面を覆うよう第２プリプレグを配置する第２配置工程と、第２プリプレグを加熱及び加圧して、第２プリプレグの厚さを電子素子の高さより薄くする第２加圧工程と、をさらに含む。
上記第２視点の好ましい形態によれば、補強材は、ガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布、カーボンクロス、カーボン不織布、又は液晶ポリマー不織布である。
上記第２視点の好ましい形態によれば、電子素子は半導体素子であり、第１加圧工程により、電子素子の上面と接している領域の第１プリプレグの熱膨張係数を３ｐｐｍ／℃〜１０ｐｐｍ／℃にする。
本発明における「熱膨張係数」は、線膨張係数を意味し、ＪＩＳ規格（ＪＩＳ Ｋ ７１９７）で規定される熱機械分析（ＴＭＡ；thermomechanical analysis）測定法によって測定される。本発明においては、「熱膨張係数」は、−４０℃〜１２５℃のいずれかの温度範囲で測定する。一般的に、基板が使用される温度環境は、−２０℃〜１００℃で想定されている。そのため、「熱膨張係数」の測定試験においては、−２０℃〜１００℃にゆとりを持たせた−４０℃〜１２５℃を試験温度範囲としている。
本発明の電子素子内蔵配線基板においては、電子素子と、電子素子と接触する絶縁層（プリプレグ）部分の熱膨張係数の差を小さくしている。これにより、電子素子を配線層と電気的に接続するために該絶縁層部分に形成されたビアに掛かる、熱膨張係数差によるストレスを軽減することができ、該ビアの電気的接続信頼性を高めることができる。さらに、複数の電子素子において、該絶縁層部分の厚さは、該絶縁層の補強材の厚さに統一することができる。これによっても、該ビアの電気的接続信頼性を高めることができる。
本発明の電子素子内蔵配線基板の製造方法においては、絶縁層（プリプレグ）と電子素子とで加熱押圧することにより、該絶縁層の有機樹脂の一部を電子素子側面方向へ移動させている。これにより、電子素子面と接触する絶縁層（プリプレグ）部分の補強材密度を容易に高めることができ、電子素子と、電子素子と接触する該絶縁層（プリプレグ）部分の熱膨張係数の差を小さくした電子素子内蔵配線基板を容易に製造することができる。また、該絶縁層部分の厚さを容易に補強材の厚さで均一に制御することができ、接続信頼性の高いビアを形成することができると共に、配線基板の製造歩留まりを向上させることができる。さらに、従来の製造方法にくらべて、配線基板の厚さを薄くすることができる。
本発明の第１実施形態に係る電子素子内蔵配線基板について説明する。図１に、本発明の第１実施形態に係る電子素子内蔵配線基板の概略断面図を示す。電子素子内蔵配線基板１は、図１に示す形態においては、電子素子として半導体素子２を内蔵している。半導体素子２は、第３絶縁層（ベース基板）８上に配置され、半導体素子２の上面の接続端子には、上層の配線層３と電気的に接続するためのビア５が形成されている。
第１〜第５絶縁層６〜１０、特に第２絶縁層７ａ、は、ガラスクロス等の補強材を備える絶縁層が好ましい。半導体素子２の上面及び側面は、第２絶縁層７ａ、７ｂによって取り囲まれている。第２絶縁層７ｂは、半導体素子２の側面の一部（下部）を覆っており、第２絶縁層７ａは、半導体素子２の上面及び側面の一部（上部）を覆っている。図２に、図１に示す半導体素子２部分の拡大図を示す。第２絶縁層７ａは、半導体素子２の上面と接し、半導体素子２上を連続して延在する一続きの絶縁層である。第２絶縁層７ａにおける第１領域１１（図２において太線で囲った領域）は、半導体素子２の真上部分の領域であり、第２領域１２（図２において太線で囲った領域）は、それ以外の部分の領域である。本発明においては、第１領域１１の熱膨張係数が第２領域１２やその他の絶縁層６、８の熱膨張係数よりも半導体素子２の熱膨張係数に近くなるように、第２絶縁層７ａを形成している。すなわち、半導体素子２の熱膨張係数に合わせて、第１領域１１の熱膨張係数を第２領域１２等の熱膨張係数より低くしている。
例えば、第１〜第５絶縁層６〜１０が、繊維状の補強材にエポキシ樹脂等の有機樹脂を含浸させたプリプレグから形成されている場合、第２絶縁層７ａにおける第１領域１１の補強材の密度（含有率）を第２領域１２の補強材の密度より高くすることにより、第１領域１１の熱膨張係数を第２領域１２の熱膨張係数より低くすることができる。特に、第１領域１１の補強材が半導体素子２の上面及び第１領域１１上の配線層３と接触するくらい高密度であるとさらに好ましい。これにより、第１領域１１の熱膨張係数が低くなり、第１領域１１の熱膨張係数を半導体素子２の熱膨張係数に近づけることができる。
電子素子２が半導体素子の場合、第２絶縁層７ａにおける第１領域１１の熱膨張係数は、好ましくは３ｐｐｍ／℃〜１０ｐｐｍ／℃である。また、第２領域１２の熱膨張係数は、好ましくは１１ｐｐｍ／℃〜５０ｐｐｍ／℃である。シリコンの熱膨張係数は通常約３ｐｐｍ／℃であり、補強材を含有するエポキシ樹脂の熱膨張係数は１１ｐｐｍ／℃〜４０ｐｐｍ／℃（エポキシ樹脂の熱膨張係数は５０ｐｐｍ／℃〜１００ｐｐｍ／℃）であるので、第１領域１１は、補強材密度を高くして熱膨張係数をより低くすることが好ましい。第２領域１２の熱膨張係数は、第１領域１１の補強材密度の調整の結果得られる値である。
第２絶縁層７ａが含有する補強材としては、繊維状の補強材、例えばガラスクロス（織布）、ガラス不織布、アラミドクロス、アラミド不織布、カーボンクロス、カーボン不織布、及び液晶ポリマー不織布（例えば、株式会社クラレ製：商品名「ベクルス」）等、が好ましい。補強材は、第１領域１１部分にのみ含有されるようにすることもできるが、好ましくは、第１領域１１から第２領域１２に亘って連続的に（一続きに）延在させる。また、第２絶縁層７ａの有機樹脂は、特定の有機樹脂に限定されることなく、熱膨張係数や耐性に応じて適宜好適な有機樹脂を選択することができる。
第１実施形態に係る電子素子内蔵配線基板は、電子素子の熱膨張係数と、電子素子上面に接する絶縁層部分の熱膨張係数とが、通常の絶縁層よりも近くなるように形成されている。これにより、電子素子と該絶縁層部分との熱膨張係数の差による、電子素子の上面の接続端子に接続されたビアにかかるストレスを低減することができ、ビアの接続信頼性を高めることができる。また、該絶縁層部分が上位の層（特に最上位層）にあって、該絶縁層側をマザー基板（不図示）に搭載する場合にも、マザー基板と該絶縁層部分との熱膨張係数をより近づけることができるので、本発明の配線基板とマザー基板との接続信頼性を高めることができる。
本発明の第２実施形態に係る電子素子内蔵配線基板の製造方法について説明する。第２実施形態に係る製造方法は、図１に示すような第１実施形態に係る電子素子内蔵配線基板を複数個同時に製造する方法である。まず、図３及び図４に示すように、ベース基板８上に、電子素子として複数の半導体素子２を配列する。図３は、半導体素子２を配列したベース基板８の概略平面図であり、図４は、図３のＡ−Ａ線の概略断面図である。図４においては、図１及び図２に図示していない接着剤を図示している。
図５に、図４に示す状態（図５（ａ））以降の製造方法を説明する工程図を示す。なお、図５においては、主要な要素のみ図示しており、配線層３等の図示は省略してある。図５（ｂ）において、半導体素子２の側面下部を覆うように、半導体素子２の部分をくり抜いたプリプレグ７ｂを半導体素子２の側面を覆うように配置し、配置したプリプレグ７ｂを加熱及び加圧する。このプリプレグ７ｂが第２絶縁層の一部となる。なお、プリプレグは、繊維状の補強材に有機樹脂を含浸させたものである。このとき、プリプレグ７ｂの高さが半導体素子２の高さより低くなるようにする。すなわち、半導体素子２の側面の上部がプリプレグから露出している状態にする。例えば、半導体素子の高さが３００μｍであるとき、プリプレグ７ｂの厚さは圧縮後において２５０μｍ〜２７０μｍであると好ましい。この厚さは、上層のプリプレグ７ａの厚さや有機樹脂量にも依存するが、半導体素子２の高さに対するプリプレグ７ｂの厚さの割合がこの程度であれば、半導体素子２を適切に覆うように第２絶縁層７ａ、７ｂを形成することができる。次に、図５（ｃ）において、半導体素子２の上部を覆うプリプレグ７ａを配置して、加熱・加圧して、図５（ｄ）のように半導体素子２を内蔵する。次に、図５（ｅ）において、プリプレグ７ａにビア５を形成する。最後に、各半導体素子２ごとに各配線基板を分断して半導体装置を製造する（不図示）。
ここで、図５（ｃ）から図５（ｄ）への工程について詳細に説明する。図６に、図５（ｃ）から図５（ｄ）における１つの半導体素子２部分の拡大模式図を示す。図６においては、プリプレグ７ａの補強材１４を波線で図示してある。半導体素子２上にプリプレグ７ａを置いた（図６（ａ））後、プリプレグ７ａを加熱・加圧する。このとき、半導体素子２の上部が周囲より突出しているので、図６（ｂ）に示すように、プリプレグ７ａを上から加圧すると、半導体素子２の上面がプリプレグ７ａを押圧することになる。プリプレグ７ａの有機樹脂は融解状態にあるため、半導体素子２の上面によって有機樹脂が左右に押し出され、半導体素子２直上（図２に示す第１領域１１）の有機樹脂が半導体素子２の側面方向（図６（ｂ）における黒矢印方向）に移動することになる。これにより、半導体素子２上方のプリプレグ７ａ（図２に示す第１領域１１）の補強材１４密度（含有率）を高くすることができる（図６（ｃ））。例えば、圧縮後のプリプレグ７ａの第１領域１１の厚さが、圧縮前のプリプレグの厚さの２分の１〜３分の２程度になるまで（または、第２領域１２の厚さより薄くなるまで）、第１領域１１のプリプレグ７ａを圧縮することができる。このとき、例えば、圧縮前のプリプレグの樹脂含有量が４０ｗｔ％〜７０ｗｔ％であるとき、圧縮後の第１領域１１の樹脂含有量が１０ｗｔ％〜４０ｗｔ％、より好ましくは２０ｗｔ％〜３０ｗｔ％、になると好ましい。半導体素子２上方のプリプレグ７ａの補強材１４の密度を高くすることにより、半導体素子２と半導体素子２上部のプリプレグ７ａの熱膨張係数の差を小さくすることができる。これにより、半導体素子上部に形成したビアに掛かるストレスを低減することができ、電気的接続の信頼性を向上させることができる。
さらに図６（ｃ）に示す状態においては、プリプレグ７ａは、半導体素子２と補強材１４が接触するまで圧縮すると好ましい。すなわち、半導体素子２上のプリプレグ７ａは、補強材１４の厚さまで圧縮すると好ましい。これにより、半導体素子２上方（第１領域１１）のプリプレグ７ａの厚さｔを補強材１４の厚さに統一することができ、図３における各半導体素子２上のプリプレグの厚さのばらつきを小さくすることができる。
第２実施形態に係る電子素子内蔵配線基板の製造方法によれば、電子素子上面に接する絶縁層部分の熱膨張係数を容易に低くすることができると共に、該絶縁層部分の厚さを容易に均一にすることができる。これにより、電子素子上面の接続端子に接続信頼性の高いビアを形成することができる。また、絶縁層の補強材の量（厚さ）によって、該絶縁層部分の厚さを設定することができる。さらに、従来の製造方法に比べて、該絶縁層部分の厚さを薄くすることができる。すなわち、配線基板の厚さを薄くすることができる。
上記においては、本発明の電子素子内蔵配線基板及びその製造方法を、電子素子として半導体素子を用いた実施形態を基に説明したが、本発明における電子素子は半導体素子に限定されることなく、コンデンサ等の他の電子素子にも適用することができる。また、上記実施形態においては、電子素子の１面（上面）の熱膨張係数について説明したが、電子素子の複数の面についても同様に本発明を適用することができる。また、本発明の電子素子内蔵配線基板及びその製造方法は、上記実施形態に限定されることなく、本発明の範囲内において、さらなる変形、変更、改良を適用できることは言うまでもない。
第１実施形態に係る電子素子内蔵配線基板の概略断面図。 図１における半導体素子周囲の拡大図。 半導体素子をベース基板に配列した状態を示す概略平面図。 図３に示すＡ−Ａ線概略断面図。 第２実施形態に係る電子素子内蔵配線基板の製造方法を説明するための工程図。 図５におけるプリプレグの圧縮過程を示す概略模式図。 従来の電子素子内蔵配線基板の製造方法を説明するための工程図。 図７に示す工程で製造した電子素子内蔵配線基板の概略断面図。
符号の説明
１ 電子素子内蔵配線基板
２ 電子素子（半導体素子）
３ 配線層
４ 絶縁膜
５ ビア
６ 第１絶縁層
７ａ、７ｂ 第２絶縁層
８ 第３絶縁層（ベース基板）
９ 第４絶縁層
１０ 第５絶縁層
１１ 第１領域
１２ 第２領域
１３ 接着剤
１４ 補強材
２１ 電子素子内蔵配線基板

Claims (11)

  1. 絶縁層と配線層が積層されていると共に、電子素子が内蔵された配線基板であって、
    前記電子素子の少なくとも上面と接している少なくとも１つの絶縁層は、前記電子素子の前記上面及び側面の上部を覆う第１プリプレグと、前記電子素子の側面の下部を覆う第２プリプレグと、を有し、
    前記第１プリプレグにおいて、前記電子素子の上面と接している第１領域の熱膨張係数は、前記第１領域以外の領域である第２領域の熱膨張係数より低いことを特徴とする電子素子内蔵配線基板。
  2. 前記少なくとも１つの絶縁層は、繊維状補強材に有機樹脂を含浸させたプリプレグであり、
    前記第１領域における前記補強材の密度は、前記第２領域における前記補強材の密度よりも高いことを特徴とする請求項１に記載の電子素子内蔵配線基板。
  3. 前記電子素子は半導体素子であり、
    前記第１領域の熱膨張係数が３ｐｐｍ／℃〜１０ｐｐｍ／℃であることを特徴とする請求項１又は２に記載の電子素子内蔵配線基板。
  4. 前記補強材は、前記第１領域から前記第２領域に亘って連続的に延在していることを特徴とする請求項１〜３のいずれか一項に記載の電子素子内蔵配線基板。
  5. 前記補強材は、前記第１領域と前記第２領域の境界を通過して延在配設されていることを特徴とする請求項１〜４のいずれか一項に記載の電子素子内蔵配線基板。
  6. 前記補強材は、ガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布、カーボンクロス、カーボン不織布、又は液晶ポリマー不織布であることを特徴とする請求項１〜５のいずれか一項に記載の電子素子内蔵配線基板。
  7. 電子素子を内蔵した配線基板の製造方法であって、
    前記電子素子の上面及び側面の少なくとも上部を露出させた状態において、前記電子素子を覆うように、繊維状補強材に有機樹脂を含浸させた、絶縁層となる第１プリプレグを配置する第１配置工程と、
    前記第１プリプレグを加熱及び加圧して、前記電子素子の前記上面上にある前記有機樹脂の一部を、前記電子素子の前記側面側へ移動させる第１加圧工程と、を含むことを特徴とする電子素子内蔵配線基板の製造方法。
  8. 前記第１加圧工程において、前記電子素子の前記上面に接する部分の前記第１プリプレグの厚さがその他の部分の前記第１プリプレグの厚さより薄くなるまで前記第１プリプレグを加圧することを特徴とする請求項７に記載の電子素子内蔵配線基板の製造方法。
  9. 前記第１配置工程の前に、
    ベース基板上に複数の前記電子素子を配置する工程と、
    前記ベース基板上に、前記複数の電子素子の側面を覆うよう第２プリプレグを配置する第２配置工程と、
    前記第２プリプレグを加熱及び加圧して、前記第２プリプレグの厚さを前記電子素子の高さより薄くする第２加圧工程と、をさらに含むことを特徴とする請求項７又は８に記載の電子素子内蔵配線基板の製造方法。
  10. 前記補強材は、ガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布、カーボンクロス、カーボン不織布、又は液晶ポリマー不織布であることを特徴とする請求項７〜９のいずれか一項に記載の電子素子内蔵配線基板の製造方法。
  11. 前記電子素子は半導体素子であり、
    前記第１加圧工程により、前記電子素子の前記上面と接している領域の前記第１プリプレグの熱膨張係数を３ｐｐｍ／℃〜１０ｐｐｍ／℃にすることを特徴とする請求項７〜１０のいずれか一項に記載の電子素子内蔵配線基板の製造方法。
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