JP4960366B2 - ローカルクロック生成のための方法および回路、ならびに同クロックを上に含むスマートカード - Google Patents

Description

本発明はローカルクロック生成に関する。更に具体的には、本発明は低ジッタの正確なクロックをチップ、例えばＵＳＢ規格（ユニバーサルシリアルバスとはＵＳＢ ｌｍｐｌｅｍｅｎｔｅｒ Ｆｏｒｕｍによって発行される仕様のセットによって定義される）支援のスマートカードのチップにおいて生成することに関する。しかし、本発明は、受け取られたデータストリームからクロックが回復される、低ジッタの正確なクロックを必要とするどのようなチップにも適用することができる。

ＵＳＢ規格によれば、どのようなＵＳＢデバイス、ルートハブ、ハブまたは周辺機器も正確なクロック信号を提供するクロック生成回路を備えることを必要とする。正確なクロック信号はデータの送受信に必要である。ＵＳＢ支援のスマートカードまたはフラッシュカードのような携帯型デバイスに関しては、オンチップのクロック生成回路を有することが好ましい。

このような集積回路（ＩＣ）内部の正確なクロック生成回路を携帯型デバイス内に実装するためには、幾つかの問題が生じる。この問題はＩＣ技術自体がクロック生成にとって非常に正確なものではないという事実に起因する。一般に、補正を行わないと、タイミング精度は約３０％である。できるだけ低くしなければならないという電力消費に関する制約もある。

受け取られたデータストリームを用いて内部クロック生成回路を自動較正するために、クロック生成の幾つかの解決策が知られている。米国特許第６，３４３，３６４号（’３６４号特許）は、受け取られたデータストリームに関連してプログラマブルタイミング合成器として用いられるカウンタに結合されフリーランニング高周波数発振器を備える回路を開示している。’３６４号特許では、回路はＵＳＢダウンストリーム信号の１つまたは複数のビットに相当するある時間周期中のフリーランニング発振器サイクルの数を計数することによって自己較正される。次いで、サイクル数が正確なクロック合成器をプログラムするのに用いられる。この解決策は１．５％の周波数正確度が必要とされるＵＳＢ低速通信に良く適合されている。

米国特許出願第２００４／０，１４８，５３９号（’５３９号特許）は、’３６４号特許の知識をＵＳＢフルスピード通信に適合させるための改善を開示している。この改善はホストによってすべてのフルスピードデバイスに周期的にブロードキャストされるスタートオブフレーム（ＳＯＦ）と呼ばれるビットパターンを用いることに存する。ＳＯＦタイムインターバルはビットレート精度よりも高い精度を有する。

周波数正確度に加え、電力消費を最小化する必要がある。’３６４号特許および’５３９号特許の両方は、位相信号の数によって除算されたリング発振器の周期に等しいタイムステップを提供する複数の位相信号を提供するリング発振器を使用する。この多相発振器は従来の発振器が提供するよりも同じタイムステップを提供することができるが、より低い周波数で動作し、電力消費を最小化する。また、発振器のより長い時間周期によって、より大きなキャパシタを使用することが可能になり、一部がジッタに起因する寄生効果が低減される。

この先行技術を考慮して、問題は未だ残っている。フルスピードＵＳＢ規格の最悪な例では、ジッタは送信されたデータストリーム上では±１．５ｎｓまで低減しなければならない。このジッタ耐性をデータストリーム上で実現するためには、ジッタ上で必要な耐性は、ＵＳＢクロック信号を提供する発振器については２１０ｐｓである。先行技術によれば、タイムステップは発振器上で必要なジッタよりも低くなければならない。この要件は高い数の位相と組み合わせて非常に高い周波数を用いることを必要とし、その結果、電力消費が重要になる。電力消費を低減するには他の解決策が必要である。

本発明はクロック回復の正確度を改善するために、クロック回復回路内部の開ループにおいて少なくとも１つの遅延を加算する。加算された遅延は、ジッタ上の精度があるタイムステップよりも低くなるように、知られている発振器のタイムステップよりも短い。加算された遅延によって、クロック回復回路の粒度上でより高い精度を有することが可能となる。タイムステップの関数として加算された遅延を較正するために、異なる改善も行われる。先行技術の回路を本発明と組み合わせて好適な実施形態を得ることもできる。

第１の態様によれば、本発明は連続するアクティブエッジを含む較正されたクロック信号を集積回路において生成する方法である。この方法は、フリーランニング周波数に相当する発振器周期を有する、基本タイムステップ（Ｓｔｅｐ ｏｆ Ｔｉｍｅ）を有する少なくとも１つの発振器信号を提供するステップと、受け取られたビットフロー内のビット持続時間のタイムステップの有理数を測定するステップと、較正されたクロック信号のアクティブエッジを各々生成した後に、次のアクティブエッジの前の分離時間に相当するタイムステップの整数および小数を計算するステップと、発振器信号を、少なくとも１つの発振器信号と同調する前記クロック信号のアクティブエッジを有するクロック信号に変換し、連続する２つのアクティブエッジをタイムステップの整数に比例する持続時間によって分離するステップと、タイムステップの小数に相当するタイムステップの小数部分に比例する時間遅延を計算するステップと、前記計算された遅延のクロック信号の次のアクティブエッジを遅延させ、前記次のアクティブエッジを少なくとも１つの発振器信号から非同期化させるステップとを含む。

クロック信号の遅延は複数の遅延された信号を提供することによって行われることが好ましい。各遅延された信号は基本遅延の相互から遅延され、前記複数の遅延された信号の１つは較正されたクロック信号を得るために選択される。

基本遅延は、タイムステップよりも劣る総遅延を有するために加算することのできる基本遅延の最大数を測定するステップと、該測定された最大数を格納するステップとを含む較正モードで較正される。遅延の計算は、タイムステップの小数を最大数と乗算することによって行われる。

タイムステップの有理数の測定は、受け取られたビットフロー中の１つまたは複数のビットによって分離された２つのビット間の発振器周期の数をデータバス上で測定し、測定された発振器周期の数を分離ビットの数で除算することにより有理数を計算することによって、較正モード中に実行される。

第２の態様によれば、本発明は較正されたクロック信号を提供するクロック回復回路である。前記クロック回復回路は、フリーランニング発振器と、メータ回路と、計算手段と、信号合成器と、遅延回路とを備える。このフリーランニング発振器はタイムステップに関連する少なくとも１つの発振器信号を提供する。メータ回路は受け取られたビットフロー内のビット持続時間を測定し、タイムステップの有理数を提供する。計算手段はタイムステップの有理数を受け取り、較正されたクロック信号の連続する２つのアクティブエッジ間のタイムステップの整数および小数を計算する。信号合成器は連続する２つのアクティブエッジがタイムステップの整数によって分離されたクロック信号を出力において提供し、クロック信号の前記アクティブエッジを前記少なくとも１つの発振器信号上で同期化させる。遅延回路は信号合成器の出力に置かれる。前記遅延回路は、アクティブエッジがタイムステップの小数で遅延されたクロック信号に相当する較正されたクロック信号を出力において提供する。

好ましくは、遅延回路は直列接続された複数の基本遅延回路と、前記基本回路の１つの出力における信号を選択する選択回路とを含んでもよく、各基本遅延回路はある基本遅延の信号を遅延させる。遅延回路は較正回路、レジスタ、および乗算器を更に含んでもよい。較正回路は、あるタイムステップ中の信号を遅延させ得る基本遅延の最大数を測定する。レジスタは最大数を格納する。乗算器は格納された最大数を遅延回路によって適用するための遅延を表すタイムステップの小数部分と乗算する。乗算器の出力は選択回路に結合されている。

別の改善によれば、遅延回路は、基本遅延の半分の信号を遅延させる追加の基本遅延回路を備え得る。前記追加の基本遅延回路は、直列接続された基本遅延回路の第１の基本遅延回路の入力に接続されている。遅延回路は発振器信号の数と同じ数のレジスタを更に備え得る。前記レジスタは乗算器に選択的に接続される。

第３の態様によれば、本発明はＵＳＢインタフェースと前述のクロック回復回路とを含む集積回路である。前記クロック回復回路は較正されたクロック信号をＵＳＢインタフェースに提供する。

別の態様によれば、本発明は通信インタフェースと前述のクロック回復回路とを含む集積回路を有するスマートカード用のモジュールである。好ましくは、スマートカードは本体カードを有し、空洞を含み、モジュールは前記空洞内に設置される。

本発明の態様および利点は、以下の詳細な説明を読み、添付図面を参照すれば、更に明白となろう。

ここで本発明を通信用のＵＳＢインタフェースを含むスマートカードに関連して説明する。本発明は他の通信インタフェースを用いるが、高周波数および正確なクロック信号を必要とする同等の特徴を有する他の種類のデバイスに応用することもできる。例えば、本発明は複数の通信プロトコルを支援するフラッシュカードにおいて用いることも考えられ、該プロトコルの１つはＵＳＢ等である。フルスピードおよびハイスピードＵＳＢ周辺機器の両方はこの発明から恩恵を受け得る。ハイスピードデバイスの場合、較正信号は１／８ミリ秒（ｍｓ）（１２５マイクロ秒）毎にブロードキャストされ、各ｍｓの間に同じフレーム数の８倍を有するマイクロフレームであり得る。

図１はクレジットカードまたはＳＩＭカードのようなスマートカードのプラスチック製本体カードに挿入されるスマートカードモジュール１を示す。この図１は先行技術および本発明の両方に相当するものである。スマートカードモジュール１は集積回路（ＩＣ）３に結合されたＩＳＯコネクタ２を含む。例えばＩＳＯ７８１６−２に準拠するＩＳＯコネクタ２は、ＩＣ３のコンタクトパッドに電気的に結合された８つのコンタクト領域を含む。記載の実施形態では、２つのコンタクト領域ＶＣＣおよびＧＮＤが電力供給のために用いられる。２つのコンタクト領域Ｄ＋およびＤ−は、ＩＳＯ規格７８１６−２および７８１６−１２によるＵＳＢプロトコルのデータバス用に用いられる。４つのコンタクト領域は好適な実施形態では用いられないが、他のインタフェースに用いることも考えられる。

ＩＣ３は電源回路４、ＵＳＢインタフェース６、ＵＳＢクロック回路７およびコア回路８を備える。電源回路４は、コネクタから電力を受け取り、ＩＣ３の他のすべての回路に供給するためのコンタクト領域ＶＣＣおよびＧＮＤに電気的に結合されている。ＵＳＢインタフェース６はコンタクト領域Ｄ＋およびＤ−に電気的に結合され、コア回路８にも電気的に結合されている。ＵＳＢインタフェース６はコア回路８とコネクタ２を介して接続されたホストとの間の通信を管理する。ＵＳＢクロック回路７はコンタクト領域Ｄ＋およびＤ−、ならびにＵＳＢインタフェース６に接続されている。ＵＳＢクロック回路７はＵＳＢクロック信号ＣＫＵをＵＳＢインタフェース６に提供する。ＵＳＢクロック信号ＣＫＵは、ＵＳＢ仕様に準拠するクロック信号を有するための、Ｄ＋およびＤ−コンタクト領域から受け取られたメッセージを用いて較正される。コア回路８はスマートカードの最終用途に応じてマイクロプロセッサおよびメモリを含み得る処理回路である。図１のスマートカードモジュールは、先行技術のモジュールおよび本発明によるモジュールに相当し得る。先行技術と本発明との間の唯一の違いはＵＳＢクロック回路７が改変されていることにある。

図２は本発明によるＵＳＢクロック回路７の好適な実施形態を示しており、メータ回路１０、第１のレジスタ２０、加算器３０、第２のレジスタ４０、信号合成器５０および遅延回路６０を備える。メータ回路１０はデータフローを受け取るＤ＋およびＤ−コンタクト領域に電気的に接続されている。このメータ回路１０は、例えば米国特許出願第２００４／０１４８５３９号（’５３９号特許）に開示されたように構成され、送信されたビット周期におけるタイムステップの平均数に相当する較正された値ＣＶを出力において提供する。この平均数は整数部分と高い精度を有する小数部分とを含む。

第１のレジスタ２０はメータ回路１０が較正された値の計算を完了したときにその較正された値を記憶するメータ回路の出力に結合されている。加算器３０および第２のレジスタ４０はアキュムレータを構成する。ＵＳＢクロック信号ＣＫＵのアクティブエッジ各々につき、前記アキュムレータは前記ＵＳＢクロック信号ＣＫＵのアクティブエッジの時間中の次の理論上の位置に相当するカウント値ＣＴを計算する。第２のレジスタ４０は、較正された値ＣＶを前のカウント値ＣＴに加算することによって、加算器３０における較正された値ＣＶだけ増分されたカウント値ＣＴを記憶する。このカウント値は整数部分と小数部分とを含んだ有理数である。

信号合成器５０は、タイムステップに関連するカウント値ＣＴの整数部分に比例して先のアクティブエッジから時間的に間隔をあけられたアクティブエッジを有するクロック信号ＣＫを提供する。幾つかの実施形態が可能であるが、この信号合成器５０は先行技術の’５３９号特許に従って製造されることが好ましい。信号合成器５０は位相発生器５１、カウンタ５２、比較器５３、位相選択器５４および同期化回路５５を備える。

位相発生器５１はフリーランニング発振器、例えば、同じ周波数、同じ周期Ｔおよび時間的に等間隔の２^ｉ位相信号ψ（０）〜ψ（２^ｉ−１）を提供するリング発振器である。位相信号の数は好ましくは、計算を簡単にするための２つの出力に等しいが、位相信号の別の整数を用いることも考えられ、別の整数が可能である。連続する２つの位相信号間の時間遅延は合成器回路５０のタイムステップに相当する。一例を挙げると、ｉは３に等しく、位相信号の数は８に等しい。

位相信号の１つ、例えば、ψ（０）がカウンタ５２を計時するのに用いられる。比較器５３はカウンタ５２からの値とカウント値ＣＴの最上位ビット（ＭＳＢＣＴ）とを受け取る。比較器の出力は、比較された２つの値が等しくないときには、例えば０に等しい第１の論理信号を提供し、比較された２つの値が等しいときには、例えば１に等しい第２の論理信号を提供する。カウンタ５２および比較器５３はＭＳＢＣＴによって除算された位相発生器５１の発振器周波数に相当する周波数を有する信号を提供する周波数分割器として機能する。

位相選択器５４は位相発生器５１が提供するすべての位相信号ψ（０）〜ψ（２^ｉ−１）を受け取り、ＩＳＢＣＴの関数として位相信号の１つを選択するための値ＣＴのｉ個の中位ビット（ＩＳＢＣＴ）も受け取る。選択された位相信号は比較器５３の出力信号と一緒に同期化回路５５に提供される。同期化回路５５は、比較器５３によって出力された信号に相当し、選択された位相信号上でアクティブエッジが同期化されたクロック信号ＣＫをその出力において提供する。ＭＳＢＣＴおよびＩＳＢＣＴは、クロック信号の連続する２つのアクティブエッジがＣＴの整数部分と乗算された信号合成器のタイムステップによって時間的に分離されるように、ＣＴの整数部分に相当する。２つのアクティブエッジ間の時間周期は１つのタイムステップ毎に変動し得る。平均時間周期はＵＳＢ仕様に適合するＣＴと同じ精度を有する。位相から位相への選択が、１つのタイムステップに等しい最大ジッタを生じる。

遅延回路６０はクロック信号ＣＫと値ＣＴの最下位ビット（ＬＳＢＣＴ）とを受け取る。ＬＳＢＣＴは値ＣＴの小数部分に相当する。遅延回路６０は、ＬＳＢＣＴに比例する値で遅延されたクロック信号ＣＫに相当するＵＳＢクロック信号をその出力において提供する。遅延はタイムステップの小数部分である。この加算された遅延により、ＵＳＢクロック信号ＣＫＵのアクティブエッジの位置精度が改善される。ＵＳＢクロック信号ＣＫＵの最大ジッタはタイムステップの小数部分まで低減される。

ＵＳＢフルスピードでは、データクロックは８３．３３３３ｎｓの時間周期に相当する１２ＭＨｚである。発振器周波数が１０ｎｓ〜２０ｎｓの範囲内の周期Ｔに相当する時間周期上で６６ＭＨｚ±３０％であると考えると、この発振器周波数は５０ＭＨｚ〜１００ＭＨｚの範囲内にある。８位相の信号を用いると、タイムステップは１．２５ｎｓと２．５ｎｓとの間に含まれる。ＵＳＢ規格では、ＳＯＦトークンパケットは０．０５％の正確度で１ｍｓ毎に送られる。受け取られたビットのフロー上の０．０５％の正確度は、測定された信号上の最大で５００ｎｓのエラーに相当する。１ｍｓ中には１２０００個の理論ビットが存在する。この較正値は連続する２つのＳＯＦ間の周期Ｔの数Ｎを計数することによって’５３９号特許の知識に従って測定される。この数Ｎは、発振器５１の正確度の３０％およびＳＯＦの０．０５％に起因して、例えば、４９９７５と１０００５０との間に含まれる。この数Ｎは２０ｎｓ／（１ｍｓ〜５００ｎｓ）≒２．１０^−５よりも低い正確度で測定される。連続するＳＯＦ間の時間周期は、５００ｎｓの正確度に主として起因するエラーを有することが知られている。グローバルエラーへの他の種々の寄与を考慮しなければならず、このグローバルエラーは約５５０ｎｓと考えられるべきである。

第１のレジスタ２０に記憶された較正された値ＣＶが１２０００（１ｍｓ中のビット数）で除算され、８（ある発振器時間周期中の位相数）で乗算される。較正値ＣＶがタイムステップのある有理数において知られている。５５０ｎｓの最大エラーも１２０００で除算され、８で乗算され、これは較正された値ＣＶ上の４６ｐｓのエラーに相当する。較正された値ＣＶはタイムステップの数３３．３２および６６．７によって制限された範囲内に理論的には含まれる。この整数部分は７ビット上で符号化され、小数部分のより上位のビットのみが保存される。除算のための選択および較正された値の小数部分についてのビット数の選択は正確度に影響を及ぼす。

好適な実施形態では、１２０００による除算は１２０００^−１による乗算に変換される。１２０００^−１による乗算は概算され、２^−２７で切り捨てられ、１ビットの持続時間について較正された値上では８ｐｓのエラーを生じる。

コンポーネントのサイズを低減するには、レジスタのビット数を制限することが必要である。小数部分は、例えば１０ビットまで制限することができる。この切り捨ては２ｐｓが加算されたビット持続時間エラーの原因となる。１ビットについての総最大エラーは、理論的なビット持続時間エラー８３．３３３ｎｓ（１２ＭＨｚ）に比して５６ｐｓ（４６＋８＋２）である。つまり、このようなエラーは０．０７％未満に相当する。

ＭＳＢＣＴはＣＴの４つの最上位ビットを含み、ＩＳＢＣＴはＣＴの次の３つの上位ビットを含み、ＬＳＢＣＴは１０個の最下位ビットを含み、ＬＳＢＣＴはＣＴの小数部分にも相当する。精度に影響を及ぼさずに比較を行うために絶対値演算を行うことができるので、カウンタ５２および比較器５３は最大容量４ビットのサイズにすることができる。

まず、遅延回路６０がＵＳＢクロック回路７の機能を説明するのに完全であると仮定する。遅延回路が引き起こす遅延は、ＬＳＢＣＴに相当する小数値によって乗算されたタイムステップに正確に比例するものと考えられる。

ここで、数値例がその機能を明白にする。例えば、実際の発振器周期がビットレートについて正に１２ＭＨｚの周波数に対して６２．５ＭＨＺであると考えると、タイムステップは２ｎｓに等しく、ビット周期は８３．３３３３ｎｓである。１ｍｓ中の測定された発振器周期の数は６２５００に等しい。つまり、第１のレジスタに格納されたそれに相当する較正された値は４１．６６６である。記憶された較正された値は２進コードにおける０１０１００１．１０１０１０１０１０に等しく、小数点は整数部分と小数部分との分離を表している。

ＵＳＢクロック信号の第１のアクティブエッジはｔ_０＝０において提供される。次のアクティブエッジはｔ_ｉ＝４１．６６６^＊（タイムステップ）＝８３．３３２ｎｓにおいて提供され、第ｎ番目のアクティブエッジはｔ_ｎ＝ｎ^＊４１．６６６^＊（タイムステップ）において提供される。この周波数の平均値上の正確度は先行技術において可能であったものと同じであり、この例では０．０７％未満である記憶された較正された値上のエラーに相当するとも思われる。このジッタに関しては、完全な遅延回路６０は先行技術における整数値に起因する部分を抑制し、このエラーに起因するジッタの部分のみ、すなわち、５６ｐｓ未満が考慮される。

しかし、遅延回路６０は完全ではなく、その実現モードに依存する。遅延回路６０の第１の好適な実施形態が図３に示される。遅延回路６０は直列接続された６１_１〜６１_Ｍ＋Ｌで記したＭ＋Ｌの基本遅延回路６１を含む。基本遅延回路６１はすべて同一に作られ、各遅延が互いに同一であると考えられるように、ＩＣ基板上で相互に近接して位置決めされる。各基本遅延回路６１は基本遅延δ_ｔ遅延されたその入力信号に相当する信号をその出力において提供する。基本遅延δは名目上、数Ｍで除算されたタイムステップに設定される。数Ｌは基本遅延δ_ｔの数に相当し、最悪の場合のタイムステップに等しいδ_ｔ ^＊（Ｍ＋Ｌ）を有するために加算される。Ｌの値はＭに依存し、コンポーネント分散に依存する。タイムステップの値上の分散は±３０％の範囲内にあり、遅延値上の分散も、例えば±３０％の範囲内にある。これら２つの分散は部分的に結合されるが、これら２つの分散が無相関である最悪の場合を考えることが好ましい。このタイムステップは＋３０％のエラーを有すると考えられ、基本遅延δ_ｔは−３０％のエラーを有すると考えられる。したがって、より高い整数に四捨五入されたＬ＝０．８６^＊Ｍを有することが好ましい。

時間遅延を選択するために、遅延回路６０は６２_０〜６２_Ｍ＋Ｌで印したＭ＋Ｌ＋１パスゲート６２を備える。各パスゲート６２は信号入力、出力、および制御入力を含む。全パスゲート６２の出力は共に接続され、遅延回路６０の出力を構成している。パスゲート６２_１〜６２_Ｍ＋Ｌの信号入力はそれぞれ、基本遅延回路６１_１〜６１_Ｍ＋Ｌの出力に接続されている。パスゲート６２_０の信号入力は基本遅延回路６１_０の入力に接続されている。各パスゲート６２_０〜６２_Ｍ＋Ｌの制御入力はそれぞれ、制御信号Ｓ_０〜Ｓ_Ｍ＋Ｌを受け取る。この制御信号の１つのみがある時間においてアクティブであり得る。

マルチプレクサ６３が、機能モードにおいてクロック信号ＣＫを提供するため、または較正モード中に位相信号φ（０）を提供するために、第１の基本遅延回路６１_１の入力に接続されている。基本遅延６１を較正するために、Ｄ−ラッチ６４が用いられる。Ｄ−ラッチ６４はすべて較正モード中に基本遅延回路６１によって受け取られた位相信号φ（０）によってリセットされ、次の位相信号φ（１）によって計時される。Ｄ−ラッチ６４の数は、例えば、Ｍ＋Ｌに等しく、各Ｄ−ラッチ６４_１〜６４_Ｍ＋Ｌのデータ入力はそれぞれ、各基本遅延回路６１_１〜６１_Ｍ＋Ｌの出力に接続されている。Ｄ−ラッチ６４_１〜６４_Ｍ＋Ｌの出力Ｑ_１〜Ｑ_Ｍ＋Ｌは出力バスＱ［１：Ｍ＋Ｌ］においてグループ化される。

Ｄ−ラッチ６４の数を低減するために、タイムステップが−３０％で基本遅延δｔが＋３０％（これはより高い整数に四捨五入されたＬ’＝０．４７Ｍに相当する）のときに、最大Ｄ−ラッチに相当するＬ’を最悪の場合に用いて、Ｌ＋Ｌ’Ｄ−ラッチのみを維持することが可能である。次いで第１のＭ−Ｌ’Ｄ−ラッチを抑制することができる。

第１の復号器６５が出力バスＱ［１：Ｍ＋Ｌ］を受け取り、同時にアクティブな出力の数を表す値ｋを提供する。この値ｋは第３のレジスタ６６に格納される。

機能モード中に基本遅延回路６１の選択された出力を決定するために、遅延回路６０は乗算器６７および第２の復号器６８を備える。乗算器は１つの入力上でＬＳＢＣＴを受け取り、別の入力上で値ｋを受け取る。この結果の最上位ビットが復号器６８に提供され、該復号器がこれらの最上位ビットに相当する制御信号Ｓ_ｉを起動する。

機能モードにおいては、遅延回路６０によってもたらされる遅延はｋ^＊ＬＳＢＣＴ^＊δ_ｔに相当する（式中、ｋ^＊δ_ｔ＝低いδ_ｔに四捨五入されたタイムステップであり、ＬＳＢＣＴは前述の小数を表す２進数である）。遅延回路によってもたらされるジッタは、較正（ｋ^＊δ_ｔの四捨五入）およびＬＳＢＣＴの分解によるものである。更に詳細に言うと、遅延回路６０が如何に較正され、次いで如何に機能するかを説明することが好ましい。

図４のクロノグラムに関連して較正を説明する。較正モードにおいては、マルチプレクサ６３が第１の基本遅延回路６１_１の入力に位相信号φ（０）を提供する。瞬間ｔ_０は位相信号φ（０）の遷移エッジに相当する。ｔ_０の前には、位相信号φ（０）は低いレベルであり、すべてのＤ−ラッチ６４_１〜６４_Ｍ＋Ｌをリセットしているので、Ｄ−ラッチ出力はすべてその低いレベルに等しく、値ｋは０に等しい。

瞬間ｔ_０においては、位相信号φ（０）は高いレベルまでトグルする。マルチプレクサ６３の時間伝播は無視されるので、信号Ｄ_０が同時にトグルし、位相信号φ（０）に続く。信号Ｄ_０は第１の基本遅延回路６１_１の入力に提供され、該基本回路はδ_ｔ遅延された信号Ｄ_０に相当する信号Ｄ_１をその出力において提供する。瞬間ｔ_１（ｔ_０＋δ_ｔに等しい）は信号Ｄ_１のトグリングに等しい。次いで、信号Ｄ_１が第２の基本遅延回路６１_２の入力に提供され、該遅延回路が信号Ｄ_２を第３の基本遅延回路６１_３に提供し、以下同様である。

図４では、瞬間ｔ_２は信号Ｄ_Ｍのトグリングを示し、これはＭ^＊δ_ｔ遅延されたＤ_０に相当する。信号Ｄ_Ｍは基本遅延回路６１_Ｍ＋１に提供され、該遅延回路は瞬間ｔ_３においてトグルする信号Ｄ_Ｍ＋１を提供する。

瞬間ｔ_４は位相信号φ（１）のトグリングに相当し、これは基本遅延回路６１とは独立している。瞬間ｔ_４は瞬間ｔ_０後、例えば、信号Ｄ_Ｍ＋１のトグリングの直後であるが、次の遅延信号Ｄ_Ｍ＋２のトグリングより前の、１つのタイムステップを生じる。位相信号φ（１）がＤ−ラッチ６４_１〜６４_Ｍ＋Ｌを計時し、Ｄ−ラッチ６４は入力信号に相当する出力信号をこの瞬間ｔ_４において提供するためにそれらの入力をサンプリングする。ｔ_４後、遅延された信号Ｄ_Ｍ＋２〜Ｄ_Ｍ＋Ｌは各δｔをｔ_５〜ｔ_６まで互いに次々にトグルし続けるが、Ｄ−ラッチ６４の出力信号上には生じない。

したがって、ｔ_４においては、出力Ｑ_１〜Ｑ_Ｍ＋１は高いレベルまでトグルし、出力Ｑ_Ｍ＋２〜Ｑ_Ｍ＋Ｌは低いレベルのままである。このサンプリングは新しい入力値を復号器６５に提供し、該復号器は出力バスＱ［１：Ｍ＋Ｌ］上のアクティブ信号の数に等しい新しい値ｋを出力する（この例では、ｋ＝Ｍ＋１である）。次いで、この新しい値は、例えば次の位相信号φ（２）のトグリングに相当する瞬間ｔ_７においてレジスタ６６においてロードされ得る。

値ｋはあるタイムステップよりも劣る総遅延を得るために加算可能な基本遅延δ_ｔの最大数に相当する。このような測定は１つの基本遅延δ_ｔに等しい最大エラーを用いて行われる。

機能モードにおいては、遅延回路６０によってもたらされる遅延はＬＳＢＣＴ^＊ｋ^＊δ_ｔに相当する。しかし、この結果の最上位ビットのみが基本遅延回路６１の出力を選択するために用いられる。使用されるビット数は値ｋを符号化するためのビット数に等しいビット数に相当し、最大で１つの基本遅延δ_ｔに等しいエラーを導入することも可能で、これは乗算器６７の出力において実行された切捨てに依存する。平均周波数を考えると、遅延回路６０によってもたらされるエラーは加算器３０およびレジスタ４０によって行われる蓄積によって補償されるので、このエラーはゼロである。しかし、このエラーはジッタをもたらし、これは１つの基本遅延δ_ｔに等しくなることもある。したがって、最大の総ジッタは２^＊δ_ｔに等しい。

この例ではＭ＝３２を考えることにする。したがって、δ_ｔの名目上の値はＭで除算されたタイムステップの名目上の値に固定される。８つの位相信号を有する名目上の７５ＭＨｚの発振器周波数に関し、名目上のタイムステップは１．６６７ｎｓに等しく、したがって、名目上の基本遅延δ_ｔは５２ｐｓに設定される。先に示したように、基本遅延は、遅延回路６０によって加算される最大ジッタを決定する際に考慮することができる±３０％の正確度で設計され、２^＊δｔ_Ｍａｘ＝１３５ｐｓに等しい。したがって、総ジッタは１９２ｐｓより劣る。

遅延回路６０の改善された実施形態が図５に示されている。この図５の遅延回路６０にいては、別個の３つの改善が加えられている。

第１の改善は補助遅延回路６００を加えたことにある。この補助遅延回路６００はマルチプレクサ６３の入力に置かれ、較正モード中に位相信号を受け取るのに用いられる。補助遅延回路６００は基本遅延回路６１に用いられる同じ技術により行われるが、基本遅延の半分に等しい遅延のみを加算する。このようなサイジングは同じ比率のエラー値を用いて容易に行うことが可能で、例えば、ある基本遅延回路は直列接続された４つのインバータゲートを含み得、補助遅延回路は直列接続された２つのインバータゲートのみを含み得る。

較正モード中、クロック信号は第１の遅延された信号を提供するために基本遅延の半分に遅延される。遅延の数の測定はある基本遅延の半分ずらされる。次いで、測定された数が補助遅延回路を用いずに基本遅延回路に適用される。この結果は、エラーの代わりに基本遅延の±１／２の精度を有する測定された遅延回路の数は０〜−１の基本遅延回路を含む。

第２の改善は乗算器６７の出力と第２の復号器６８の入力との間に四捨五入回路６０１が加えられたことである。乗算器は選択されるべきパスゲート６２_ｉを決定するのに要する必要な最上位ビット以上の１ビットを提供しなければならない。この追加ビットは必要な最上位ビットの直ぐ下位のビットに相当する。四捨五入（ｒｏｕｎｄｉｎｇ）回路６０１は、第２の復号器６８に提供された最上位ビットが切り捨てられる代わりに最も近い値に四捨五入されるように、この追加ビットに応じて１つのビットを最上位ビットに加えたり、加えなかったりする。この四捨五入回路６０１はビット分解に起因するエラーを基本遅延の半分に等しいエラーまで低減する。

第１および第２の改善を同時に使用すると、遅延回路６０に起因するジッタ上で生じたエラーはδｔ_Ｍａｘ＝６８ｐｓよりも劣ることになる。したがって、総ジッタは１２５ｐｓよりも劣る。より少ない数の基本遅延回路を用いて図３の遅延回路と同じ精度を有することも可能である。

第３の改善は位相信号φ（０）とφ（２^ｉ−１）とのバランスに関するものである。位相発生器の構成に応じて、位相信号φ（０）対φ（２^ｉ−１）はバランスエラーを有することがある。バランスエラー自体がジッタを加える。しかし基本遅延回路が２つの位相信号間で較正され、他の２つの位相信号間で用いられる場合、不均衡な位相信号に起因するジッタが増大する。

この欠点を克服するために、幾つかのレジスタ６６_０〜６６_２ ^ｉ _−１が連続する位相信号対の各々の間の基本遅延回路６１の較正に用いられる。レジスタ６６_０〜６６_２ ^ｉ _−１は第１の復号器６５の出力と乗算器６７の入力との間に並列接続されている。各レジスタ６６_ｉは関連する位相信号対に相当する基本遅延の最大数を記憶する。オペレーションモード中、位相選択器によって選択された位相信号に相当するレジスタが乗算器６７に出力される。このような較正を用いることによって、遅延回路６０は位相信号の不均衡に起因するジッタを加えない。

異なる値ｋ（０）〜ｋ（２^ｉ−１）を較正するために、各位相信号対に対して較正を行うことが必要である。したがって、較正モード中に位相信号を提供するために、２つのマルチプレクサ６０２および６０３が加えられる。第１の値ｋ（０）を記憶するために、レジスタ６６_０が選択され、第１の位相信号φ（０）が基本回路６１の鎖に提供され、第２の位相信号φ（１）がＤ−ラッチ６４を計時するために提供される。次いで、較正は前述のように行うことが可能である。

上記動作は第２の値ｋ（１）を記憶するレジスタ６６_１の選択を用いて繰り返され、第２の位相信号φ（１）は基本回路６１に提供され、第３の位相信号φ（２）はＤ−ラッチ６４を計時する。以下同様に、較正動作は最後の値ｋ（２^ｉ−１）を記憶する最後のレジスタ６６_２ｉ−１を選択するまで繰り返され、最後の位相信号φ（２^ｉ−１）は基本回路６１に提供され、第１の位相信号φ（０）はＤ−ラッチ６４を計時する。

本発明の多数の変形例が可能である。特に、本明細書はＵＳＢを用いて通信を行うスマートカードまたはフラッシュカードにおけるＵＳＢの要求に良く適合する遅延回路６０の特定の実施形態を示している。遅延回路の較正を実行し得る他の回路がＤ−ラッチと置き換えられてもよい。また、全体的な回路サイズを最小化するために、基本遅延回路は直列に接続されているが、遅延回路の別の組合せが同等の機能を有してもよい。

スマートカードモジュールを示す回路図である。 本発明によるクロック回復回路を示す回路図である。 本発明による第１の遅延回路を示す回路図である。 遅延回路の較正を説明するクロノグラムである。 本発明による第２の遅延回路を示す回路図である。

Claims (21)

1. 連続するアクティブエッジを含む較正されたクロック信号（ＣＫＵ）を、ビットストリームを受け取る集積回路（３）において生成する方法であって、
   フリーランニング周波数に相当する発振器周期を有する、基本タイムステップを有する少なくとも１つの発振器信号（φ（０）〜φ（２^ｉ−１））を提供するステップと、
   受け取られたビットストリーム内のビット持続時間を有するビット周期内に含まれたタイムステップの有理数を計算するステップと、
   較正されたクロック信号のアクティブエッジを各々生成した後に、次のアクティブエッジの前の分離時間に相当するタイムステップの整数および小数を計算するステップと、
   発振器信号（φ（０）〜φ（２^ｉ−１））を、少なくとも１つの発振器信号（φ（０）〜φ（２^ｉ−１））と同調する前記クロック信号のアクティブエッジを有するクロック信号（ＣＫ）に変換するステップであって、連続する２つのアクティブエッジがタイムステップの整数に比例する持続時間によって分離される、ステップと、
   タイムステップの小数に相当するタイムステップの小数部分に比例する時間遅延を計算するステップと、
   前記計算された遅延のクロック信号（ＣＫ）の次のアクティブエッジを遅延させるステップであって、前記次のアクティブエッジが少なくとも１つの発振器信号から非同期化させる、ステップとを含む、方法。
2. クロック信号を遅延させるステップが、複数の遅延された信号（Ｄ_０〜Ｄ_Ｍ＋Ｌ）を提供し、各遅延された信号は基本遅延の相互から遅延されることと、前記複数の遅延された信号の１つは較正されたクロック信号（ＣＫＵ）を得るために選択されることとによって行われる、請求項１に記載の方法。
3. 基本遅延を較正モードにおいて較正させるステップが、
   タイムステップよりも劣る総遅延を有するために加算することのできる基本遅延の最大数（ｋ）を測定するステップと、
   測定された最大数（ｋ）を格納するステップとを含み、
   遅延の計算がタイムステップの小数を最大数と乗算することによって行われる、請求項２に記載の方法。
4. 較正モードにおいて、クロック信号が第１の遅延された信号を提供するために基本遅延の半分遅延される、請求項３に記載の方法。
5. 発振器信号を変換するステップが、周波数分割を含む、請求項１から４のいずれか一項に記載の方法。
6. 発振器信号を提供するステップが、同じ周波数であるが等しく位相シフトされた複数の発振器信号（φ（０）〜φ（２^ｉ−１））を提供するステップを含み、タイムステップが、シフトされた連続する２つの発振器信号間の分離時間にほぼ等しく；
   発振器信号を変換するステップが、発振器信号の１つを選択するステップを更に含み、クロック信号を前記選択された発振器信号と同期化させる、請求項５に記載の方法。
7. 最大数ｋ（０）〜ｋ（２^ｉ−１）を測定するステップが、シフトされた連続する各発振器信号（φ（０）〜φ（２^ｉ−１））の間で実行され、最大数の各々がシフトされた発振器信号に関連して格納され、遅延を計算するステップが、クロック信号の同期化に用いられる選択された発振器信号に相当する最大数を用いて実行される、請求項３に従属する請求項６に記載の方法。
8. タイムステップの有理数を計算するステップが、較正モードの間に、受け取られたビットストリーム中の１つまたは複数のビットによって分離された２つのビットの間の発振器周期の数をデータバス上で測定することによって、かつ、発振器周期の測定された数を分離ビットの数で除算することによって有理数を計算することによって、実行される、請求項１から７に記載の方法。
9. 受け取られたビットストリームに基づいて、較正されたクロック信号（ＣＫＵ）を提供するクロック回復回路（７）であって、
   あるタイムステップに関連する少なくとも１つの発振器信号（φ（０）〜φ（２^ｉ−１））を提供するフリーランニング発振器（５１）と、
   受け取られたビットストリーム内のビット周期のビット持続時間を測定し、タイムステップの有理数を提供するメータ回路（１０）と、
   タイムステップの有理数を受け取り、較正されたクロック信号の連続する２つのアクティブエッジ間のタイムステップの整数（ＭＳＢＣＴおよびＩＳＢＣＴ）および小数（ＬＳＢＣＴ）を計算する、計算手段（３０および４０）と、
   連続する２つのアクティブエッジがタイムステップの整数によって分離されたクロック信号（ＣＫ）を出力において提供し、クロック信号（ＣＫ）の前記アクティブエッジを前記少なくとも１つの発振器信号（φ（０）〜φ（２^ｉ−１））上で同期化させる信号合成器（５０）と、
   信号合成器（５０）の出力に置かれ、アクティブエッジがタイムステップの小数で遅延されたクロック信号に相当する較正されたクロック信号（ＣＫＵ）を出力において提供する遅延回路（６０）とを備える、クロック回復回路（７）。
10. 遅延回路（６０）が発振器（５１）と独立している、請求項９に記載のクロック回復回路。
11. 遅延回路（６０）が直列接続された複数の基本遅延回路（６１_１〜６１_Ｍ＋Ｌ）と、前記基本回路の１つの出力における信号を選択する選択回路（６２_０〜６２_Ｍ＋Ｌ、６８）とを備え、各基本遅延回路が基本遅延（δｔ）だけ信号を遅延させる、請求項９または１０に記載のクロック回復回路。
12. 遅延回路が、
    あるタイムステップの信号を遅延させ得る基本遅延（δｔ）の最大数を測定する較正回路（６４_１〜６４_Ｍ＋Ｌ、６５）と、
    最大数を格納するレジスタ（６６）と、
    格納された最大数を遅延回路（６０）によって適用するための遅延を表すタイムステップの小数部分と乗算する乗算器（６７）とを更に備え、乗算器（６７）の出力は選択回路（６２_０〜６２_Ｍ＋Ｌ、６８）に結合されている、請求項１１に記載のクロック回復回路。
13. 遅延回路が、基本遅延の半分の信号を遅延させる追加の基本遅延回路（６００）を備え、前記追加の基本遅延回路が、直列接続された基本遅延回路（６１）の第１の基本遅延回路（６１_０）の入力に接続された、請求項１２に記載のクロック回復回路。
14. 信号合成器（５０）が、フリーランニング発振器（５１）に接続された、主クロック信号を提供するプログラマブル周波数分割器（５２、５３）を更に備える、請求項９から１３のいずれか一項に記載のクロック回復回路。
15. フリーランニング発振器（５１）が、同じ周波数であるが等しく位相シフトされた複数の発振器信号（φ（０）〜φ（２^ｉ−１））を提供するリング発振器であり、
    周波数合成器（５０）がリング発振器（５１）の発振器信号（φ（０）〜φ（２^ｉ−１））の１つを選択する位相選択器（５４）と、主クロック信号のアクティブエッジを選択された発振器信号と同期化させる、クロック信号（ＣＫ）を提供する同期化回路（５５）とを更に備え、
    タイムステップがシフトされた連続する２つの発振器信号間の分離時間に等しい、請求項１４に記載のクロック回復回路。
16. 遅延回路（６０）が、乗算器（６７）に選択的に接続される発振器信号（φ（０）〜φ（２^ｉ−１））の数と同数のレジスタ（６６_０〜６６_２ ^ｉ _−１）を更に備える、請求項１２に従属する請求項１５に記載のクロック回復回路。
17. メータ回路（１０）がデータバス（Ｄ＋、Ｄ−）に結合され、前記メータ回路が、
    受け取られたビットストリーム中の１つまたは複数のビットによって分離された２つのビット間の発振器周期の数をデータバス上で測定する手段と、
    発振器周期の測定された数を計算して、基準値に相当するタイムステップの平均数を得る手段とを含む、請求項９から１６に記載のクロック回復回路。
18. データバスがユニバーサルシリアルバスである、請求項１７に記載のクロック回復回路。
19. ＵＳＢインタフェース（６）と、較正されたクロック信号（ＣＫＵ）をＵＳＢインタフェースに提供する請求項９から１８のいずれか一項に記載のクロック回復回路（７）とを含む、集積回路（３）。
20. 通信インタフェース（６）と請求項９から１８のいずれか一項に記載のクロック回復回路（７）とを含む集積回路（３）有する、スマートカード用のモジュール。
21. 本体カードを有し、請求項２０に記載のモジュールがその中に含まれる空洞に設置される、スマートカード。

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