KR20030055669A - 이종 클럭 데이터 전송 장치 - Google Patents

Abstract

본 발명은 데이터 전달시 읽는 클럭(Read Clock)과 쓰는 클럭(Write Clock)의 위상이 서로 다를 때 데이터의 전달을 위상의 차이에 영향을 받지 않고 정확하게 전달하기에 적당하도록 한 이종 클럭 데이터 전송 장치를 제공하기 위한 것으로, 데이터를 전달하는 측의 쓰는 클럭과 쓰는 프레임 펄스에 의해 생성되어 쓰는 클럭을 계수하기 위한 쓰기 카운터부와; 데이터를 전달받는 측의 읽는 클럭과 읽는 프레임 펄스에 의해 생성되어 읽는 클럭을 계수하기 위한 된 읽기 카운터부와; 쓰기 카운터부와 읽기 카운터부에 의해 계수된 카운트 값의 차이를 검출하여 쓰는 클럭과 함께 입력되는 쓰는 데이터를 읽는 시점을 지연시켜 읽는 클럭으로 쓰는 데이터를 읽어 갈 수 있도록 하는 비교 카운터부와; 쓰는 카운터부의 카운트 값을 받아 쓰는 클럭을 설정된 분주비로 분주하여 분주 클럭을 생성하기 위한 클럭 생성부와; 클럭 생성부의 분주 클럭에 따라 쓰는 데이터를 역다중화하여 출력하기 위한 역다중화부와; 역다중화부에서 출력되는 데이터를 읽는 클럭에 따라 다중화하기 위한 다중화부를 포함하여 이루어지며, 서로 다른 위상을 갖는 두 클럭에 의해 전달되는 데이터에 대해서 그 전달의 정확성을 증대시킬 수 있게 된다.

Description

이종 클럭 데이터 전송 장치 {Different read/write clock data transfer module}

본 발명은 이종 클럭 데이터 전송에 관한 것으로, 보다 상세하게는 데이터 전달시 읽는 클럭(Read Clock)과 쓰는 클럭(Write Clock)의 위상이 서로 다를 때 데이터의 전달을 위상의 차이에 영향을 받지 않고 정확하게 전달하기에 적당하도록 한 이종 클럭 데이터 전송 장치에 관한 것이다.

일반적으로 데이터 전송시 데이터를 전달하는 측의 쓰는 클럭과 데이터를 전달받는 측의 읽는 클럭간의 위상차를 맞추기 위해 PLL(Phase-Locked Loop) 등의 위상동기루프가 사용된다.

PLL은 외부로부터 입력되는 기준신호에 따라 임의의 주파수를 발생시키도록 된 궤환 폐회로이다. 즉, 입력신호의 주파수 및 위상과 전압제어 발진기의 발진 주파수 및 위상을 비교하여 그 오차값을 검출한 후, 이 오차값을 감쇠시키는 방향으로 전압제어 발진기의 발진 주파수를 제어하는 것이다. DPLL(Digital Phase-Locked Loop)에서는 디지털 신호를 처리하는 CPU(Central Processing Unit)가 전압제어 발진기를 제어한다.

도1은 종래기술에 따른 DPLL을 이용한 이종 클럭 데이터 전송장치의 블록도이다.

도1에 따르면, DPLL은 위상동기의 기준이 되는 기준클럭을 수신하기 위한 기준클럭 수신부(110), 기준클럭 수신부가 수신한 기준클럭과 출력단에서 검출된 클럭간 위상차값을 검출하기 위한 위상차 검출기(120), 검출된 위상차값을 저장하기 위한 메모리(130), 위상차값을 읽어 보상 연산값을 산출하기 위한 CPU(140), CPU(140)의 보상 연산값을 아날로그 전압 제어값으로 변환시키기 위한 DAC(Digital Analog Converter)(150), 아날로그 전압 제어값으로 제어되어 클럭을 발진시키기 위한 전압제어 발진기(160), 및 전압제어 발진기(160)에서 발진된 클럭을 분주하여 위상차 검출기(120)로 인가하기 위한 분주기(170)를 포함하여 이루어진다.

CPU(140)에 의해 수행되는 동작 즉, 위상차 검출기(120), 메모리(130), 및 CPU(140)로 이어지는 블록에서의 수행 과정을 보면, DPLL의 수행에 필요한 각종 변수 및 상수의 값을 초기화하는 시스템 초기화, 기준클럭을 수신하는 기준클럭 수신, 자신의 현재 전압제어 발진기(160) 출력과 수신된 기준클럭과의 위상차를 계산하는 위상차 검출, 수신되는 기준클럭의 상태를 판단하는 클럭 감시, 및 계산된 위상차값을 이용하여 보정 연산값을 연산하고 이를 DAC(150)에 쓰는 DAC(150) 제어 등의 단계를 수행하게 된다. 이처럼 제어되어진 DAC(150)의 값에 의해 전압제어 발진기(160)가 제어되어 데이터를 전달받는 측으로 클럭을 제공하게 된다.

DAC(150) 제어의 경우, 기준클럭이 정상이라면 현 단계에서 연산된 위상차값을 추후 홀드오버(Holdover) 모드로 천이될 때를 대비해서 메모리(130)에 저장한다. 이 메모리(130)의 크기는 홀드오버의 특성을 좌우하게 되는데, 메모리(130)가 크면 좀 더 오랜시간 동안의 기준클럭의 값을 알 수 있기 때문에 좀 더 기준클럭에 가까운 값을 유지할 수 있게 된다. 그런데 메모리(130)의 크기는 한계가 있으며 선입선출(FIFO) 방식으로 구현되는 것이 일반적이다.

이처럼 종래기술에서는 읽는 클럭과 쓰는 클럭이 다른 경우에 메모리 소자를 사용하여 그 위상 차이를 극복하도록 되어 있다.

그러나 이상 설명한 종래기술에 따르면, 메모리 소자를 이용하기 때문에 처리할 수 있는 데이터의 크기에 제한을 가져오고 메모리 소자의 사용에 따른 가격적인 부담이 요구되는 단점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 데이터 전달시 읽는 클럭(Read Clock)과 쓰는 클럭(Write Clock)의 위상이 서로 다를 때 데이터의 전달을 위상의 차이에 영향을 받지 않고 정확하게전달하기에 적당하도록 한 이종 클럭 데이터 전송 장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 이종 클럭 데이터 전송 장치는, 데이터를 전달하는 측의 쓰는 클럭과 쓰는 프레임 펄스에 의해 생성되어 상기 쓰는 클럭을 계수하기 위한 쓰기 카운터부와; 데이터를 전달받는 측의 읽는 클럭과 읽는 프레임 펄스에 의해 생성되어 상기 읽는 클럭을 계수하기 위한 된 읽기 카운터부와; 상기 쓰기 카운터부와 읽기 카운터부에 의해 계수된 카운트 값의 차이를 검출하여 상기 쓰는 클럭과 함께 입력되는 쓰는 데이터를 읽는 시점을 지연시켜 상기 읽는 클럭으로 상기 쓰는 데이터를 읽어 갈 수 있도록 하는 비교 카운터부와; 상기 쓰는 카운터부의 카운트 값을 받아 상기 쓰는 클럭을 설정된 분주비로 분주하여 분주 클럭을 생성하기 위한 클럭 생성부와; 상기 클럭 생성부의 분주 클럭에 따라 상기 쓰는 데이터를 역다중화하여 출력하기 위한 역다중화부와; 상기 역다중화부에서 출력되는 데이터를 상기 읽는 클럭에 따라 다중화하기 위한 다중화부를 포함하는 것을 그 특징으로 한다.

도1은 종래기술에 따른 이종 클럭 데이터 전송 장치의 블록도.

도2는 본 발명의 실시예에 따른 이종 클럭 데이터 전송 장치의 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : 쓰기 카운터부220 : 읽기 카운터부

230 : 비교 카운터부240 : 클럭 생성부

250 : 역다중화부260 : 다중화부

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도2는 본 발명의 실시예에 따른 이종 클럭 데이터 전송 장치의 블록도이다.

동기가 이루어진 동일한 클럭에 의한 데이터의 전달은 그 전달 과정에서 데이터의 전달이 하나의 클럭에 의해서 이루어지므로, 그 데이터의 전달 지연을 클럭의 위상을 기준으로 예측할 수 있으므로 데이터를 정확하게 전달할 수 있다.

이에 따라 본 실시예는 데이터를 전달하는 쓰는 클럭과 읽는 클럭의 위상이다른 경우에 적용하고자 한다.

도2에 따르면, 본 실시예는 데이터를 전달하는 쓰는 클럭과 쓰는 프레임 펄스에 의해 생성된 쓰기 카운터부(210), 읽는 클럭과 읽는 프레임 펄스에 의해 생성된 읽기 카운터부(220), 그리고 두 카운터부에 의해 카운트된 값의 차이를 검출하는 비교 카운터부(230)를 포함하는 구성이다.

이에 더하여 쓰기 카운터부(210)의 카운트 값을 받아 쓰는 클럭을 설정된 분주비로 분주하여 분주 클럭을 생성하기 위한 클럭 생성부(240), 클럭 생성부(240)의 분주 클럭에 따라 쓰는 데이터를 역다중화하여 출력하기 위한 역다중화부(250), 역다중화부(250)에서 출력되는 데이터를 읽는 클럭에 따라 다중화하기 위한 다중화부(260)를 더 포함하여 이루어진다.

그러면 쓰기 카운터부(210)의 카운트 값과 읽기 카운터부(220)의 카운트 값을 각각 인가받게 되는 비교 카운터부(230)에서는 이 카운트된 값들의 차이에 의해 읽는 클럭과 쓰는 클럭간의 위상차를 알 수 있게 되며, 이 위상 차이를 이용하여 데이터의 전달시 데이터의 읽는 클럭 지연을 위한 래치(Latch) 시점을 결정하도록 한다. 따라서 래치 시점은 읽는 클럭과 쓰는 클럭의 위상 차이에 의해 결정되는 것이다.

결정된 래치 시점은 읽는 클럭과 쓰는 클럭의 위상 차이가 변하지 않는 한도에서 계속 고정된다. 이는 비교 카운터부(230)의 동작에 해당한다.

고정된 데이터의 래치 시점에 의해 데이터의 전달은 정상적으로 이루어진다. 비교 카운터부(230)는 결정된 래치 시점에 인에이블 신호를 발생시켜 읽기 카운터부(220)의 계수 시점을 재설정한다.

이러한 구성에 따른 동작을 보다 구체적으로 설명한다.

여기서 쓰는 속도는 19.44MHz로 이에 따라 쓰는 프레임 펄스(WRITE_FR_19.44MHz)와 쓰는 클럭(WRITE_CLOCK_19.44MHz)이 쓰기 카운터부(210)로 입력되며, 읽는 속도도 쓰는 속도와 같아서 읽는 클럭(READ_CLOCK_19.44MHz)이 읽기 카운터부(220)로 입력된다고 하자.

쓰기 카운터부(210) 및 읽기 카운터부(220)는 3-카운터로 구현될 수 있다. 읽기 카운터부(220)는 자주적으로 계수 동작을 수행하는 프리런(Free Run) 방식으로 동작하게 된다.

그러면 쓰는 데이터(WRITE_DATA_19.44MHz)와 읽는 데이터(READ_DATA_19.44MHz)도 19.44MHz에 대응하여 19.44Mbps가 된다. 쓰는 데이터(WRITE_DATA_19.44MHz)를 입력받게 되는 역다중화부(250)는 1:3 DEMUX로 구현되어지며, 이에 대응하여 읽는 데이터(READ_DATA_19.44MHz)를 출력하는 다중화부(260)는 3:1 MUX로 구현되어진다.

그리고 데이터를 쓰는 클럭(WRITE_CLOCK_19.44MHz)과 데이터를 읽는 클럭(READ_CLOCK_19.44MHz)간의 위상 차이에 의한 영향을 줄이기 위해 쓰는 데이터(WRITE_DATA_19.44MHz)를 적정수로 분주한 클럭으로 쓰게 된다. 본 실시예에서는 3분주를 채택한다. 이러한 쓰는 데이터(WRITE_DATA_19.44MHz)의 3분주를 위해서 쓰는 클럭(WRITE_CLOCK_19.44MHz)을 3분주 하도록 클럭 생성부(240)를 이용한다.

클럭 생성부(240)는 쓰기 카운터부(210)가 쓰는 클럭(WRITE_CLOCK_19.44MHz)을 3-카운터로 계수하여 생성한 6.48MHz의 클럭(W_clk6.48M)과 카운트 값(W_cnt3)을 각각 받아 6.48MHz의 분주 클럭(W_clk6.48M)을 생성하여 카운트 값(W_cnt3)과 함께 역다중화부(250)로 인가한다.

순차적인 동작을 보면, 우선적으로 19.44MHz의 쓰는 클럭(WRITE_CLOCK_19.44MHz)과 쓰는 프레임 펄스(WRITE_FP_19.44MHz)에 의해 쓰기 카운터부(210)의 3-카운터가 구동된다.

이와 동시에 다른 위상을 갖는 19.44MHz의 읽는 클럭(READ_CLOCK_19.44MHz)에 의해 프리런으로 동작하는 3-카운터가 구동된다.

쓰는 데이터(WRITE_DATA_19.44MHz)는 역다중화부(250)에서 클럭 생성부(240)의 분주 클럭(W_clk6.48)에 따라 6.48Mbps로 3분주 된다.

이상의 동작이 진행된 후, 비교 카운터부(230)에서 쓰는 클럭과 읽는 클럭간의 위상 차이에 따른 인에이블 신호를 생성하는 과정이 요구된다.

비교 카운터부(230)의 동작은, 예를 들어 19.44MHz의 읽는 클럭(READ_CLOCK_19.44MHz)에 의한 카운트 값(R_cnt3)이 '2'인 순간에 읽는 클럭(READ_CLOCK_19.44MHz)의 폴링 에지(Falling Edge)와 카운트 값(R_cnt3)을 '3'으로 만드는 라이징 에지(Rising Edge)에서 쓰는 클럭(WRITE_CLOCK_19.44MHz)에 의해 구동된 3-카운터의 값(W_cnt3)을 읽도록 하면 된다.

읽혀진 쓰기 카운터부(210)의 카운트 값(W_cnt3)에 의해 쓰는 데이터(WRITE_DATA_19.44MHz)의 읽는 시점(또는 래치 시점)이 결정된다.

폴링 카운트와 라이징 카운트에 의한 카운트 값의 발생 가능한 경우를 예시해 보면 다음의 표1과 같다.

	카운트 값(정수)
폴링 클럭	1 1 2 2 3 3
라이징 클럭	1 2 2 3 3 1
경우	(a) (b) (c) (d) (e) (f)

표1에 예시된 6가지 경우에 있어서,

폴링 클럭='1'이고 라이징 클럭='2'인 (b) 경우와, 폴링 클럭='2'이고 라이징 클럭='2'인 (c) 경우에는 읽는 클럭(READ_CLOCK_19.44MHz)에 의해 만들어진 카운트 값(R_cnt3)이 '3'인 19.44MHz의 읽는 클럭(READ_CLOCK_19.44MHz)의 라이징 에지에서 역다중화부(250)에서 3분주된 데이터(DATA_6.48MHz)를 읽으면 된다.

3분주되어 읽혀진 데이터(DATA_6.48MHz)는 6.48Mbps인데, 다시 다중화부(260)에서 3-카운터에 따라 3:1 다중화 과정을 거쳐 19.44MHz의 읽는 클럭(READ_CLOCK_19.44MHz)에 맞도록 19.44Mbps의 데이터(READ_DATA_19.44MHz)로써 출력된다. 이때 이 다중화부(260)의 출력 데이터(READ_DATA_19.44MHz)는 쓰는 클럭(WRITE_CLOCK_19.44MHz)과 읽는 클럭(READ_CLOCK_19.44MHz)간의 위상 차이에도 불구하고 정확하게 전달되어지게 된다.

이러한 카운트 값의 발생 가능한 두 가지 경우 즉, (b)와 (c)의 경우 이외에는 읽는 카운터부의 프리런하는 3-카운터의 카운트 값(R_cnt3)을 한 클럭씩 지연시켜 상기 설명한 두 경우 (b)(c)에 일치시키면 된다.

이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.

본 발명의 이종 클럭 데이터 전송 장치에 따르면, 서로 다른 위상을 갖는 두 클럭에 의해 전달되는 데이터에 대해서 그 전달의 정확성을 증대시킬 수 있게 된다.

Claims (3)

1. 데이터를 전달하는 측의 쓰는 클럭과 쓰는 프레임 펄스에 의해 생성되어 상기 쓰는 클럭을 계수하기 위한 쓰기 카운터부와;

   데이터를 전달받는 측의 읽는 클럭과 읽는 프레임 펄스에 의해 생성되어 상기 읽는 클럭을 계수하기 위한 된 읽기 카운터부와;

   상기 쓰기 카운터부와 읽기 카운터부에 의해 계수된 카운트 값의 차이를 검출하여 상기 쓰는 클럭과 함께 입력되는 쓰는 데이터를 읽는 시점을 지연시켜 상기 읽는 클럭으로 상기 쓰는 데이터를 읽어 갈 수 있도록 하는 비교 카운터부와;

   상기 쓰는 카운터부의 카운트 값을 받아 상기 쓰는 클럭을 설정된 분주비로 분주하여 분주 클럭을 생성하기 위한 클럭 생성부와;

   상기 클럭 생성부의 분주 클럭에 따라 상기 쓰는 데이터를 역다중화하여 출력하기 위한 역다중화부와;

   상기 역다중화부에서 출력되는 데이터를 상기 읽는 클럭에 따라 다중화하기 위한 다중화부를 포함하는 것을 특징으로 하는 이종 클럭 데이터 전송 장치.
2. 제 1항에 있어서, 상기 비교 카운터부는,

   쓰기 카운터부의 카운트 값과 읽기 카운터부의 카운트 값을 각각 인가받게 되는 카운트 값들의 차이에 의해 읽는 클럭과 쓰는 클럭간의 위상차를 검출하며, 상기 검출된 위상 차이를 이용하여 데이터의 전달시 데이터를 읽도록 된 상기 읽는클럭을 지연시키기 위한 래치 시점을 결정하게 되는 것을 특징으로 하는 이종 클럭 데이터 전송 장치.
3. 제 2항에 있어서,

   상기 결정된 래치 시점은 상기 읽는 클럭과 상기 쓰는 클럭의 위상 차이가 변하지 않고 유지되는 한도에서 계속 고정되도록 된 것을 특징으로 하는 이종 클럭 데이터 전송 장치.