JP4957670B2 - 配線基板及びそれを用いた半導体装置 - Google Patents
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Description
[実施の形態1の構成]
図1は、本発明の実施の形態1の配線基板2の断面図である。配線基板2は、半導体チップを有するパッケージ30および34の実装に用いられる基板、すなわち実装基板である。配線基板2は、紙面の左端側および右端側に、ランド14をそれぞれ備えている。半導体チップを有するパッケージ30、34は、ボール32、36をそれぞれ介して、ランド14に接続している。ボール32,36は例えば半田ボールである。
l1 < λmin/2
λmin=c0/{εr 1/2×fmax}
このように、実施の形態1の配線基板2では、全ての線路部12の長さl1が、数式2で規定される最小波長λminの1/2よりも短い。
[数3]
l0 ≧ λmin/2
つまり、実施の形態1の配線基板2では、配線8の長さl0が、75mm以上の長さである。
以下、図3乃至8を用いて、本願発明者が行った実験の結果も参照しながら、実施の形態1の作用効果について説明する。
la1、la2、la3 < λmin/2 < λmid/2
このような場合、周波数fmidの信号の波長であるλmidは、長さla1、la2、la3の線路部のうちいずれの線路部とも、l=λ/2の関係が成立しない。よって、周波数fmidの信号は、図5を用いて述べたλ/2共振のリップルのピークに落ち込むことなく、長さla1、la2、la3の線路部を通過していくことができる。
(第1変形例)
実施の形態1では、配線基板2に、インピーダンス不連続構造部として、スルーホール10を設けている。図6の説明でも言及したように、インピーダンス不連続構造部として用いるスルーホールの構成は、ショートスタブ型の構成と、ロングスタブ型の構成という、2つのタイプの構成に分類することができる。
実施の形態1では、スルーホール10をインピーダンス不連続構造部として用いた。しかしながら、本発明はこれに限られるものではない。インピーダンスの不整合を引き起こすことができる種々の構造を、スルーホール10に代えて用いることができる。
実施の形態1では、λ/2共振のリップルに着目してこれを避けるべく、数式1および2の条件を満たすように配線8を設計した。
実施の形態1の配線基板は、半導体チップを有するパッケージの実装用の実装基板である。一方、半導体チップのパッケージ用の配線基板(以下、「パッケージ基板」とも称す)にも、実施の形態1で述べた内容を適用することが可能である。
4 基材
8 配線
10、60 スルーホール
10a、60a 分岐部
12 線路部
14 ランド
30 半導体チップを有するパッケージ
32 ボール
112 線路
112a、112b 線路
114 接地導体
115 ソルダーレジスト
130a 幅広部位
132 開口
134a、134b コンデンサ
200 半導体装置
202 パッケージ基板
202a ソルダーレジスト
202b ビルドアップ層
202c コア層
208 内層配線
210 スルーホールまたはビア
214 ランド
230 半導体チップ
231 アンダーフィル樹脂
232 バンプ
233 ヒートスプレッダ
234 放熱樹脂
236 半田ボール
302 比較例の配線基板
Claims (4)
- 信号を入力するための入力部と、該入力部と接続して前記信号を伝送し誘電体で周囲を覆われた線路部と、該線路部と接続して前記信号を出力する出力部と、を有する配線を1つ以上備え、
前記1つ以上の配線のうち、少なくとも1つの配線は、前記線路部に1個以上のインピーダンス不連続構造部を有しており、かつ、該線路部を該1個以上のインピーダンス不連続構造部で分断した場合の各々の部分の長さが、該少なくとも1つの配線を通過する信号の最大周波数fmax、該線路部の周囲を覆う誘電体の比誘電率εrおよび真空中の光速度c0とを用いてλ=c0/{εr 1/2×fmax}で表される波長λの1/2の値よりも短いことを特徴とする配線基板。 - 前記各々の部分の長さは、いずれも、前記波長λの1/4の値よりも短いことを特徴とする請求項1に記載の配線基板。
- 前記少なくとも1つの配線の長さが、前記波長λの1/2の値以上であることを特徴とする請求項1または2に記載の配線基板。
- 信号を入力するための入力部と、該入力部と接続して前記信号を伝送し誘電体で周囲を覆われた線路部と、該線路部と接続して前記信号を出力する出力部と、を有する配線を1つ以上備えた配線基板と、
前記配線基板の入力部及び出力部のいずれか一方に電気的に接続された半導体チップと、
前記配線基板の入力部及び出力部の他方に接続された外部接続端子と、を備え、
前記入力部及び前記出力部は、前記配線基板の互いに向かい合う2つの面に設けられ、
前記1つ以上の配線のうち、少なくとも1つの配線は、前記線路部に1個以上のインピーダンス不連続構造部を有しており、かつ、該線路部を該1個以上のインピーダンス不連続構造部で分断した場合の各々の部分の長さが、該少なくとも1つの配線を通過する信号の最大周波数fmax、該線路部の周囲を覆う誘電体の比誘電率εrおよび真空中の光速度c0とを用いてλ=c0/{εr 1/2×fmax}で表される波長λの1/2の値よりも短いことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178067A JP4957670B2 (ja) | 2008-07-08 | 2008-07-08 | 配線基板及びそれを用いた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178067A JP4957670B2 (ja) | 2008-07-08 | 2008-07-08 | 配線基板及びそれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010021198A JP2010021198A (ja) | 2010-01-28 |
JP4957670B2 true JP4957670B2 (ja) | 2012-06-20 |
Family
ID=41705839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008178067A Expired - Fee Related JP4957670B2 (ja) | 2008-07-08 | 2008-07-08 | 配線基板及びそれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4957670B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6176917B2 (ja) * | 2012-11-20 | 2017-08-09 | キヤノン株式会社 | プリント配線板、プリント回路板及び電子機器 |
CN112770492B (zh) * | 2019-10-18 | 2022-09-09 | 恒为科技(上海)股份有限公司 | 一种高速信号过孔的设计方法、系统及存储介质 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001267466A (ja) * | 2000-01-12 | 2001-09-28 | Tdk Corp | 電力増幅モジュール |
JP2002050836A (ja) * | 2000-07-31 | 2002-02-15 | Canon Inc | プリント配線板及びこれを搭載した電子機器 |
JP4462758B2 (ja) * | 2000-12-27 | 2010-05-12 | 京セラ株式会社 | 高周波用配線基板 |
JP3443408B2 (ja) * | 2001-02-26 | 2003-09-02 | 松下電器産業株式会社 | 配線基板及びそれを用いた半導体装置 |
JP2002359443A (ja) * | 2001-03-27 | 2002-12-13 | Sumitomo Metal Electronics Devices Inc | 高周波パッケ−ジと配線基板との接続構造 |
JP2003332486A (ja) * | 2002-05-10 | 2003-11-21 | Sumitomo Metal Electronics Devices Inc | 高周波パッケ−ジと配線基板との接続構造 |
JP2004311568A (ja) * | 2003-04-03 | 2004-11-04 | Sumitomo Metal Electronics Devices Inc | 高周波パッケージ |
JP2005056961A (ja) * | 2003-07-31 | 2005-03-03 | Ngk Spark Plug Co Ltd | インターポーザ |
JP2005056959A (ja) * | 2003-07-31 | 2005-03-03 | Ngk Spark Plug Co Ltd | インターポーザ |
JP2005056958A (ja) * | 2003-07-31 | 2005-03-03 | Ngk Spark Plug Co Ltd | インターポーザ |
-
2008
- 2008-07-08 JP JP2008178067A patent/JP4957670B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2010021198A (ja) | 2010-01-28 |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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