JP2007158675A - 多層プリント回路基板のビア構造、それを有する帯域阻止フィルタ - Google Patents

Abstract

【課題】本発明の目的は、入力信号に対して所望の周波数帯域阻止特性を有した多層プリント基板のビア構造、多層プリント基板のビア構造を備えた帯域阻止フィルタ、および当該多層プリント回路基板を搭載した電子装置を提供することである。
【解決手段】本発明においては、多層プリント回路基板に、多層プリント回路基板の異なる層間を接続する信号ビアと、信号ビア周囲に配設されたグランドビアと、さらに、信号ビアとグランドビアとの間に、信号層及びグランド層、あるいは他の層のパターン何れにも接続されない導体ビアを備える多層プリント回路基板のビア構造を構成する。そして、上記信号ビアに信号パターン、あるいは同軸コネクタを電気的に接続することにより、外部回路とのインタフェースを有した帯域阻止フィルタを実現する。また、当該帯域阻止フィルタを備えた電子機器を実現する。
【選択図】図４

Description

本発明は、多層プリント回路基板のビア構造、それを有する帯域阻止フィルタに関し、特に通過する信号の周波数帯域阻止特性を有する多層プリント回路基板のビア構造、それを有する帯域阻止フィルタに関する。

電子装置には、回路の高密度化により従来から多層プリント回路基板が備えられている。そして、電子装置の回路動作の高速化のために、当該多層プリント回路基板においては、マイクロ波帯の周波数を有する信号伝送が行われている。当該多層プリント回路基板において、異なる層間のパターン接続にはビアが用いられている。

多層プリント回路基板では、高速動作を実現するために信号パターンにおけるインピーダンス整合を考慮した設計が行われている。異なる層間の信号パターンを繋ぐ信号ビアにおいても、層間の信号パターン間でのインピーダンス整合を考慮しなければ、信号パターンの間において伝送する信号の反射が生じ、信号の高速伝送は実現しない。例えば、信号ビア周囲にグランドビア及びシールドビアを設ける同軸構造が用いられる。

従来の多層プリント回路基板のビア構造の概略図（上面図）を図１に示す。図１に示されるように、従来の多層プリント回路基板においては、グランドパターン１の導体が無い誘電体２の内部領域に信号ビア３が設けられている。誘電体２周囲のグランドパターン１の内部領域には、グランドビア４が配設されている。それぞれのグランドビア４の間には、シールドビア５が配設されている。それぞれのグランドビア４は、グランドビア用パッドに点線円で示すドリル径６で穴あけ後、開口された穴内壁部をスルーホールメッキすることにより形成される。

図１のＢ−Ｂ断面図を図２に示す。図２に付されている１〜１１までの数値は、多層プリント回路基板の各層番号を順次示すものである。第１層は表面層であり、第１１層はグランド層である。グランド層には、グランドパターン２１，誘電体２２，信号ビア２３、グランドビア２４がそれぞれ配設されている。グランドビア２４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層と、グランドビア２４とは接続されていない。グランドビア２４と信号ビア２３とは、ドリル径２６で穴あけ後、スルーホールメッキが施され、表面層第１層とグランド層第１１層との間を接続する貫通ビアとなっている。グランドビア２４と信号ビア２３との間は、全ての層において誘電体２２のみが介在する構造となっている。

上記した技術に関連して以下に示すような技術が報告されている。

特開２００５−５７８０４号公報に開示されている「多層誘電体エバネッセントモード導波路フィルタ及びその製造方法」では、マイクロ波周波数で最小挿入損失及び高選択性を有する非常に狭帯域幅を実現することができるビアホール技術を用いて共振器を有する多層誘電体エバネッセントモード導波路帯域フィルタが提案されている。

また、特開２０００−３１７０９号公報に開示されている「多層伝送線路」では、外部導体層、内部導体層を誘電体層に被着形成し、各層間を接着シートで一体化し、その後に、内部導体層間にある複数のスルーホールメッキ導体による伝送線路をトリプレート線路より高いインピーダンスとしてメッキ処理で形成した多層伝送線路が提案されている。

また、特開平１０−３０３６１８号公報に開示されている「積層型共振器および積層型フィルタ」では、複数の誘電体層の積層体からなる誘電体基板と、誘電体基板の上下面の所定領域を含む表面に形成された一対の主導体層と主導体層の所定領域を囲み、相互に共振周波数に対応する信号波長の１／２未満の間隔をもって主導体層間を電気的に接続するように形成された複数の側壁用バイアホール導体群とを具備し、主導体層と側壁用バイアホール導体群によって取り囲まれた領域によって共振領域を形成し、また、主導体層間に、側壁用バイアホール導体群と電気的に接続され、共振領域の周囲に側壁用導体層を形成し、さらに、共振領域の中央部に位置する誘電体層を両側の誘電体層よりも高誘電率化してＱ値を高めた積層型共振器および積層型フィルタが提案されている。

また、特開２０００−６８７１６号公報に開示されている「多層伝送線路」では、第１の誘電体層と、この第１の誘電体層の一方の面に被着した第１の内部導体層と、第１の誘電体層の他方の面に被着した第１の外部導体層と、第２の誘電体層と、この第２誘電体層の一方の面に被着した第２の外部導体層と、第２の誘電体層の他方の面に被着した第２の内部導体層と、第３の誘電体層と、この第３誘電体層の一方の面に被着した第３外部導体層と、第１の外部導体層と第２の外部導体層の間に第１の接着シートを設け、第２の内部導体層と第３の誘電体層の間に第２の接着シートを設け、第１の誘電体層に被着した第１の内部導体層、第１の外部導体層からなるマイクロストリップ線路と第２の誘電体層と第３の誘電体層を第２の外部導体層と第３の外部導体層を外側にしてなるトリップレート線路との多層構造とし、第１の内部導体層と第２の内部導体層の間、第１の外部導体層と第２の外部導体層及び第３の外部導体層の間を、複数本のスルーホールメッキ導体で接続し、複数本のスルーホールメッキ導体からなる第１の内部導体層と第２の内部導体層間の伝送線路をマイクロストリップ線路及びトリプレート線路より高インピーダンスとした多層伝送線路が提案されている。

また、特開平１１−２８４４１４号公報に開示されている「多層回路基板」では、セラミック誘電体層の積層体内に、環状アース電極とその内部を貫通する柱状内導体からなる同軸共振器を設けた多層回路基板であって、積層体内に導電材料が充填された環状溝をセラミック誘電体層の積層方向に設けることにより環状アース電極を形成するとともに、環状溝の略中心部分に導電材料が充填された柱状孔をセラミック誘電体層の積層方向に設けることにより柱状内導体を形成してなり、環状アース電極の内部のセラミック誘電体の比誘電率が、環状アース電極の外部のセラミック誘電体の比誘電率よりも高い多層回路基板が報告されている。

特開２００５−５７８０４号公報 特開２０００−３１７０９号公報 特開平１０−３０３６１８号公報 特開２０００−６８７１６号公報 特開平１１−２８４４１４号公報

図１及び図２に示す従来の多層プリント回路基板のビア構造において、例えば第１層の信号ビア２３に信号が入力され、第１１層の信号ビアから信号が出力される場合の伝送特性を図３に示す。従来技術のビア構造をＭｏｄｅｌ１としている。横軸は周波数を示し、０から２０ＧＨｚのレンジである。縦軸は−５０ｄＢから０ｄＢのＳパラメータレンジを示す。図３において、第１層入力の信号反射特性を点線Ｓ１１に示す。第１層入力と第１１層出力の信号通過特性を実線Ｓ２１に示す。図３の伝送特性において、Ｓ１１は、２０ＧＨｚまでの周波数において−１０ｄＢ以下である。９０％以上の信号電力が、第１層入力で反射することなく第１１層出力へ伝送する。Ｓ２１は、２０ＧＨｚまでの周波数において殆ど０ｄＢの通過損失で伝送される。

当該多層プリント回路基板を搭載した電子装置が動作するとき、デジタル回路のデジタル信号高調波ノイズや、アナログ回路の不要スプリアスが発生する場合がある。図１及び図２の第１層の入力である信号ビアにこの高調波ノイズや不要スプリアスが入力された場合、このような高調波ノイズや不要スプリアスは、図３の伝送特性に示すように、損失することなく、殆ど第１１層の出力である信号ビアへ伝送される。第１１層の信号ビアから後段に接続された回路に高調波ノイズや不要スプリアスが伝送されると、後段に接続された回路に上記高調波ノイズによる誤動作や、上記不要スプリアスによる動作規格外れが生じる恐れがある。また、第１層の信号ビアに外来ノイズが重畳された場合でも、従来の多層プリント回路基板では、この外来ノイズを損失なく第１１層の信号ビアへ伝送する。

このように、従来の多層プリント回路基板を搭載した電子装置では、外来ノイズや回路内部の高調波ノイズ及び不要スプリアスによる誤動作、規格外動作により、当該電子装置の動作不良や放射ノイズ規格であるＥＭＩ規格が満足できなくなる恐れもある。

従来技術における、外来ノイズや回路内部の高調波ノイズ及び不要スプリアスの信号ビア重畳に対する対策として、上述ノイズの周波数帯域を通過させない帯域阻止フィルタの接続が考えられている。この場合、多層プリント回路基板に接続される帯域阻止フィルタは、帯域阻止特性を持つ個別部品であり、フィルタ入力端子、出力端子及び周囲筐体から構成される。この帯域阻止フィルタを当該多層プリント回路基板の信号ビアの入力又は出力に接続することにより、後段回路へのノイズ伝送を阻止することができる。しかし、帯域阻止フィルタと多層プリント回路基板とは異なる構造体であることから、装置として大型化となり、規定形状の装置内に実装できない場合もある。また、帯域阻止フィルタと多層プリント回路基板との信号接続や、グランド接続を確実に実現できない場合は、帯域阻止フィルタの持つ帯域阻止特性を装置実装で実現できない可能性もある。従来技術を開示している特開２００５−５７８０４号公報、特開２０００−３１７０９号公報、及び特開平１０−３０３６１８号公報に示される提案は、所望の信号伝送を可能とするものの、上述外来ノイズ、高調波ノイズ及び不要スプリアスを意図的に抑制するものではない。

以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の多層プリント回路基板のビア構造は、多層プリント回路基板のビア構造であって、多層プリント基板の異なる層間を接続する信号ビア（３３，５３，７３，９３，１１３、１３３，１６３，１９３，２２３，２５３，２６３）と、信号ビア周囲に配設されたグランドビア（３４，５４，７４，９４，１１４、１３４，１６４，１９４，２２４，２５４）とを有し、信号ビアとグランドビアとの間に、さらに導体ビア（３７，５７，７７，９７，９９，１１７，１１９，１３７、１３９，１６７，１６９，１９０，１９７，１９８，１９９、２２０，２２７、２２８，２２９，２３０，２５７，２６７）を備える。

また、本発明の多層プリント回路基板のビア構造において、信号ビア（３３，５３，７３，９３，１１３、１３３，１６３，１９３，２２３，２５３，２６３）とグランドビア（３４，５４，７４，９４，１１４、１３４，１６４，１９４，２２４，２５４）との間に備えられた導体ビア（３７，５７，７７，９７，９９，１１７，１１９，１３７、１３９，１６７，１６９，１９０，１９７，１９８，１９９、２２０，２２７、２２８，２２９，２３０，２５７，２６７）が、多層プリント回路基板の信号層及びグランド層、あるいは他の層のパターン何れにも接続されない。

また、本発明の多層プリント基板のビア構造において、導体ビア（３７，５７，７７）は単数である。

また、本発明の多層プリント基板のビア構造において、導体ビア（７７）は、その一端が多層プリント回路基板の最表層に位置するように配設される。

また、本発明の多層プリント基板のビア構造において、導体ビア（９７，９９，１１７，１１９，１３７、１３９，１６７，１６９，１９０，１９７，１９８，１９９、２２０，２２７、２２８，２２９，２３０，２５７，２６７）は複数である。

また、本発明の多層プリント基板のビア構造において、複数の導体ビア（９７，９９，１１７，１１９，１９０，１９７，１９８，１９９、２２０，２２７、２２８，２２９）は、信号ビアに対してそれぞれ対向するように配設される。

また、本発明の多層プリント基板のビア構造において、複数の導体ビア（１３７，１３９１６７、１６９）は、信号ビア（１３３、１６３）を中心とする円周上にそれぞれ隣接するように配設される。

また、本発明の多層プリント基板のビア構造において、複数の導体ビア（１９０、１９７、１９８，１９９、２２０、２２６、２２７、２２９）は、信号ビア（１９３、２３３）を中心とする円周上にそれぞれ等間隔になるように配設される。

また、本発明の多層プリント基板のビア構造において、複数の導体ビア（１１７、１１９、１６７、１６９、２２０、２２７，２２８、２２９）は、全て同じ長さを有する。

また、本発明の多層プリント基板のビア構造において、複数の導体ビア（９７、９９、１３７、１３９）は、それぞれ異なった長さを有する。

また、本発明の帯域阻止フィルタは、請求項１から１０までの何れか一項に記載の多層プリント基板のビア構造と、多層プリント基板のビア構造の信号ビア（２５３、２６３）の１つの端部に信号を入力させるための信号入力部とを具備し、導体ビアの長さを調整することにより、信号が多層プリント基板のビア構造を通過する際の周波数帯域阻止特性を設定する。

また、本発明の帯域阻止フィルタにおいて、多層プリント基板のビア構造が、導体ビア（９７，９９，１１７，１１９，１３７、１３９，１６７，１６９，１９０，１９７，１９８，１９９、２２０，２２７、２２８，２２９，２３０，２５７，２６７）を複数有する場合、導体ビアそれぞれの対向する相対位置、あるいは導体ビアそれぞれの隣接する相対位置、あるいは導体ビアそれぞれの間隔を調整することにより、信号が多層プリント基板のビア構造を通過する際の周波数帯域阻止特性を設定する。

また、本発明の帯域阻止フィルタにおいて、信号入力部（２６９）は同軸コネクタであり、導体ビアの信号入力部に接続されない他端は、多層プリント基板の信号層に形成される信号パターンに接続される。

また、本発明の帯域阻止フィルタにおいて、信号入力部は同軸コネクタ（２６９）であり、導体ビアの信号入力部に接続されない他端は同軸コネクタに接続される。

また、本発明の電子機器は、電子回路と、電子回路に接続される請求項１１から１４までのいずれか一項に記載の帯域阻止フィルタとを備える。

また、本発明の帯域阻止フィルタは、信号伝送用導体ピンと、信号伝送用導体ピンの周囲に誘電体を介して配設されるグランド用導体と、信号伝送用導体ピンとグランド用導体との間に配設される導体ピンとを備え、導体ピンの長さを調整することにより、信号伝送用導体ピンの一端に入力され、信号伝送用導体ピンの他端から出力される信号の周波数帯域阻止特性が設定される。

また、本発明の帯域阻止フィルタは、信号伝送用導体ピンとグランド用導体との間に配設される導体ピンが、帯域阻止フィルタの信号伝送用導体ピン、あるいはグランド用導体の何れにも接続されない。

本発明により、入力信号に対して所望の周波数帯域阻止特性を有した多層プリント基板のビア構造、多層プリント基板のビア構造を備えた帯域阻止フィルタ、および当該多層プリント回路基板を搭載した電子装置を提供することができる。

これにより、当該電子装置が動作する際に、デジタル回路のデジタル信号高調波ノイズや、アナログ回路の不要スプリアスが発生して信号ビアに入力された場合、当該多層プリント回路基板の帯域阻止特性を、上記高調波ノイズや不要スプリアス周波数に設定することにより、当該多層プリント回路基板の信号ビアを伝送する信号のうち、上記高調波ノイズや不要スプリアス周波数を抑制することができる。そして、外来ノイズや回路内部の高調波ノイズ及び不要スプリアスに起因する当該多層プリント回路基板を搭載した電子装置の誤動作やＥＭＩ規格外動作を抑制することができる。

（実施の形態１）多層プリント回路基板のビア構造
以下に、本発明の実施の形態１を実施するための最良の形態について図面を参照して詳細に説明する。

図４は、本実施の形態に係わる多層プリント回路基板のビア構造を上面方向から見た概略図である。図４に示されるように、本実施の形態に係わる多層プリント回路基板では、グランドパターン３１の内部領域に配設され、導体が無い誘電体３２領域内に信号ビア３３が設けられている。誘電体３２周囲のグランドパターン３１には複数のグランドビア３４が設けられている。それぞれのグランドビア３４の間には、シールドビア３５が設けられている。それぞれのグランドビア３４は、グランドビア用パッドに点線円で示すドリル径３６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されることにより形成される。本実施の形態においては、信号ビア３３と、周囲のグランドビア３４およびシールドビア３５との間の誘電体３２エリアに、導体ビア３７が設けられている。

図５に、図４に示される本実施の形態に係わる多層プリント回路基板のＢ−Ｂ部断面を示す。図５に付されている１〜１１までの数値は、多層プリント回路基板における、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン３１、誘電体３２，信号ビア３３、グランドビア３４が設けられている。グランドビア３４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア３４とは接続されていない。グランドビア３４と信号ビア３３とは、ドリル径３６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層との間を接続する貫通ビアとなっている。グランドビア３４と信号ビア３３との間は、全ての層において導体が無い誘電体３２の構造であるが、誘電体３２の一部に導体ビア３７が設けられている。導体ビア３７の長さ３８は、ｈ_ｓである。

図６は、本実施の形態に係わる多層プリント回路基板のビア構造である図４及び図５の第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の伝送特性である。本実施の形態のビア構造をＭｏｄｅｌ２としている。図６において、点線は第１層信号ビアの反射特性Ｓ１１を示し、実線は、第１層信号ビアから第１１層信号ビアへの通過特性Ｓ２１を示している。本実施の形態においては、ｈ_ｓの長さを持つ導体ビア３７が配設されていることにより、１４．２ＧＨｚの周波数において、Ｓ１１が０ｄＢの全反射を示し、Ｓ２１が通過損失２４ｄＢを示している。つまり、１４．２ＧＨｚの信号は、第１層信号ビアで反射し、第１１層信号ビアへは伝送しないことがわかる。つまり、図６の伝送特性を持つ本実施の形態のビア構造は、１４．２ＧＨｚの周波数に対して帯域阻止特性を持つ帯域阻止フィルタとなる。

（実施の形態２）導体ビア長さを制御した多層プリント回路基板のビア構造
以下に、本発明の実施の形態２を実施するための最良の形態について図面を参照して詳細に説明する。

図７は、本実施の形態２に係わる多層プリント回路基板のビア構造を上面方向から見た概略構成である。図７に示されるように、本実施の形態においては、グランドパターン５１の導体が無い誘電体５２領域内に信号ビア５３が設けられている。誘電体５２周囲のグランドパターン５１には、複数のグランドビア５４が設けられている。それぞれのグランドビア５４の間には、シールドビア５５が設けられている。それぞれのグランドビア５４は、グランドビア用パッドに点線円で示すドリル径５６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア５３と、周囲のグランドビア５４およびシールドビア５５との間の誘電体５２エリアに、導体ビア５７が設けられている。

図８は、図７におけるＢ−Ｂ部の断面を示す図である。図８に付されている１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層にはグランドパターン５１、誘電体５２、信号ビア５３、グランドビア５４がそれぞれ設けられている。グランドビア５４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア５４とは接続されていない。グランドビア５４と信号ビア５３とは、ドリル径５６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層との間を接続する貫通ビアとなっている。グランドビア５４と信号ビア５３との間は、全ての層において導体が無い誘電体５２の構造であるが、誘電体５２の一部に導体ビア５７が設けられている。導体ビア５７の長さ５８は、ｈ_ｓである。導体ビア長さ５８はプリント回路基板厚さより短く、導体ビア５７は、端部それぞれの位置と、第１層及び第１１層表面との距離が、それぞれ同じ長さとなるように配設されている。

図９は、図７及び図８の第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性である。また、図１０は、本実施の形態に係わる多層プリント回路基板のビア構造である図７及び図８の第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の通過特性である。本実施の形態のビア構造において、ｈ_ｓの長さを３．２ｍｍとしたときをＭｏｄｅｌ２の点線、本実施の形態のｈ_ｓの長さを２．９ｍｍとしたときをＭｏｄｅｌ３の実線、ｈ_ｓの長さを２．６ｍｍとしたときをＭｏｄｅｌ３の一点鎖線としている。本実施の形態において長さｈ_ｓの導体ビアを設けることにより、導体ビアの長さｈ_ｓが３．２ｍｍの時には、１４．２ＧＨｚ、導体ビアの長さｈ_ｓが２．９ｍｍの時には、１５．２ＧＨｚ、そして導体ビアの長さｈ_ｓが２．６ｍｍの時には１６．６ＧＨｚの周波数において、Ｓ１１が０ｄＢの全反射を示し、Ｓ２１が通過損失２４〜３１．５ｄＢを示している。つまり、上記したそれぞれの周波数において信号は、第１層信号ビアで反射し、第１１層信号ビアへは伝送しないことがわかる。

（実施の形態３）導体ビアの片端が最表層に位置するように設定される多層プリント回路基板のビア構造
図１１は、本実施の形態３に係わる多層プリント回路基板のビア構造の表面層図である。

図１１に示されるように、本実施の形態に係わる多層プリント回路基板のビア構造においては、グランドパターン７１の導体が無い誘電体７２の領域内に信号ビア７３が設けられている。誘電体７２周囲のグランドパターン７１領域内には、複数のグランドビア７４が配設されている。それぞれのグランドビア７４の間には、シールドビア７５が設けられている。それぞれのグランドビア７４は、グランドビア用パッドに点線円で示すドリル径７６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア７３と、周囲のグランドビア７４およびシールドビア７５との間の誘電体７２エリアに、導体ビア７７が配設される。

図１２は、図１１のＢ−Ｂ部の断面を示す図である。図１２に付されている１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層にはグランドパターン７１，誘電体７２，信号ビア７３、グランドビア７４がそれぞれ設けられている。グランドビア７４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア７４とは接続されていない。グランドビア７４と信号ビア７３とは、ドリル径７６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層との間を接続する貫通ビアとなっている。グランドビア７４と信号ビア７３との間は、全ての層において導体が無い誘電体７２の構造であるが、誘電体７２の一部に導体ビア７７が配設されている。導体ビア７７の長さ７８は、ｈ_ｓである。導体ビア７７の一端は、第１層の表面位置となるように配設されている。

図１３は、図１１及び図１２の第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性である。

図１４は、本実施の形態に係わる多層プリント回路基板のビア構造である図１１及び図１２の第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の通過特性である。実施の形態１のビア構造でｈ_ｓの長さを３．２ｍｍとしたときをＭｏｄｅｌ２の点線、実施の形態２のｈ_ｓの長さを２．９ｍｍとしたときをＭｏｄｅｌ３’の実線、ｈ_ｓの長さを２．６ｍｍとしたときをＭｏｄｅｌ３’の一点鎖線としている。長さｈ_ｓの導体ビアを設けることにより、長さｈ_ｓが３．２ｍｍの時には、１４．２ＧＨｚ、長さｈ_ｓが２．９ｍｍの時には、１５．３ＧＨｚ、長さｈ_ｓが２．６ｍｍの時には１６．６ＧＨｚの周波数において、それぞれＳ１１が０ｄＢの全反射を示し、Ｓ２１が通過損失２４〜３１．５ｄＢを示している。つまり、上記それぞれの周波数において、信号は第１層信号ビアで反射し、第１１層信号ビアへは伝送しないことがわかる。

図１５に、導体ビアの長さｈ_ｓと、その時の帯域阻止周波数との関係を示すグラフを示す。図１５では、実施の形態２の場合における特性を■で、実施の形態３の場合における特性を×で、それぞれ示している。

本実施の形態に係わる多層プリント回路基板のビア構造において、導体ビア長さｈ_ｓと帯域阻止周波数ｆとの間には以下の関係がある。

ｆ（ＧＨｚ）＝３００／λ
ｈ_ｓ（ｍｍ）＝（λ／２）・Ｃ
ここで、λ：波長、Ｃ：波長短縮率である。

上記関係により、Ｃ＝ｆ・ｈ_ｓ／１５０となる。

図１５において、
Ｃ＝１６．６・２．６／１５０＝０．３ ・・・・導体長さ２．６ｍｍ
Ｃ＝１５．２・２．９／１５０＝０．３ ・・・・導体長さ２．６ｍｍ
Ｃ＝１５．３・２．９／１５０＝０．３ ・・・・導体長さ２．６ｍｍ
（表面層寄り）
Ｃ＝１４．２・３．２／１５０＝０．３ ・・・・導体長さ２．６ｍｍ
となる。

従って、本実施の形態に係わる多層プリント回路基板ビア構造では、波長短縮率０．３を適用した半波長の導体ビア長さで帯域阻止周波数が決定される。

（実施の形態４）異なる長さの複数の導体ビアが、信号ビアに対して対向して配設される多層プリント回路基板のビア構造
図１６に、本実施の形態４に係わる多層プリント回路基板のビア構造を上面側からみた概略構成を示す。図１６において、グランドパターン９１の導体が無い誘電体９２領域内に信号ビア９３が設けられている。誘電体９２周囲のグランドパターン９１領域内に、グランドビア９４が設けられている。グランドビア９４間それぞれの間には、シールドビア９５が設けられている。グランドビア９４は、グランドビア用パッドに点線円で示すドリル径９６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア９３と、周囲のグランドビア９４およびシールドビア９５との間の誘電体９２エリアに、信号ビア９３に対してそれぞれ対向するように、異なる長さを有する導体ビア９７及び９９が配設される。

図１７は、図１６のＢ−Ｂ部の断面を示した図である。図１７において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン９１，誘電体９２，信号ビア９３、グランドビア９４がそれぞれ設けられている。グランドビア９４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア９４とは接続されていない。グランドビア９４と信号ビア９３は、ドリル径９６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア９４と信号ビア９３との間は、全ての層において導体が無い誘電体１０２のみが介在しているが、誘電体９２の一部に導体ビア９７及び９９が設けられている。導体ビア９７の長さ９８は、ｈ_ｓである。導体ビア９７の長さはプリント回路基板の厚さより短く、第１層、第１１層それぞれの表層から等距離となる位置に導体ビア９７を配設している。

図１８は、実施の形態４に係わる多層プリント回路基板のビア構造である図１６及び図１７をＭｏｄｅｌ４として、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図１８に示されるように、導体ビア９７による帯域阻止周波数として、１５．２ＧＨｚが、また、導体ビア９９による帯域阻止周波数として１４．２ＧＨｚが存在する事がわかる。本実施の形態のように、異なる長さの導体ビアを２本設置することにより、二つの帯域阻止周波数が実現できる。更に、導体ビア９７と９９の長さの条件において、二つの帯域阻止周波数の間に、帯域通過周波数として１４．７ＧＨｚが存在する。このように二つの導体ビアを多層プリント回路基板のビア構造に設けることにより、帯域通過、阻止フィルタを実現できる。

（実施の形態５）同じ長さの複数の導体ビアが、信号ビアに対して対向して配設される多層プリント回路基板のビア構造
実施の形態５に係わる多層プリント回路基板のビア構造を上面方向からみた概略構成を図１９に示す。図１９において、グランドパターン１１１の導体が無い誘電体１１２領域内に信号ビア１１３が設けられている。誘電体１１２周囲のグランドパターン１１１には、複数のグランドビア１１４が設けられている。それぞれのグランドビア１１４の間には、シールドビア１１５が配設されている。グランドビア１１４は、グランドビア用パッドに点線円で示すドリル径１１６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア１１３と、周囲のグランドビア１１４およびシールドビア１１５との間の誘電体１１２エリアに、信号ビアに対してそれぞれ対向するように、同じ長さを有する導体ビア１１７及び１１９がそれぞれ配設される。

図２０は、図１９のＢ−Ｂ部の断面を示したものである。図２０において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層は、グランド層である。グランド層にはグランドパターン１１１，誘電体１１２，信号ビア１１３、グランドビア１１４がそれぞれ設けられている。グランドビア１１４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア１１４とは接続されていない。グランドビア１１４と信号ビア１１３とは、ドリル径１１６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア１１４と信号ビア１１３との間は、全ての層において導体が無い誘電体１１２のみ介在している構造であるが、誘電体１１２の一部に導体ビア１１７及び１１９が設けられている。導体ビア１１７及び１１９の長さは、共にプリント回路基板の厚さと同じである。

図２１は、実施の形態５に係わる多層プリント回路基板のビア構造である図１９及び図２０をＭｏｄｅｌ４’として、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図６に示されるように、導体ビアが一本のみ設けられた場合の通過特性における３ｄＢ帯域幅は、実線Ｓ２１の−３ｄＢ時の周波数帯域として０．８ＧＨｚであった。一方、図２１に示されるように、本実施の形態で、導体ビアが２本設けられる場合の通過特性における３ｄＢ帯域幅は、実線Ｓ２１の−３ｄＢ時の周波数帯域として１．５ＧＨｚである。このように、同じ長さの導体ビアの本数が増加することにより、３ｄＢ帯域幅が広がることがわかる。

（実施の形態６）異なる長さの複数の導体ビアが、信号ビアを中心とする円周上に隣接して配設される多層プリント回路基板のビア構造
本実施の形態６に係わる多層プリント回路基板のビア構造を上面からみた概略構成を図２２に示す。図２２に示されるように、本実施の形態においては、グランドパターン１３１の導体が無い誘電体１３２領域何に信号ビア１３３が設けられている。誘電体１３２周囲のグランドパターン１３１領域内には、複数のグランドビア１３４が設けられている。それぞれのグランドビア１３４の間には、シールドビア１３５が配設されている。グランドビア１３４は、グランドビア用パッドに点線円で示すドリル径１３６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア１３３と、周囲のグランドビア１３４およびシールドビア１３５との間の誘電体１３２エリア内に、導体ビア１３７及び１３９が配設される。異なる長さを有する導体ビア１３７及び１３９は、信号ビア１１３を中心とする任意の半径の円周上にそれぞれ隣接するように配置されている。

図２３は、図２２のＢ−Ｂ部の断面を示す。図２３において、１〜１１までの数値は各層番号を示している。表面層である第１層及び第１１層は、グランド層である。グランド層には、グランドパターン１３１，誘電体１３２，信号ビア１３３、グランドビア１３４がそれぞれ設けられている。グランドビア１３４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア１３４とは接続されていない。グランドビア１３４と信号ビア１３３とは、ドリル径１３６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層との間を接続する貫通ビアとなっている。グランドビア１３４と信号ビア１３３との間は、全ての層において導体が無い誘電体１３２のみ介在する構造となっているが、誘電体１３２の一部に導体ビア１３７が設けられている。導体ビア１３７の長さはプリント回路基板の厚さより短く、第１層、第１１層それぞれの表層から等距離となる位置に導体ビア１３７を配設している。

図２４は、図２２のＣ−Ｃ部の断面を示した図である。図２４において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン１３１，誘電体１３２，信号ビア１３３がそれぞれ設けられている。信号ビア１３３は、ドリル径１３６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドパターン１３１と信号ビア１３３との間は、全ての層において導体が無い誘電体１３２のみ介在する構造となっているが、誘電体１３２の一部に導体ビア１３９が設けられている。導体ビア１３９の長さは、プリント回路基板の厚さと同じ長さである。図２５は、本実施の形態に係わる多層プリント回路基板のビア構造をＭｏｄｅｌ５とし、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図２５によると、本実施の形態においては、周波数１３．２ＧＨｚ、１７ＧＨｚ、および２０ＧＨｚが帯域阻止周波数となっていることが判る。

（実施の形態７）同じ長さの複数の導体ビアが隣接して配設される多層プリント回路基板のビア構造
本実施の形態７に係わる多層プリント回路基板のビア構造を上部方向からみた概略構成を図２６に示す。図２６に示されるように、本実施の形態においては、グランドパターン１６１の導体が無い誘電体１６２領域内に信号ビア１６３が設けられている。誘電体１６２周囲のグランドパターン１６１領域内には、複数のグランドビア１６４が設けられている。それぞれのグランドビア１６４の間には、シールドビア１６５が設けられている。グランドビア１６４は、グランドビア用パッドに点線円で示すドリル径１６６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア１６３と、周囲のグランドビア１６４およびシールドビア１６５との間の誘電体１６２エリアに、導体ビア１６７及び１６９が配設される。同じ長さを有する導体ビア１６７及び１６９は、信号ビア１６３を中心とする任意の半径の円周上にそれぞれ隣接するように配置されている。

図２７は、図２６のＢ−Ｂ部の断面を示した図である。図２７において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン１６１，誘電体１６２，信号ビア１６３、グランドビア１６４がそれぞれ設けられている。グランドビア１６４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層へもそれぞれ接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア１６４とは接続されていない。グランドビア１６４と信号ビア１６３とはドリル径１６６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア１６４と信号ビア１６３との間は、全ての層において導体が無い誘電体１６２のみ介在する構造となっており、誘電体１６２の一部に導体ビア１６７が設けられている。導体ビア１６７の長さは、プリント回路基板の厚さと同じ長さである。

図２８は、図２６のＣ−Ｃ部の断面を示す図である。図２８において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン１６１，誘電体１６２，信号ビア１６３がそれぞれ設けられている。信号ビア１６３は、ドリル径１６６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドパターン１６１と信号ビア１６３との間は、全ての層において導体が無い誘電体１６２のみ介在している構造となっているが、誘電体１６２の一部に導体ビア１６９が設けられている。導体ビア１６９の長さはプリント回路基板厚さと同じ長さである。

図２９は、本実施の形態に係わる多層プリント回路基板のビア構造をＭｏｄｅｌ５’としたときに、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図２９に示されるように、本実施の形態においては、周波数１３ＧＨｚが帯域阻止周波数となっている。同じ長さの導体ビアが、信号ビアに対して対向して配設されている場合の反射、通過特性は、図２１に示されている通りである。これに対して、本実施の形態の場合のように、同じ長さの導体ビアが隣り合った位置に隣接して設設された場合の反射、通過特性を図２９に示す。図２９に示されるように、導体ビアが信号ビアに対して対向して配設されている場合に比較して、導体ビアが隣接して配設されている場合には、帯域阻止周波数が低下する傾向がある。

（実施の形態８）信号ビアに対して対向する導体ビアを含み、異なる長さの複数の導体ビアが等間隔に配設される多層プリント回路基板のビア構造
本実施の形態８に係わる多層プリント回路基板のビア構造を上面方向から見た概略構成を図３０に示す。図３０に示されるように、本実施の形態においては、グランドパターン１９１の導体が無い誘電体１９２領域内に、信号ビア１９３が設けられている。誘電体１９２周囲のグランドパターン１９１領域内には、複数のグランドビア１９４が設けられている。それぞれのグランドビア１９４の間には、シールドビア１９５が設けられている。グランドビア１９４は、グランドビア用パッドに点線円で示すドリル径１９６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。信号ビア１９３と、周囲のグランドビア１９４およびシールドビア１６９との間の誘電体１９２エリアに、導体ビア１９７、１９８，１９９及び１９０が配設される。導体ビア１９０と１９７、および導体ビア１９８と１９９とは、それぞれ信号ビア１９３に対して対向して配置されるとともに、全ての導体ビアが、それぞれ信号ビア１９３を中心とする任意の半径の円周上に等間隔になるように配置されている。本実施の形態においては、導体ビア１９０と１９７とは異なる長さに設定される。また、導体ビアの数が奇数の場合には、基本的に導体ビアそれぞれが上記円周上において等間隔になるように配置される。

図３１は、図３０のＢ−Ｂ部の断面を示す図である。図３１において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン１９１，誘電体１９２，信号ビア１９３、グランドビア１９４がそれぞれ設けられている。グランドビア１９４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層へもそれぞれ接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア１９４とは接続されていない。グランドビア１９４と信号ビア１９３とは、ドリル径１９６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア１９４と信号ビア１９３との間は、全ての層において導体が無い誘電体１９２のみ介在している構造であるが、誘電体１９２の一部に導体ビア１９７及び１９０が設けられている。導体ビア１９７長さはプリント回路基板厚さより短く、導体ビア１９７は、端部それぞれの位置と、第１層及び第１１層表面との距離が、それぞれ同じ長さとなるように配設されている。また、導体ビア１９０の長さは、プリント回路基板の厚さと同じ長さである。

図３２は、図３０のＣ−Ｃ部の断面を示す図である。図３２において、１〜１１までの数値は各層番号を示している。表面層である第１層及び第１１層は、グランド層である。グランド層には、グランドパターン１９１，誘電体１９２，信号ビア１９３及びグランドビア１９４がそれぞれ設けられている。グランドビア１９４と信号ビア１９３とは、ドリル径１９６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア１９４と信号ビア１９３との間は、全ての層において導体が無い誘電体１９２のみ介在する構造となているが、一部に導体ビア１９８，１９９が設けられている。導体ビア１９８，１９９の長さは、プリント回路基板の厚さと同じである。

図３３は、本実施の形態に係わる多層プリント回路基板のビア構造をＭｏｄｅｌ６として、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図３３に示されるように、周波数１３．８ＧＨｚ、１４．７ＧＨｚ、および１５．８ＧＨｚが、本実施の形態における帯域阻止周波数となっている。

（実施の形態９）信号ビアに対して、同じ長さで、複数の対向する導体ビアが配設される多層プリント回路基板のビア構造
本実施の形態９に係わる多層プリント回路基板のビア構造を上面からみた概略構成を図３４に示す。図３４に示されるように、本実施の形態においては、グランドパターン２２１の導体が無い誘電体２２２領域内に、信号ビア２２３が設けられている。誘電体２２２周囲のグランドパターン２２１領域内には、複数のグランドビア２２４が設けられている。それぞれのグランドビア２２４の間には、シールドビア２２５が設けられている。グランドビア２２４は、グランドビア用パッドに点線円で示すドリル径２２６で穴あけ後、開口された穴の内壁にスルーホールメッキが施されて形成される。本実施の形態においては、信号ビア２２３と、周囲のグランドビア２２４およびシールドビア２２９との間の誘電体２２２エリアに、導体ビア２２７、２２８，２２９及び２２０が配設されている。導体ビア２２０と２２７、および導体ビア２２８と２２９とは、それぞれ信号ビア２３３に対して対向して配置されるとともに、全ての導体ビアが、それぞれ信号ビア２３３を中心とする任意の半径の円周上に等間隔になるように配置されている。本実施の形態においては、全ての導体ビアの長さはプリント回路基板の厚さと同じである。また、導体ビアの数が奇数の場合には、基本的に導体ビアそれぞれが等間隔の配置パターンになるように配置される。

図３５は、図３４のＢ−Ｂ部の断面を示す図である。図３５において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン２２１，誘電体２２２，信号ビア２２３、グランドビア２２４がそれぞれ設けられている。グランドビア２２４は、内層のうち、グランド層である第２層、第４層、第５層、第６層、第８層及び第１０層それぞれへも接続されている。内層のうち、電源層または信号層である第３層、第７層及び第９層とグランドビア２２４とは接続されていない。グランドビア２２４と信号ビア２２３とは、ドリル径２２６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア２２４と信号ビア２２３との間は、全ての層において導体が無い誘電体２２２のみ介在する構造であるが、誘電体２２２の一部に導体ビア２２７及び２２０が設けられている。

図３６は、図３４のＣ−Ｃ部の断面を示した図である。図３６において、１〜１１までの数値は、各層番号を示している。表面層である第１層及び第１１層はグランド層である。グランド層には、グランドパターン２２１，誘電体２２２，信号ビア２２３及びグランドビア２２４がそれぞれ設けられている。グランドビア２２４及び信号ビア２２３は、ドリル径２２６で穴あけ後、開口された穴の内壁にスルーホールメッキが施され、それぞれ表面層第１層と第１１層間を接続する貫通ビアとなっている。グランドビア２２４と信号ビア２２３との間は、全ての層において導体が無い誘電体２２２のみ介在する構造であるが、誘電体２２２の一部に導体ビア２２８，２２９が設けられている。導体ビア２２８，２２９の長さは、プリント回路基板の厚さと同じ長さである。

図３７は、本実施の形態に係わる多層プリント回路基板のビア構造をＭｏｄｅｌ６’として、第１層の信号ビアから第１１層の信号ビアへ信号が伝送する場合の第１層の信号ビアの反射特性を点線で、通過特性を実線で示している。図３７に示されるように、本実施の形態においては、周波数１３．８ＧＨｚが、帯域阻止周波数となっている。図３８に、同じ長さを有し、信号ビアに対して対向する導体ビアが１本、２本、及び図３７に示される４本の場合の３ｄＢ帯域幅特性を示す。図３８に見られるように、信号ビアに対して対向する信号ビアの数が増加するに連れて、３ｄＢ帯域幅を広く設定することができることが判る。

（実施の形態１０）帯域阻止フィルタ
本実施の形態１０に係わる帯域阻止フィルタにおける、多層プリント回路基板の表面層ビア構造と信号パターンとの接続形態を図３９に示す。

本実施の形態の帯域阻止フィルタは、実施の形態１から９までの何れか１つに記載の多層プリント回路基板のビア構造が、さらに、信号パターン２５８を備えたものである。

本実施の形態においては、当該多層プリント回路基板のビア構造の前段に接続される電子回路と、当該多層プリント回路基板のビア構造に形成されている信号ビア２５３とが、信号パターン２５８により電気的に接続される。

本実施の形態においては、上記構成により、実施の形態１から９までに説明してきた、導体ビア２５７の配置形態および長さに依存する帯域阻止周波数特性を持つ帯域阻止フィルタが構成され、当該多層プリント回路基板のビア構造と外部電気回路との電気的接続が実現する。そして、本実施の形態に係わる帯域阻止フィルタを搭載した電子機器も合わせて実現可能となる。

（実施の形態１１）帯域阻止フィルタ、帯域阻止フィルタを搭載した電子機器
本実施の形態１１に係わる帯域阻止フィルタにおいて、多層プリント回路基板のビア構造と同軸コネクタとを接続した断面を図４０に示す。

本実施の形態は、図４０に示されるように、実施の形態１から９までの何れか１つに記載の多層プリント回路基板のビア構造と、同軸コネクタ２６９とを備えている。そして、当該多層プリント回路基板の信号ビア２６３と同軸コネクタとが電気的に接続される。

本実施の形態においては、上記構成により、実施の形態１から９までに説明してきた、導体ビア２６７の配置形態および長さに依存する帯域阻止周波数特性を持つ帯域阻止フィルタが構成され、当該多層プリント回路基板のビア構造と外部電子回路との電気的接続が実現する。そして、本実施の形態に係わる帯域阻止フィルタを搭載した電子機器も合わせて実現可能となる。

（実施の形態１２）帯域阻止フィルタ、帯域阻止フィルタを搭載した電子機器
本発明における、信号に対して帯域阻止周波数を設定する構成は、多層プリント回路基板のビア構造およびそれを備えた帯域阻止フィルタのみに限定されるものではない。

本実施の形態に係わる帯域阻止フィルタは、信号伝送用の導体ピン（ビア）と、信号伝送用導体ピン（ビア）の周囲に任意の誘電率を有する誘電体部材を介して配設されるグランド用導体と、信号伝送用導体ピン（ビア）とグランド用導体との間に配設される導体ピン（ビア）とを備えている。本実施の形態においては、特に、信号伝送用導体ピン（ビア）とグランド用導体との間に配設される導体ピンが、上記信号伝送用導体ピン（ビア）、あるいはグランド用導体の何れにも電気的に接続されない構成を有している。

本実施の形態に係わる動作原理については、実施の形態１から１１までに説明したものと同様なので、ここではその説明を省略する。

本実施の形態においては、単数または複数の導体ピン（ビア）の信号伝送用導体ピン（ビア）に対する配置位置、およびそれぞれの長さを調整することにより、信号伝送用導体ピン（ビア）の一端に入力され、信号処理回路へと出力される、あるいは信号伝送用導体ピンの他端から出力される信号の周波数帯域阻止特性が設定される。そして、これにより帯域阻止フィルタ、および当該帯域阻止フィルタと外部電子回路とが電気的に接続される電子機器が実現される。

従来の多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図１のＢ−Ｂ部の断面を示す図である。 従来の多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態１に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図４のＢ−Ｂ部の断面を示す図である。 実施の形態１に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態２に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図７のＢ−Ｂ部の断面を示す図である。 実施の形態２に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態２に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態３に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図１１のＢ−Ｂ部の断面を示す図である。 実施の形態３に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態３に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態２および３において、導体ビアの長さｈ_ｓと、その時の帯域阻止周波数との関係を示す図である。 実施の形態４に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図１６のＢ−Ｂ部の断面を示す図である。 実施の形態４に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態５に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図１９のＢ−Ｂ部の断面を示す図である。 実施の形態５に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態６に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図２２のＢ−Ｂ部の断面を示す図である。 図２２のＣ−Ｃ部の断面を示す図である。 実施の形態６に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態７に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図２６のＢ−Ｂ部の断面を示す図である。 図２６のＣ−Ｃ部の断面を示す図である。 実施の形態７に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態８に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図３０のＢ−Ｂ部の断面を示す図である。 図３０のＣ−Ｃ部の断面を示す図である。 実施の形態８に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態９に係わる多層プリント回路基板のビア構造（上面）の概略構成を示す図である。 図３４のＢ−Ｂ部の断面を示す図である。 図３４のＣ−Ｃ部の断面を示す図である。 実施の形態９に係わるの多層プリント回路基板のビア構造における信号の伝送特性（Ｓパラメータ）を示す図である。 実施の形態９において、同じ長さを有し、信号ビアに対して対向する導体ビアが１本、２本、及び４本の場合の３ｄＢ帯域幅特性を示す図である。 実施の形態１０に係わる帯域阻止フィルタにおける、多層プリント回路基板の表面層ビア構造と信号パターンとの接続形態を示す図である。 実施の形態１１に係わる帯域阻止フィルタにおいて、多層プリント回路基板のビア構造と同軸コネクタとを接続した断面を示す図である。

符号の説明

１、２１，３１，５１，７１，９１，１１１…グランドパターン
１３１，１６１，１９１，２２１，２５１…グランドパターン
２、２２，３２，５２，７２，９２，１１２…誘電体
１３２，１６２，１９２，２２２，２５２…誘電体
３、２３，３３，５３，７３，９３，１１３…信号ビア
１３３，１６３，１９３，２２３，２５３，２６３…信号ビア
４、２４，３４，５４，７４，９４，１１４…グランドビア
１３４，１６４，１９４，２２４，２５４…グランドビア
５、２５，３５，５５，７５，９５，１１５…シールドビア
１３５，１６５，１９５，２２５，２５５，２６５…シールドビア
６、２６，３６，５６，７６，９６，１１６…ドリル径
１３６，１６６，１９６，２２６，２５６…ドリル径
３７，５７，７７，９７，９９，１１７，１１９，１３７…導体ビア
１３９，１６７，１６９，１９０，１９７，１９８，１９９…導体ビア
２２０，２２７、２２８，２２９，２３０，２５７，２６７…導体ビア
３８、５８、７８、９８、２０８…導体ビア長さ

Claims (17)

1. 多層プリント回路基板のビア構造であって、
   前記多層プリント基板の異なる層間を接続する信号ビアと、
   前記信号ビア周囲に配設されたグランドビアと
   を有し、
   前記信号ビアと前記グランドビアとの間に、さらに導体ビアを備える多層プリント回路基板のビア構造。
2. 前記信号ビアと前記グランドビアとの間に備えられた前記導体ビアが、前記多層プリント回路基板の信号層及びグランド層、あるいは他の層のパターン何れにも接続されないことを特徴とした請求項１の多層プリント回路基板のビア構造。
3. 前記導体ビアは単数である、請求項１または２に記載の多層プリント基板のビア構造。
4. 前記導体ビアは、その一端が前記多層プリント回路基板の最表層に位置するように配設される請求項３に記載の多層プリント基板のビア構造。
5. 前記導体ビアは複数である、請求項１または２に記載の多層プリント基板のビア構造。
6. 複数の前記導体ビアは、前記信号ビアに対してそれぞれ対向するように配設される請求項５に記載の多層プリント基板のビア構造。
7. 複数の前記導体ビアは、前記信号ビアを中心とする円周上にそれぞれ隣接するように配設される請求項５に記載の多層プリント基板のビア構造。
8. 複数の前記導体ビアは、前記信号ビアを中心とする円周上にそれぞれ等間隔になるように配設される請求項５に記載の多層プリント基板のビア構造。
9. 複数の前記導体ビアは、全て同じ長さを有する請求項５から８までに記載の多層プリント基板のビア構造。
10. 複数の前記導体ビアは、それぞれ異なった長さを有する請求項５から８までに記載の多層プリント基板のビア構造。
11. 請求項１から１０までの何れか一項に記載の多層プリント基板のビア構造と、
    前記多層プリント基板のビア構造の前記信号ビアの１つの端部に信号を入力させるための信号入力部と
    を具備し、
    前記導体ビアの長さを調整することにより、前記信号が前記多層プリント基板のビア構造を通過する際の周波数帯域阻止特性を設定する帯域阻止フィルタ。
12. 請求項１１に記載の帯域阻止フィルタにおいて、
    前記多層プリント基板のビア構造が、前記導体ビアを複数有する場合、
    前記導体ビアそれぞれの対向する相対位置、あるいは前記導体ビアそれぞれの隣接する相対位置、あるいは前記導体ビアそれぞれの間隔を調整することにより、前記信号が前記多層プリント基板のビア構造を通過する際の周波数帯域阻止特性を設定する帯域阻止フィルタ。
13. 請求項１１または１２に記載の帯域阻止フィルタにおいて、
    前記信号入力部は同軸コネクタであり、前記導体ビアの前記信号入力部に接続されない他端は、前記多層プリント基板の信号層に形成される信号パターンに接続される帯域阻止フィルタ。
14. 請求項１１または１２に記載の帯域阻止フィルタにおいて、
    前記信号入力部は同軸コネクタであり、前記導体ビアの前記信号入力部に接続されない他端は同軸コネクタに接続される帯域阻止フィルタ。
15. 電子回路と、
    前記電子回路に接続される請求項１１から１４までのいずれか一項に記載の帯域阻止フィルタと
    を備えた電子機器。
16. 信号伝送用導体ピンと、
    前記信号伝送用導体ピンの周囲に誘電体を介して配設されるグランド用導体と、
    前記信号伝送用導体ピンと前記グランド用導体との間に配設される導体ピンとを具備し、
    前記導体ピンの長さを調整することにより、前記信号伝送用導体ピンの一端に入力され、前記信号伝送用導体ピンの他端から出力される信号の周波数帯域阻止特性が設定される帯域阻止フィルタ。
17. 前記信号伝送用導体ピンと前記グランド用導体との間に配設される前記導体ピンが、前記帯域阻止フィルタの前記信号伝送用導体ピン、あるいは前記グランド用導体の何れにも接続されないことを特徴とした請求項１６の帯域阻止フィルタ。

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