JP2003198147A - 多層配線基板 - Google Patents

多層配線基板

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JP2003198147A JP2001395103A JP2001395103A JP2003198147A JP 2003198147 A JP2003198147 A JP 2003198147A JP 2001395103 A JP2001395103 A JP 2001395103A JP 2001395103 A JP2001395103 A JP 2001395103A JP 2003198147 A JP2003198147 A JP 2003198147A
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Abstract

(57)【要約】 【課題】 直交させた平行配線群を有する多層配線基板
において、クロストークノイズとともにEMIノイズの
影響を低減させる。 【解決手段】 第1の絶縁層(I3)に形成され、所定
の各区分領域においてそれぞれ交点側に向かう第1の平
行配線群L1と、第1の絶縁層(I3)に積層された第
2の絶縁層(I4)に形成され、各区分領域においてそ
れぞれ第1の平行配線群L1と直交する第2の平行配線
群L2と、それらを電気的に接続する貫通導体群群Tと
から成る積層配線体を具備して成り、第1の平行配線群
L1は各区分領域においてそれぞれ接地配線G1を有す
るとともに第1の絶縁層(I3)の外周部に形成した環
状接地配線GRにより取り囲まれており、その環状接地
配線GRに接地配線G1が電気的に接続されて、第2の
平行配線群L2の最外周部の配線が接地配線G2とされ
ている多層配線基板である。環状接地配線GRによりE
MIノイズの影響を低減できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電子回路基板等に使
用される多層配線基板に関し、より詳細には高速で作動
する半導体素子を搭載する多層配線基板における配線構
造に関するものである。
【0002】
【従来の技術】従来、半導体集積回路素子等の半導体素
子が搭載され、電子回路基板等に使用される多層配線基
板においては、内部配線用の配線導体の形成にあたっ
て、アルミナ等のセラミックスから成る絶縁層とタング
ステン(W)等の高融点金属から成る配線導体とを交互
に積層して多層配線基板を形成していた。
【0003】従来の多層配線基板においては、内部配線
用配線導体のうち信号配線は通常、ストリップ配線構造
とされており、信号配線として形成された配線導体の上
下に絶縁層を介していわゆるベタパターン形状の広面積
の接地(グランド)層または電源層が形成されていた。
【0004】また、多層配線基板が取り扱う電気信号の
高速化に伴い、絶縁層を比誘電率が10程度であるアルミ
ナセラミックスに代えて比誘電率が3.5〜5と比較的小
さいポリイミド樹脂やエポキシ樹脂を用いて形成し、こ
の絶縁層上に蒸着法やスパッタリング法等の気相成長法
による薄膜形成技術を用いて銅(Cu)から成る内部配
線用導体層を形成し、フォトリソグラフィ法により微細
なパターンの配線導体を形成して、この絶縁層と配線導
体とを多層化することにより高密度・高機能でかつ半導
体素子の高速作動が可能となる多層配線基板を得ること
も行なわれていた。
【0005】一方、多層配線基板の内部配線の配線構造
として、配線のインピーダンスの整合によるリンギング
ノイズの低減や信号配線間のクロストークの低減等を図
り、しかも高密度配線を実現するために、各絶縁層の上
面に平行配線群を形成し、これを多層化して各層の配線
群のうち所定の配線同士をビア導体やスルーホール導体
等の貫通導体群を介して電気的に接続する構造が提案さ
れている。
【0006】このような平行配線群を有する多層配線基
板においては、この多層配線基板に搭載される半導体素
子等の電子部品とこの多層配線基板が実装される実装ボ
ードとを電気的に接続するために、多層配線基板内で各
平行配線群のうちから適当な配線を選択し、異なる配線
層間における配線同士の接続はビア導体等の貫通導体群
を介して行なわれる。
【0007】そして、このような多層配線基板によれ
ば、信号線をストリップ線路で構成する場合に比べて配
線層の層数を削減できるとともに、平行配線群内および
平行配線群間において、信号配線間のクロストークを低
減することができるものである。
【0008】
【発明が解決しようとする課題】しかしながら、この従
来の平行配線群を有する多層配線基板においては、搭載
される半導体素子等の電子部品の高速化に伴い、各種電
子機器等から不要な電磁波が放射されることによりこの
電磁波が電子機器内もしくは周辺の他の電気機器に対し
て侵入し、電子回路にノイズとして影響を与え、電子機
器に誤動作を引き起こす原因となるという、EMI(El
ectro-Magnetic Interference:電磁波妨害)ノイズが
問題とされるようになっている。
【0009】これに対し、本発明者は、特願平12−2182
2号において、第1の絶縁層に形成され、この第1の絶
縁層の中央部に交点を有する2〜4本の直線で中心角が
略等しくなるように区分された各区分領域においてそれ
ぞれ前記交点側に向かう第1の平行配線群と、前記第1
の絶縁層に積層された第2の絶縁層に形成され、前記各
区分領域においてそれぞれ前記第1の平行配線群と直交
する第2の平行配線群と、前記第1および第2の平行配
線群を電気的に接続する貫通導体群群とから成る積層配
線体を具備して成り、前記第1の平行配線群は各区分領
域においてそれぞれ接地配線を有するとともに前記第1
の絶縁層の外周部に形成した環状接地配線により取り囲
まれており、かつこの環状接地配線に前記接地配線が電
気的に接続されていることを特徴とする多層配線基板を
提案した。
【0010】これによれば、第1の平行配線群を第1の
絶縁層の外周部に形成した環状接地配線により取り囲ん
で、この環状接地配線に第1の平行配線群中の接地配線
を電気的に接続したことから、第1の平行配線群内の各
区分領域における接地配線を同一の接地電位に保つこと
ができるため、半導体素子等の作動に伴う同時スイッチ
ングノイズを低減することが可能となるとともに、環状
接地配線が電磁的なシールドとしても機能するので第1
の平行配線群に対するEMIノイズ対策として非常に有
効なものである。
【0011】しかしながら、更なる情報処理能力の向上
が求められる中で、半導体素子の動作周波数が1GHz
を超えるといった動作速度の高速化が急激に進んでき
た。このような中で、各種電子機器等から伝送される電
気信号の高調波成分によりEMIノイズが大きくなると
いう新たな問題点が発生してきた。この高調波成分とは
デジタル信号に含まれるより高周波の周波数成分のこと
であり、半導体素子の動作周波数(基本波)の整数倍の
周波数で大きな成分を有し、高調波成分の周波数が大き
くなるに連れ成分が減少するものである。特に、動作周
波数の5倍程度までの周波数の高調波成分が大きな成分
を有することが知られている。この多層配線基板におい
てもより完全なEMI対策を求める際には、電源配線と
接地配線間のインピーダンス特性に含まれる反共振周波
数が高調波成分の周波数と一致する場合には、その高調
波が電源配線および接地配線の電磁気的ノイズとして作
用するため、EMIノイズの侵入を完全には抑えきれ
ず、半導体素子等の更なる高速化に伴い、高レベルで安
定した電気特性を維持して良好な動作をさせることが困
難となる傾向が見られた。
【0012】ここで、インピーダンス値はインダクタン
ス値の平方根に比例し、キャパシタンス値の平方根に反
比例する。一般的に、電源配線と接地配線間のインピー
ダンス値が小さくなるとEMIノイズの侵入を低減でき
ることが知られている。
【0013】本発明は上記問題点に鑑み案出されたもの
であり、その目的は、所定の区分領域で交互に直交させ
て積層された平行配線群で構成され、同一層内および上
下層間における配線間のクロストークを低減させる配線
構造を有しつつ、各区分領域でそれぞれ絶縁層の中央部
側に向かう平行配線群に対してもEMIノイズの影響を
低減させることができる、高速で作動する半導体素子等
の電子部品を搭載する電子回路基板等に好適な多層配線
基板を提供することにある。
【0014】
【課題を解決するための手段】本発明の多層配線基板
は、第1の絶縁層に形成され、この第1の絶縁層の中央
部に交点を有する2〜4本の直線で中心角が略等しくな
るように区分された各区分領域においてそれぞれ前記交
点側に向かう第1の平行配線群と、前記第1の絶縁層に
積層された第2の絶縁層に形成され、前記各区分領域に
おいてそれぞれ前記第1の平行配線群と直交する第2の
平行配線群と、前記第1および第2の平行配線群を電気
的に接続する貫通導体群とから成る積層配線体を具備し
て成り、前記第1の平行配線群は、前記各区分領域にお
いてそれぞれ接地配線を有するとともに前記第1の絶縁
層の外周部に形成した環状接地配線により取り囲まれて
おり、かつこの環状接地配線に前記接地配線が電気的に
接続されており、前記第2の平行配線群は、前記第2の
絶縁層の最外周部における配線が接地配線であることを
特徴とするものである。
【0015】また、本発明の多層配線基板は、上記構成
において、前記第1および第2の平行配線群は、それぞ
れ複数の信号配線と、各信号配線に隣接する電源配線ま
たは接地配線とを有することを特徴とするものである。
【0016】本発明の多層配線基板によれば、第1およ
び第2の平行配線群を各区分領域において互いに直交配
置して上下に積層し、貫通導体群で電気的に接続して成
る積層配線体を具備して成ることから、各平行配線群同
士の配線間におけるクロストークノイズを減少させて最
小とすることができ、第2の配線層を構成する第2の平
行配線群の配線は絶縁層の中央部を取り囲むようにほぼ
環状の配線構造をとることとなり、配線間のクロストー
クノイズを低減させることができるとともに、EMIノ
イズ対策としても効果を有するものとなる。しかも、第
1の平行配線群を第1の絶縁層の外周部に形成した環状
接地配線により取り囲んでこの環状接地配線に第1の平
行配線群中の接地配線を電気的に接続したことから、第
1の平行配線群内の各区分領域における接地配線を同一
の接地電位に保つことができるため、半導体素子等の作
動に伴う同時スイッチングノイズを低減することが可能
となるとともに、環状接地配線が電磁的なシールドとし
ても機能するので第1の平行配線群に対するEMIノイ
ズの侵入も効果的に低減させることが可能となる。
【0017】また、第2の平行配線群についても、各区
分領域の平行配線は第2の絶縁層の中央部を取り囲むよ
うにほぼ環状の配線構造をとることとなり、配線間のク
ロストークノイズを低減させることができるとともにE
MIノイズの影響を低減できる。特に、第2の平行配線
群の第2の絶縁層の最外周部における配線を接地配線と
したときには、EMIノイズの影響を第1の平行配線群
における環状接地配線と同様に有効に低減させることが
できる。
【0018】さらに、第1の平行配線群を取り囲んで第
1の絶縁層の外周部に形成した環状接地配線および/ま
たは第2の平行配線群の第2の絶縁層の最外周部におけ
る接地配線を、高抵抗帯と低抵抗帯とが併設されている
ものとすることで、電位降下等の影響を受けることなく
第1および第2の平行配線群の接地配線の電位を安定に
保つことができるとともに、電源配線と接地配線間のイ
ンピーダンス特性に含まれる反共振周波数帯のインピー
ダンス値を低く抑えることができることにより、電気信
号の高調波成分によるEMIノイズの影響を有効に低減
させることができる。
【0019】これにより、本発明の多層回路基板によれ
ば、積層配線体により配線間のクロストークノイズを低
減させることができるとともに、第1および第2の平行
配線群についても接地配線の電位を安定に保つことがで
きて同時スイッチングノイズを低減することができ、E
MIノイズの侵入も効果的に低減することができるの
で、ノイズ発生や高周波信号の伝送損失の発生・搭載さ
れる半導体素子等の電子部品の誤動作の発生等を引き起
こすことなく、高速で作動する半導体素子等の電子部品
を正確かつ安定に動作させることができる。
【0020】
【発明の実施の形態】以下、本発明の多層配線基板につ
いて添付図面に基づき詳細に説明する。
【0021】本発明の多層配線基板の実施の形態の一例
を図1〜図6に示す。図1〜図6はそれぞれ本発明の多
層配線基板の実施の形態の一例における各絶縁層毎の上
面図または下面図であり、図1は上面に集積回路素子が
搭載される第1層目の絶縁層の上面図、図2はその下の
第2層目の絶縁層の上面図、図3は第3層目の絶縁層の
上面図、図4は第4層目の絶縁層の上面図、図5は第5
層目の絶縁層の上面図、図6は第5層目の絶縁層の下面
図を示している。
【0022】これらの図において、I1〜I5はそれぞ
れ第1層目〜第5層目の絶縁層であり、この例では、第
1層目の絶縁層I1は多層配線基板の最上層となり、第
5層目の絶縁層I5は最下層となっている。また、Mは
第1層目の絶縁層I1の上面、すなわちこの多層配線基
板の上面側の表面の中央部に設けられた集積回路素子等
の半導体素子の搭載領域である。
【0023】Cは搭載領域Mの下部で第3層目および第
5層目の絶縁層I3・I5の上面に配設されたストリッ
プ線路部の線路導体である。この例では、第3層目の絶
縁層I3上の線路導体Cは、第2層目の絶縁層I2の表
面に形成された接地導体層GLと、第4層目の絶縁層I
4の表面に形成された電源導体層PLとによりストリッ
プ線路部を形成している。また、複数の線路導体Cはそ
れぞれ接続用の貫通導体群群Tを介して多層配線基板表
面の搭載領域Mに導出され、搭載される半導体素子の各
端子電極に電気的に接続される。なお、図1〜図6中に
おいて、接続用の貫通導体群群Tを始めとする各貫通導
体群はいずれも丸印で示している。
【0024】GLは第2の絶縁層I2の表面に形成され
た接地導体層である。この接地導体層GLは、半導体素
子を第1の平行配線群L1に線路導体Cを介して効率よ
く電気的に接続するための再配列を可能にするととも
に、搭載されるデバイスの周波数に応じた接地導体層の
面積を最適化し、デバイスへの電位の供給を安定化させ
ることにより電磁ノイズに対するシールド効果を有する
ものである。この接地導体層GLは、多層配線基板にお
いて第2層目の導体層I2の上面に、下方に形成される
各線路導体Cおよび各平行配線群L1・L2の仕様に応
じて適宜形成される。このような接地導体層GLを形成
することにより、半導体素子と第1の平行配線群L1と
の間で接地配線を効率的に接続できるように再配列させ
ることができ、また電磁ノイズに対して良好なシールド
効果を有する多層配線基板を得ることができる。
【0025】また、PLは第4層目の絶縁層I4の表面
に形成された電源導体層である。この電源導体層PL
は、接地導体層GLと同様に、電源配線を半導体素子か
ら第1の平行配線群L1に効率よく電気的に接続するた
めの再配列を可能とするものである。この電源配線層P
Lは、接地導体層GLと同様に、多層配線基板の仕様に
応じて適宜形成されるものであり、このような電源導体
層PLを形成することにより、半導体素子と第1の平行
配線群L1との間で電源配線を効率的に接続できるよう
に再配列させることができる。
【0026】これら接地導体層GLおよび電源導体層P
Lは、必要に応じて格子状としてもよく、また電源と接
地とを入れ替えて用いてもよいものである。これら各層
を接地または電源のいずれに設定するかは多層配線基板
の仕様に応じて適宜選択すればよい。
【0027】なお、接続用の貫通導体群群Tはこの接地
導体層GLとは電気的に絶縁されてこれらの層を貫通し
ている。
【0028】次に、L1およびL2はそれぞれ第3〜第
5の絶縁層I3〜I5の上面に形成された第1および第
2の平行配線群である。この例では、第3および第5の
絶縁層I3・I5の上面に第1の平行配線群L1が、第
4の絶縁層I4の上面に第2の平行配線群L2が形成さ
れて、交互に積層されている。また、P1およびP2は
それぞれ第1および第2の平行配線群L1・L2中の電
源配線、G1およびG2はそれぞれ第1および第2の平
行配線群L1・L2中の接地配線、S1およびS2はそ
れぞれ第1および第2の平行配線群L1・L2中の信号
配線を示している。
【0029】なお、同じ平面に配設された複数の信号配
線S1・S2はそれぞれ異なる信号を伝送するものとし
てもよく、同じ平面に配設された複数の電源配線P1・
P2はそれぞれ異なる電源を供給するものとしてもよ
い。
【0030】また、外部電気回路との接続は、第2の平
行配線群L2または第1の平行配線群L1の各配線から
外部接続用の貫通導体群群Tを介してそれぞれ電気的に
接続された、第5層目の絶縁層I5の下面に配設された
接続ランドCLに、それぞれ半田バンプ等の接続導体を
取着し、これらを外部電気回路の接続電極に電気的に接
続することによって行なわれる。なお、これら多数の接
続ランドCLのうちCLPは電源配線P1またはP2が
接続された電源用接続ランドを、CLGは接地配線G1
またはG2が接続された接地用接続ランドを、CLSは
信号配線S1またはS2が接続された信号用接続ランド
を示している。また、接続ランドCLには必要に応じて
接地導体層GL・電源導体層PL・線路導体C等もそれ
ぞれ貫通導体群を介して電気的に接続される。
【0031】第3層目および第5層目の絶縁層I3・I
5上の第1の平行配線群L1は、各絶縁層I3・I5の
中央部に対応する搭載領域M内に交点を有する、図3・
図5中に一点鎖線で示した2本の直線で中心角が略等し
くなるように区分された各区分領域において、それぞれ
交点側すなわち各絶縁層I3・I5の中央部の搭載領域
M側に向かう平行配線群で構成されている。ここでは、
略正方形状の各絶縁層I3・I5の対角線に沿った、交
点が搭載領域M内に位置する2本の直線で中心角が約90
度になるように区分された4つの区分領域を設定した場
合の例を示している。
【0032】また、第4層目の絶縁層I4上に形成され
た第2の平行配線群L2は、この各区分領域(図4中に
も一点鎖線で示す)においてそれぞれ第1の平行配線群
L1の平行配線群と直交する平行配線群で構成されてい
る。そして、ここでは、第2の平行配線群L2のうち各
区分領域の平行配線群の電源配線P2および接地配線G
2が接続されて、略正方形状の第4層目の絶縁層I4の
各辺に平行な配線を有する略正方形状の環状配線を形成
している場合の例を示している。
【0033】そして、これら第1の平行配線群L1と第
2の平行配線群L2とは、第3層目および第4層目の絶
縁層I3・I4に形成された貫通導体群群Tにより対応
する配線同士が適当な箇所において電気的に接続されて
おり、これにより各区分領域毎に直交する平行配線群が
形成された積層配線体である平行配線部を構成してい
る。
【0034】また、この例では第1および第2の平行配
線群L1・L2は、信号配線S1・S2に電源配線P1
・P2または接地配線G1・G2がそれぞれ隣接するよ
うに配設されている。これにより、同じ絶縁層I3〜I
5上の信号配線S1・S2間を電磁気的に遮断して、同
じ平面上の左右の信号配線S1・S2間のクロストーク
ノイズを良好に低減することができる。
【0035】なお、信号配線S1・S2の配置は、この
平行配線群L1・L2内に所望の配線回路を構成するよ
うに、多層配線基板の仕様に応じて適宜設定される。
【0036】また、この例では第2の平行配線群L2の
信号配線S2の一部に対しては、それに隣接する電源配
線として電源導体層PLを利用しており、本発明の多層
配線基板は、平行配線群とストリップ線路部とを備える
場合には、このように変形してもよい。
【0037】さらに、信号配線S1・S2に必ず電源配
線P1・P2または接地配線G1・G2を隣接させるこ
とで、信号配線S1・S2間のクロストークノイズを遮
断して効果的に低減させることができる。また、同じ平
面上の電源配線P1・P2と信号配線S1・S2、なら
びに接地配線G1・G2と信号配線S1・S2との相互
結合が最大となり、信号配線S1・S2の電流経路を最
短にできる。このため、信号配線S1・S2から電源配
線P1・P2および接地配線G1・G2へ至るインダク
タンス値を減少させることができ、デバイスのスイッチ
ング時の電源ノイズおよび接地ノイズを効果的に低減す
ることができる。
【0038】なお、このことは、第1の平行配線群L1
の下方または第2の平行配線群L2をさらに積層して多
層化した場合には、これらの配線層についても同様に該
当するものである。
【0039】本発明の多層配線基板によれば、このよう
に区分領域を設定し、各区分領域においてそれぞれ互い
に直交する平行配線群が形成された積層配線体を具備す
るものとすることにより、第2の平行配線群L2を構成
する平行配線群の電源配線P2および接地配線G2は第
4層目の絶縁層I4の中央部を取り囲むようにほぼ環状
の配線構造をとることとなり、さらに環状に配置される
電源配線P2および接地配線G2を最適化することによ
り外部からのEMIノイズの侵入や外部への不要な電磁
波ノイズの放射をシールドする効果を有するものとな
り、信号配線間のクロストークノイズを低減させること
ができるとともに、EMI対策としても効果を有するも
のとなる。
【0040】さらに、この第2の平行配線群L2は、図
4に示すようにその配線層中の最外周側の環状配線が接
地配線G2である場合には、この環状の接地配線G2の
面積や貫通導体群群との接続を最適化することにより、
より効果的にEMIノイズに対してシールド効果を有す
るものとなり、有効なEMI対策を施すことができる。
【0041】これら第1の平行配線群L1は第3層目お
よび第5層目の絶縁層I3・I5上に、すなわちストリ
ップ線路部の複数の線路導体Cと同一面内に形成されて
おり、例えばそのうちの信号配線S1が、信号配線であ
る複数の線路導体Cのそれぞれとその面内で搭載領域M
の周辺において接続されている。また、第2の平行配線
群L2は第4層目の絶縁層I4上に形成されており、第
1の平行配線群L1とは貫通導体群群Tで電気的に接続
されている。これにより、搭載領域Mに搭載される半導
体素子の各端子電極と第1または第2の平行配線群L1
・L2とが、ストリップ線路部を介して電気的に接続さ
れている。
【0042】このような配線構造とした本発明の多層配
線基板によれば、狭ピッチで極めて高密度に配設された
半導体素子の入出力電極に接続された配線をストリップ
線路部において線路導体Cの配線ピッチ(配線間隔)を
拡げ、また信号配線・電源配線・接地配線を再配列し
て、平行配線群に適した広ピッチの配線に展開し再配列
して接続することができるので、平行配線群が有する優
れた電気的特性を活かしつつ高密度化された入出力電極
を有する半導体素子と効率よく電気的接続を行なうこと
ができる。しかも、ストリップ線路部により、さらには
信号配線がすべて展開されるまでこのストリップ線路部
を複数積層して設けてそれぞれに対応した平行配線群を
併設することにより、半導体素子からの信号配線・電源
配線・接地配線を効率よく再配列してその周囲の平行配
線群との接続に最適な配線に設定して平行配線群に展開
することができるので、半導体素子の高密度化に対応し
て多層化を図る場合にも、配線設計を最適化してその積
層数を低減させることが可能となる。
【0043】そして、本発明の多層配線基板において
は、第3層および第5層目の絶縁層I3・I5の外周部
に高抵抗帯HRと低抵抗帯LRとが併設されて成る環状
接地配線GRを形成して、この環状接地配線GRにより
第1の平行配線群L1を取り囲んでいる。さらに、この
環状接地配線GRを第1の平行配線群L1の接地配線G
1に電気的に接続している。また、この環状接地配線G
Rにおいては、高抵抗帯HRが低抵抗帯LRの外側に位
置するように形成しておくことが好ましい。
【0044】これにより、多層配線基板に搭載される半
導体素子等の電子部品の同時スイッチングにより、電源
配線および接地配線の電位が変動してしまうことによっ
て、第1の平行配線群L1中の電源配線P1および接地
配線G1の端部において電源配線P1と接地配線G1間
の電磁気的な結合から高周波電流によるEMI(Electro
-Magnetic Interference:電磁波妨害)ノイズの自由空
間への放射、いわゆる高周波電流の縁飾りの発生による
EMIノイズの自由空間への放射を、この環状接地配線
GRによってシールドすることができるとともに、第1
の平行配線群L1中の接地配線G1を貫通導体群群Tを
介することなく環状接地配線GRの内側に位置する低抵
抗帯LRに電気的に接続することができるため、貫通導
体群Tによる電位降下等の影響を受けることなく第1の
平行配線群L1の電位を安定な状態に保つことができ
る。さらに、環状接地導体GRの外側に位置する高抵抗
帯HRにより、電源配線と接地配線間のインピーダンス
特性に含まれる反共振周波数帯のインピーダンス値を低
く抑えることができる。この結果、多層配線基板の周辺
部から発生し放射されるEMIノイズを大幅に低減させ
ることが可能となるとともにEMIノイズの侵入も効果
的に低減することもでき、第1の平行配線群L1につい
ても接地導体G1の電位を安定に保つことができて同時
スイッチングノイズを低減することができ、搭載される
電子部品についても高レベルで安定した電気特性を維持
して良好な動作をさせることができるものとなる。
【0045】なお、このような環状接地配線GRを構成
する外側の高抵抗帯HRは、そのシート抵抗値を0.01Ω
/□〜10000Ω/□としておくことが好ましい。これ
は、このシート抵抗が0.01Ω/□よりも低いと、環状接
地配線GRが高抵抗帯HRによってノイズを吸収し、減
衰させる能力が充分でなくなる傾向があり、他方、1000
0Ω/□よりも高いと高抵抗帯HRがノイズを反射し吸
収しなくなる傾向があるためである。
【0046】このように、環状接地配線GRを形成する
場合、第1の平行配線群L1の周囲を取り囲むように第
3および第5の絶縁層I3・I5の外周部に配置する。
【0047】また、図4に示すように、第2の平行配線
群L2のうち、第4の絶縁層I4の最外周部における配
線を接地配線とし、これも内側の低抵抗帯LRと外側の
高抵抗帯HRとが併設されたものとするとよく、さら
に、各区分領域におけるこれら最外周部の接地配線を環
状に接続して環状接地配線GRとしておき、これを第3
および第5の絶縁層I3・I5の外周部の環状接地配線
GRに大体重なり合うように配置しておくことが好まし
い。これにより、第2の平行配線群L2についても、第
1の平行配線群L1と同様に、多層配線基板の周辺部か
ら発生し放射されるEMIノイズを大幅に低減させるこ
とが可能となるとともにEMIノイズの侵入も効果的に
低減することもでき、第2の平行配線群L2についても
接地導体G2の電位を安定に保つことができて同時スイ
ッチングノイズを低減することができ、搭載される電子
部品についても高レベルで安定した電気特性を維持して
良好な動作をさせることができるものとなる。
【0048】本発明の多層配線基板においては、平行配
線部を構成する各区分領域の設定として上述の例の他に
も、第3層目および第5層目の絶縁層I3・I5の中央
部に対応する搭載領域M内に交点を有する、略正方形状
の各絶縁層I3・I5の辺のほぼ中央を通る辺に平行な
直線に沿った2本の直線で中心角が約90度になるように
区分された4つの区分領域を設定してもよく、3本の直
線で中心角が約60度と略等しくなるように区分された6
つの区分領域を設定してもよく、さらに、4本の直線で
中心角が約45度と略等しくなるように区分された8つの
区分領域を設定してもよい。
【0049】これらいずれの場合であっても、上述の例
と同様に、同じ平面上の左右の信号配線S1・S2間だ
けでなく上下層の平行配線群が直交しているため上下層
間のクロストークノイズを良好に低減することができ、
信号配線S1・S2の電流経路を最短にできる。このた
め、信号配線S1・S2から電源配線P1・P2および
接地配線G1・G2へのインダクタンス値を減少させる
ことができ、デバイスのスイッチング時電源ノイズおよ
び接地ノイズを効果的に低減することができる。また、
第1の平行配線群L1に対して環状接地配線GRを設け
ることによって同時スイッチングノイズの低減やEMI
ノイズの影響の低減が行なえるとともに、第2の平行配
線群L2を構成する平行配線群の電源配線P2および接
地配線G2がそれらが形成された絶縁層の中央部を取り
囲むように環状の配線構造をとっている場合には、これ
ら電源配線P2および接地配線G2を最適化することに
より外部からのEMIノイズの侵入や外部への不要な電
磁波ノイズの放射をシールドする効果を有し、信号配線
間のクロストークノイズを低減させることができるとと
もに、EMI対策としても効果を有する。
【0050】この第2の平行配線群L2の最外周側の環
状配線を接地配線G2とし、前述のように内側の低抵抗
帯LRと外側の高抵抗帯HRとが併設された環状接地配
線GRとしたときには、この環状の接地配線G2(環状
接地配線GR)の面積や貫通導体群群との接続を最適化
することにより、さらに効果的にEMIノイズに対して
シールド効果を有するものとなり、有効なEMI対策を
施すことができる。
【0051】このような本発明の多層配線基板には、例
えばその表面にMPU(Micro Processing Unit)・A
SIC(Application Specific Integrated Circuit)
・DSP(Digital Signal Processor)のような半導体
素子等の電子部品が搭載される。そして、半導体素子収
納用パッケージ等の電子部品収納用パッケージや電子部
品搭載用基板、多数の半導体集積回路素子が搭載される
いわゆるマルチチップモジュールやマルチチップパッケ
ージ、あるいはマザーボード等として使用される。これ
らの電子部品は、例えばいわゆるバンプ電極によりこの
多層配線基板の表面に実装されて、あるいは接着剤・ろ
う材等により搭載部に取着されるとともにボンディング
ワイヤ等を介して、貫通導体群等により第1または第2
の平行配線群L1・L2と電気的に接続される。なお、
外部電気回路との接続部ならびに搭載される半導体素子
等の電子部品との接続部は図示していない。
【0052】貫通導体群群Tは、ここでは例えば絶縁層
I3・I4を貫通して上下の配線同士を、あるいは配線
と半導体素子または多層配線基板の表面に形成される外
部接続端子等とを電気的に接続するものであり、通常は
スルーホール導体やビア導体等が用いられ、接続に必要
な箇所に形成される。
【0053】本発明の多層配線基板においては、積層配
線体の上下には種々の配線構造の多層配線部を積層して
多層配線基板を構成することができる。例えば、積層配
線体と同様に平行配線群を直交させて積層した構成の配
線構造、あるいはストリップ線路構造の配線構造、その
他、マイクロストリップ線路構造・コプレーナ線路構造
等を多層配線基板に要求される仕様等に応じて適宜選択
して用いることができる。
【0054】また、例えば、ポリイミド絶縁層と銅蒸着
による導体層といったものを積層して、電子回路を構成
してもよい。また、チップ抵抗・薄膜抵抗・コイルイン
ダクタ・クロスコンデンサ・チップコンデンサ・電解コ
ンデンサといったものを取着して半導体素子収納用パッ
ケージを構成してもよい。
【0055】また、各絶縁層の形状は、図示したような
略正方形状のものに限られるものではなく、長方形状や
菱形状・多角形状等の形状であってもよい。
【0056】なお、第1および第2の平行配線群L1・
L2は、各絶縁層の表面に形成するものに限られず、そ
れぞれの絶縁層の内部に形成したものであってもよい。
【0057】本発明の多層配線基板において、第3層目
〜第5層目の絶縁層I3〜I5を始めとする各絶縁層
は、例えばセラミックグリーンシート積層法によって、
酸化アルミニウム質焼結体や窒化アルミニウム質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼
結体・ガラスセラミックス等の無機絶縁材料を使用し
て、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・
ポリノルボルネン・ベンゾシクロブテン等の有機絶縁材
料を使用して、あるいはセラミックス粉末等の無機絶縁
物粉末をエポキシ系樹脂等の熱硬化性樹脂で結合して成
る複合絶縁材料等の電気絶縁材料を使用して形成され
る。
【0058】これら絶縁層は、それぞれの絶縁層の特性
に応じて、グリーンシート積層法やビルドアップ法等の
方法により所望の多層配線基板を構成するように形成す
ればよい。これら絶縁層の厚みとしては、使用する材料
の特性に応じて、また要求される仕様に対応する機械的
強度や電気的特性・貫通導体群群の形成の容易さ等の条
件を満たすように適宜設定される。
【0059】第1および第2の平行配線群L1・L2や
環状接地配線GR、その他の配線層ならびに貫通導体群
群T等は、例えばタングステンやモリブデン・モリブデ
ン−マンガン・銅・銀・銀−パラジウム等の金属粉末メ
タライズ、あるいは銅・銀・ニッケル・クロム・チタン
・金・ニオブやそれらの合金等の金属材料の薄膜等から
成る。
【0060】これら配線導体および貫通導体群は、それ
ぞれの材料の特性や絶縁層への形成方法に従って、例え
ば厚膜印刷法により、あるいはスパッタリング法・真空
蒸着法またはメッキ法により金属層を形成した後フォト
リソグラフィ法により、所定のパターン形状・大きさに
設定されて形成され、各絶縁層に配設される。
【0061】第1および第2の平行配線群L1・L2の
各配線の幅および配線間の間隔は、使用する材料の特性
に応じて、要求される仕様に対応する電気的特性や各絶
縁層への配設の容易さ等の条件を満たすように適宜設定
される。
【0062】なお、各平行配線群L1・L2の厚みは1
〜20μm程度とすることが好ましい。この厚みが1μm
未満となると配線の抵抗が大きくなるため、配線群によ
る半導体素子への良好な電源供給や安定したグランドの
確保・良好な信号の伝搬が困難となる傾向が見られる。
他方、20μmを超えるとその上に積層される絶縁層によ
る被覆が不十分となって絶縁不良となる場合がある。
【0063】貫通導体群群Tの各貫通導体群は、横断面
形状が円形のものの他にも楕円形や正方形・長方形等の
矩形、その他の異形状のものを用いてもよい。その位置
や大きさは、使用する材料の特性に応じて、要求される
仕様に対応する電気的特性や絶縁層への形成・配設の容
易さ等の条件を満たすように適宜設定される。
【0064】例えば、絶縁層にガラスセラミックスを用
い、平行配線群に銅を主成分とする導体材料を用いた場
合であれば、絶縁層の厚みを100μmとし、配線の線幅
を100μm、配線間の間隔を100μm、貫通導体群の径を
100μmとすることによって、信号配線のインピーダン
スを50Ωとし、上下の平行配線群間を高周波信号の反射
を抑えた接続をすることができる。
【0065】なお、本発明は以上の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を加えることは何ら差し支えない。例え
ば、上述の実施例では本発明を半導体素子を搭載する多
層配線基板として説明したが、これを半導体素子を収容
する半導体素子収納用パッケージや、あるいはマルチチ
ップモジュールに適用するものとしてもよい。また、絶
縁層として放熱を考慮した窒化アルミニウム質焼結体・
炭化珪素質焼結体や、低誘電率を考慮したガラスセラミ
ックス質焼結体を用いたものとしてもよい。
【0066】
【発明の効果】本発明の多層回路基板によれば、第1お
よび第2の平行配線群を各区分領域において互いに直交
配置して上下に積層し、貫通導体群で電気的に接続して
成る積層配線体を具備して成ることから、各平行配線群
同士の配線間におけるクロストークノイズを減少させて
最小とすることができ、第2の配線層を構成する平行配
線群の配線は絶縁層の中央部を取り囲むようにほぼ環状
の配線構造をとることとなり、配線間のクロストークノ
イズを低減させることができるとともに、EMIノイズ
対策としても効果を有するものとなり、しかも、第1の
平行配線群を第1の絶縁層の外周部に形成した環状接地
配線により取り囲んでこの環状接地配線に第1の平行配
線群中の接地配線を電気的に接続したことから、第1の
平行配線群内の各区分領域における接地配線を同一の接
地電位に保つことができるため半導体素子等の作動に伴
う同時スイッチングノイズを低減することが可能となる
とともに、環状接地配線が電磁的なシールドとしても機
能するので第1の平行配線群に対するEMIノイズの侵
入も効果的に低減させることが可能となる。
【0067】また、第2の平行配線群についても、各区
分領域の平行配線は第2の絶縁層の中央部を取り囲むよ
うにほぼ環状の配線構造をとることとなり、配線間のク
ロストークノイズを低減させることができるとともにE
MIノイズの影響を低減できるものである。特に、第2
の配線層の第2の絶縁層の最外周部における配線が接地
配線であることから、この接地配線が第1の平行配線群
を取り囲む環状接地配線と同様に電磁的なシールドとし
ても機能するので、第2の平行配線群に対するEMIノ
イズの侵入も効果的に低減させることができる。また、
この最外周部の接地配線を高抵抗帯と低抵抗帯とが併設
されているものとし、さらに、高抵抗帯を低抵抗帯の外
側に位置させて形成することにより、接地電位の安定化
とEMIノイズの影響の低減とをともに効率よく行なう
ことができる。また、各区分領域の配線が電気的に接続
されてなる環状配線を有し、さらに最外周側の環状配線
を環状接地配線とすることにより、EMIノイズの影響
を第1の平行配線群における環状接地配線と同様に有効
に低減させることができる。
【0068】また、環状接地配線および第2の平行配線
群の最外周部の接地配線の高抵抗帯のシート抵抗値を0.
01Ω/□〜10000Ω/□とすることにより、電源配線お
接地配線に発生したノイズを効率よく十分に吸収して減
衰させることができるため、電源配線および接地配線か
ら放射されるEMIノイズを有効に低減させることがで
きる。
【0069】以上により、本発明によれば、所定の区分
領域で交互に直交させて積層された平行配線群で構成さ
れ、同一層内および上下層間における配線間のクロスト
ークを低減させる配線構造を有しつつ、各区分領域でそ
れぞれ絶縁層の中央部側に向かう平行配線群に対しても
EMIノイズの影響を低減させることができる、高速で
作動する半導体素子等の電子部品を搭載する電子回路基
板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図1】本発明の多層配線基板の実施の形態の一例を示
す、第1層目の絶縁層の上面図である。
【図2】本発明の多層配線基板の実施の形態の一例を示
す、第2層目の絶縁層の上面図である。
【図3】本発明の多層配線基板の実施の形態の一例を示
す、第3層目の絶縁層の上面図である。
【図4】本発明の多層配線基板の実施の形態の一例を示
す、第4層目の絶縁層の上面図である。
【図5】本発明の多層配線基板の実施の形態の一例を示
す、第5層目の絶縁層の上面図である。
【図6】本発明の多層配線基板の実施の形態の一例を示
す、第5層目の絶縁層の下面図である。
【符号の説明】
I1〜I5・・・・第1層目〜第5層目の絶縁層 L1、L2・・・・第1、第2の平行配線群 P1、P2・・・・第1、第2の電源配線 G1、G2・・・・第1、第2の接地配線 S1、S2・・・・第1、第4の信号配線 T・・・・・・・・貫通導体群群 CLP・・・・・・電源用接続ランド GLG・・・・・・接地用接続ランド GR・・・・・・・環状接地配線 HR・・・・・・・高抵抗帯 LR・・・・・・・低抵抗帯

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 第1の絶縁層に形成され、該第1の絶縁
    層の中央部に交点を有する2〜4本の直線で中心角が略
    等しくなるように区分された各区分領域においてそれぞ
    れ前記交点側に向かう第1の平行配線群と、前記第1の
    絶縁層に積層された第2の絶縁層に形成され、前記各区
    分領域においてそれぞれ前記第1の平行配線群と直交す
    る第2の平行配線群と、前記第1および第2の平行配線
    群を電気的に接続する貫通導体群とから成る積層配線体
    を具備して成り、前記第1の平行配線群は、前記各区分
    領域においてそれぞれ接地配線を有するとともに前記第
    1の絶縁層の外周部に形成した環状接地配線により取り
    囲まれており、かつ該環状接地配線に前記接地配線が電
    気的に接続されており、前記第2の平行配線群は、前記
    第2の絶縁層の最外周部における配線が接地配線である
    ことを特徴とする多層配線基板。
  2. 【請求項2】 前記第1および第2の平行配線群は、そ
    れぞれ複数の信号配線と、各信号配線に隣接する電源配
    線または接地配線とを有することを特徴とする請求項1
    記載の多層配線基板。
  3. 【請求項3】 前記第1の絶縁層の外周部に形成した前
    記環状接地配線および/または前記第2の平行配線群の
    前記第2の絶縁層の最外周部における接地配線は、高抵
    抗帯と低抵抗帯とが併設されていることを特徴とする請
    求項1記載の多層配線基板。
  4. 【請求項4】 前記高抵抗帯が前記低抵抗帯の外側に形
    成されていることを特徴とする請求項3記載の多層配線
    基板。
  5. 【請求項5】 前記高抵抗帯のシート抵抗値が0.01
    Ω/□〜10000Ω/□であることを特徴とする請求
    項3記載の多層配線基板。
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JP2008227387A (ja) * 2007-03-15 2008-09-25 Hitachi Ltd 低ノイズ半導体装置
JP2010135660A (ja) * 2008-12-08 2010-06-17 Nec Corp 半導体装置
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008164427A (ja) * 2006-12-28 2008-07-17 Micronics Japan Co Ltd プローブユニット基板
JP2008227387A (ja) * 2007-03-15 2008-09-25 Hitachi Ltd 低ノイズ半導体装置
JP2010135660A (ja) * 2008-12-08 2010-06-17 Nec Corp 半導体装置
CN113678248A (zh) * 2019-02-20 2021-11-19 美光科技公司 组件指状交叉型通孔及引线

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