JP4948102B2 - 光中継装置及び光伝送システム - Google Patents

Description

本発明は、光中継装置及び光伝送システムに関し、より詳しくは、ＰＯＮ型の光中継装置とこれを用いる光伝送システムに関する。

ＦＴＴＨ、ＣＡＴＶ等の光ネットワークでは、センタ局から加入者宅に至る光伝送路を受動素子により複数に分岐するＰＯＮ (Passive Optical Network)型の光伝送システムが使用されている。

受動素子として使用されるスプリッタは、センタ局の光回線終端装置（ＯＬＴ：Optical Line Termination）から加入者宅側に引き出される光ファイバの途中に接続され、これにより分岐された光伝送路は複数本の光ファイバによって複数の加入者宅の光回線終端装置（ＯＮＵ：Optical Network Unit）が接続される。

例えば図９に示すように、センタ局１００内に設けられる複数のＯＬＴ１０１からそれぞれ引き出される光ファイバ１０２には、それぞれスプリッタ１０３を介して複数のＯＮＵ１０４に接続される構成となっている。

また、センタ局と加入者宅の間の距離が長くなるほど、光ファイバ１０２を伝搬する光信号の波形劣化が生じるので、センタ局長距離伝送には光信号の再生を行うための光中継装置１０５がＯＬＴ１０１とスプリッタ１０３の間の光ファイバ１０２に接続されることがある。ＰＯＮ型光伝送システムにおいて光中継装置を使用することは下記の特許文献１に記載がある。

１つのＯＬＴ１０１−１に接続されるＯＮＵ１０４は所定の狭い地域に配置され、複数のＯＬＴ１０１−１，…１０１−ｎを使用することにより広い範囲のＯＮＵ１０４の設置を可能にしている。

ＯＬＴ１０１−１からスプリッタ１０３までは複数の加入者により共有することになり、センタ局１００内の設備と光ファイ１０２を複数の加入者で共用できるので経済性に優れる。
特開２００２−２６１６９７号公報

ところで、ＯＮＵから光中継装置に送信されるバースト信号に異常信号が含まれている場合に、これを異常信号のままＯＬＴに送信すると、そのまま異常信号の読み出し処理等を行うことになるので、センタ側での処理時間が無駄になる。

また、光ファイバ及びスプリッタを介してＯＬＴに接続されるＯＮＵの数は一般に最大で３２であり、１つのＯＮＵには１６チャンネルが確保される。しかし、ＯＬＴが担う地域によってはスプリッタに接続されるＯＮＵの数が３２に満たない場合があり、そのようなＯＬＴの数が多くなるほどＯＬＴの利用効率が悪くなる。

本発明の目的は、異常なバースト信号の出力を防止する光中継装置と、１つのＯＬＴが担える領域を拡張してそのＯＬＴに接続されるＯＮＵの個数を最大となし又は最大に近づけることができる光伝送システムを提供することにある。

上記の課題を解決するために、本発明の様態は、光伝送路に接続される加入者宅側光回線終端装置から上り方向に伝送されるバースト信号である光信号を電気信号へ光電変換する受光素子と、該電気信号を光信号へ逆光電変換して、センタ側へ出力する発光素子とを有する光中継装置において、前記発光素子を駆動する送信回路と、前記受光素子から出力された前記電気信号をシリアル信号からパラレル信号へ変換してパラレル信号として出力する第１のシリアル・パラレル変換回路と、該第１のシリアル・パラレル変換回路から出力された前記パラレル信号を蓄積出力する受信バッファ回路と、該受信バッファ回路から出力された前記パラレル信号の符号則エラーの有無に基づいて、前記パラレル信号が、エラーが無い正常信号であるか、エラーが有る信号であるかを判定し、エラーが無い正常信号であると判定した場合には、前記パラレル信号を出力し、かつ前記送信回路により前記発光素子を駆動させるイネイブル信号を前記送信回路へ出力し、エラーが有る信号であると判定した場合には、前記送信回路の動作または出力を停止させるディスエイブル信号を前記送信回路へ出力する信号パターン検出回路と、該信号パターン検出回路へクロック信号を送信する基準クロック源と、前記信号パターン検出回路から出力された前記パラレル信号を蓄積し、前記送信回路へ出力する送信バッファ回路と、該送信バッファ回路から出力された前記パラレル信号をシリアル信号へ変換して前記送信回路へ出力する第２のシリアル・パラレル変換回路と、前記信号パターン検出回路と前記送信回路との間に設けられ、前記イネイブル信号および前記ディスエイブル信号を遅延する遅延回路とを備え、前記受信バッファ回路は、前記第１のシリアル・パラレル変換回路から出力されたパラレル信号を一次的に記憶するとともに、前記クロック信号に同期させて前記信号パターン検出回路へ出力するものであり、前記信号パターン検出回路は、前記パラレル信号の符号則エラーの有無を検出するものであり、予め定められた回数以上、連続して符号則エラーが検出されない場合には、該パラレル信号をエラーがない正常信号であると判定するものであり、符号則エラーが検出された場合には、該パラレル信号をエラーがある信号であると判定するものであり、前記遅延回路が、前記信号パターン検出回路から出力されたパラレル信号が前記送信バッファ回路および前記第２のシリアル・パラレル変換回路で処理されるために必要な時間分、前記イネイブル信号およびディスエイブル信号を遅延するものであることを特徴とする光中継装置である。

本発明の第２の様態は、前記第１の様態に係る光中継装置において、前記信号パターン検出回路から出力される前記パラレル信号を構成するデータ信号の前に付加するプリアンブル信号を生成するプリアンブル生成回路を有することを特徴とする。

本発明の第３の様態は、センタ局に設けられたセンタ側光回線終端装置と、前記センタ側光回線終端装置に一端が接続される第１の光信号伝送路と、前記第１の光信号伝送路の他端に接続される第１の光合分波器と、前記第１の光合分波器に接続される複数の第２の光信号伝送路と、前記複数の第２の光信号伝送路のうちの少なくとも一部に接続される加入者宅側光回線終端装置とを有し、請求項１または請求項２のいずれかに記載の光中継装置は、前記複数の第２の光信号伝送路のうち少なくとも１つと加入者宅側光回線終端装置の間に設けられていることを特徴とする。

本発明の第４の様態は、前記第５の光電システムにおいて、前記光中継装置には第２の光合分波器を介して加入者宅側光回線終端装置が並列に接続されていることを特徴とする。

本発明によれば、光伝送路に接続される光中継装置において、加入者宅側光回線終端装置から上り方向に伝送されるバースト信号の符号則エラーの有無を判定して、エラーの無い正常なバースト信号のみを上り方向に出力する信号パターン検出回路を設けている。
これにより、エラーのあるバースト信号をセンタ側で処理する時間が不要となり、センタ側での処理が効率よく行うことが可能になる。

また、センタ局側光回線終端装置に接続される光合分波器により分岐される並列の複数の光信号伝送路のうち少なくとも１つの経路の途中に上記の光中継装置を介して加入者宅側光回線終端装置を接続するようにしたので、１つのセンタ局側光回線終端装置に対して近距離領域と遠距離領域の加入者宅側光回線終端装置を接続することが可能になる。

これにより、センタ局側光回線終端装置に接続される加入者宅側光回線終端装置の数を限界数まで高めることが可能になり、センタ局側光回線終端装置の利用効率が高くなる。

（第１の実施の形態）
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の第１の実施形態を示すＰＯＮ型の光伝送システムの構成図である。

図１において、センタ局１内に設置された第１〜第ｎ（ｎ：自然数）の光回線終端装置（ＯＬＴ）１−１、１−２、…１−ｎにはそれぞれ異なる地域Ａ、Ｂ、Ｃ、Ｄに向けて引き出される光ファイバ２−１、２−２、…２−ｎの一端が接続されている。

また、光ファイバ２−１、２−２、…２−ｎの他端には、光ファイバ２−１、２−２、…２−ｎによる光伝送路を分岐する主スプリッタ（光合分波器）３−１、３−２、…３−ｎが取り付けられている。

第１のＯＬＴ１−１に光ファイバ２−１を介して接続される主スプリッタ３−１の分岐側の複数の光信号入出力端には、異なる地域Ａ，Ｂに引き出される２つの光ファイバ４−１，４−２の一端が接続されている。また、それらの光ファイバ４−１、４−２の他端は、それぞれ異なる地域Ａ，Ｂ内の第１、第２の副スプリッタ５−１、５−２に接続されている。

地域Ａに配置される第１の副スプリッタ５−１の分岐側の光信号入出力端には複数の光ファイバ６−１、…６−ｍ₁の一端が接続され、それらのうちの１つの光ファイバ６−１は地域Ａから離れた地域Ｅまで引き出され、さらに残りの光ファイバ６−２、…６−ｍ₁の他端はそれぞれ地域Ａ内の加入者宅側の光回線終端装置（ＯＮＵ）７−１、…７−ｍ₁₁に接続されている。

また、第１の副スプリッタ５−１から地域Ｅに引き出される光ファイバ６−１は、途中に第１の光中継装置１０−１を介して地域Ｅ内の第３の副スプリッタ５−３に接続されている。また、第３の副スプリッタ５−３の分岐側の光入出力端は、光ファイバ８−１、…８−ｍ₁₂を介して地域Ｅ内の加入者宅のＯＮＵ９−１、…９−ｍ₁₃に接続されている。

第１の副スプリッタ５−１と同様に、地域Ｂに配置される第２の副スプリッタ５−２の分岐側の光信号入出力端には複数の光ファイバ１１−１〜１１−ｍ₂の一端が接続され、それらのうちの１つの光ファイバ１１−１は地域Ｂから離れた地域Ｆまで引き出され、さらに残りの光ファイバ１１−２〜１１−ｍ₁の他端はそれぞれ地域Ｂ内の加入者宅側の光回線終端装置（ＯＮＵ）１２−１、…１２−ｍ₂₁に接続されている。

また、第２の副スプリッタ５−２から地域Ｆに引き出される光ファイバ１１−１は、途中に第２の光中継装置１０−２を介して地域Ｆ内の第４の副スプリッタ５−４に接続されている。また、第４の副スプリッタ５−４の分岐側の光入出力端は、光ファイバ１３−１、…１３−ｍ₂₂を介して地域Ｆ内の加入者宅のＯＮＵ１４−１、…１４−ｍ₂₃に接続されている。

第２のＯＬＴ１−２に光ファイバ２−２を介して光接続される主スプリッタ３−２の光入出力端にはそれぞれ光ファイバ１５−１、…１５−ｎ₁を介して領域Ｃ内のＯＮＵ１６−１、…１６−ｎ₁が接続されている。

さらに、第ｎのＯＬＴ１−ｎに接続される光ファイバ２−ｎは長距離の領域Ｄに引き出され、第３の光中継装置１０−３を介して主スプリッタ３−ｎに接続されている。また、主スプリッタ３−ｎの分岐側の複数の光入出力端には光ファイバ１７−１、…１７−ｎ₂を介して領域Ｆ内のＯＮＵ１８−１、…１８−ｎ₂が接続されている。

第１のＯＬＴ１−１の２系統の光伝送路の副スプリッタ５−１、５−２にそれぞれ接続される第１、第２の光中継装置１０−１、１０−２は、例えば図２に示すような構成を有している。

第１、第２の光中継装置１０−１、１０−２は、ＯＬＴ１−１側の第１、第２の副スプリッタ５−１，５−２に光ファイバ６−１，１１−１を介して接続される第１の光トランシーバ２１と、加入者宅側の第３、第４の副スプリッタ５−３，５−４に光ファイバ６−１，１１−１を介して接続される第２の光トランシーバ２２と、第１の光トランシーバ２１と第２の光トランシーバ２２の相互間で電気信号を伝送する電気線路２３とを有している。

第１の光トランシーバ２１と第２の光トランシーバ２２を接続する電気線路２３は、上り方向、即ちＯＬＴ１−１方向に電気信号を伝搬させる第１の電気線路２３ａと下り方向に電気信号を伝搬させる第２の電気線路２３ｂを有している。

第１の光トランシーバ２１は、ＯＴＬ１−１側の光ファイバ６−１，１１−１に接続される第１のＷＤＭカプラ３１と、第１のＷＤＭカプラ３１を介して受光した下りの光信号を電気信号に変換する第１の受光素子３２と、第１の受光素子３２の出力電気信号について３Ｒ又は２Ｒの処理を行って出力する第１の受信回路３３とを有し、さらに、第１の電気線路２３ａからの上りの電気信号に基づいて駆動電流を出力する第１の送信回路４４と、第１の送信回路４４からの駆動電流である電気信号を光信号に変えて第１のＷＤＭカプラ３１を介して光ファイバ６−１，１１−１に出力する第１の発光素子４５とを有している。

第２の光トランシーバ２２は、第２の電気線路２３ｂからの下りの電気信号に基づいて駆動電流を出力する第２の送信回路３４と、第２の送信回路３４からの駆動電流である電気信号を光信号に変換して出力する第２の発光素子３５と、第２の発光素子３５から入力した光を下り側の光ファイバ６−１，１−１に出力する第２のＷＤＭカプラ４１とを有し、さらに、下り側の光ファイバ６−１，１１−１から伝搬された上りの光信号を第２のＷＤＭカプラ４１を介して受光して電気信号に変換する第２の受光素子４２と、第２の受光素子４２の出力電気信号について２Ｒ又は３Ｒの処理を行って第１の電気線路２３ａに出力する第２の受信回路４３とを有している。なお、２Ｒは、識別再生、リタイミングの処理であり、３Ｒはそれらに等化増幅を加えた処理である。

また、第１の電気線路２３ａの途中には、上り方向に向かって、第２の受信回路４３から出力されたシリアルデータからクロック及びデータ情報を抽出して再生する第１のクロック及びデータ再生（ＣＤＲ(Clock Date Recovery)）回路４６と、ＣＤＲ回路４６から出力されたシリアル信号をパラレル信号に変換するＳＥＲＤＥＳ（パラレル／シリアル変換）回路４７と、ＳＥＲＤＥＳ回路４７から出力されたパラレル信号について予め定められた回数符号則エラーを観測しないデータを第１の送信回路４４に送信する信号処理回路４８とが順に接続されている。

また、信号処理回路４８には、基準クロック源４９が接続されている。さらに、第２の電気線路２ｂの途中には、入力したデータに基づいてクロック及びデータ情報を抽出して再生する第２のＣＤＲ回路５０が接続されている。

信号処理回路４８は、図３に示すように、ＳＥＲＤＥＳ回路４７から送信されたデータを一時的に記憶するとともに基準クロック源４９のクロックに同期させてデータを出力する受信バッファ回路４８ａと、受信バッファ回路４８ａから入力したデータに基づいて所定の処理を行う信号パターン検出回路４８ｂと、信号パターン検出回路４８ｂから出力されたデータを第１の光トランシーバ２１の第１の送信回路４４に出力する際にそのデータを一時的に記憶する送信バッファ回路４８ｃと、送信バッファ回路４８ｃから出力されたパラレルデータをシリアルデータに変換して第１の送信回路４４に出力するＳＥＲＤＥＳ回路４８ｄとを有している。

受信バッファ回路４８ａは、ＳＥＲＤＥＳ回路４７から入力されるクロックclock1と基準クロック４９から入力されるクロックclock2とに互いに誤差（揺らぎ）があるため、その誤差を吸収するために必要なバッファ容量を有している。

信号パターン検出回路４８ｂは、受信バッファ４８ａから入力したデータであるバースト信号に対して符号則エラーの有無判定機能と、符号則エラー無しが連続して発生したことを数えるカウンターとを有している。

信号パターン検出回路４８ｂは、入力されたデータが予め定められた回数で符号則エラーを観測しない場合には、これらエラーが無かったデータを送信バッファ回路４８ｃに送信すると同時に、遅延回路４８ｅを介して送信ｅｎａｂｌｅ信号（制御信号）を出力して第１の送信回路４４に対して送信を可能とする。一方、入力されたデータに符号則エラーが検出された場合には、データを送信バッファ回路４８ｃに送信せずに、送信ｅｎａｂｌｅ信号の停止の信号、即ち送信ｄｉｓａｂｌｅ信号（制御信号）を第１の送信回路４４に出力して第１の送信回路４４から発光素子４５への電流の出力を停止させる。なお、データに符号則エラーが検出された場合に、そのデータにより駆動されるタイミングで第１の送信回路４４の駆動を停止するか、第１の送信回路４４の出力をさせないように送信ｄｉｓａｂｌｅ信号により制御してもよい。

遅延回路４８ｅは、信号パターン検出回路４８ｂから送出されたデータが、送信バッファ回路４８ｃとＳＥＲＤＥＳ回路４８ｄで処理されるために必要な時間分の遅延を持って第１の送信回路４４に送信ｅｎａｂｌｅ／ｄｉｓａｂｌｅ信号を送信する。
なお、図１において、第３の光中継装置１０−３は、第１、第２の光中継装置１０−１、１０−２と同じ構成を有している。

次に、上述したＰＯＮ型の光伝送システムにおける信号の伝搬と信号の処理について説明する。

まず、下りの伝送系において、センタ局１内の複数のＯＬＴ１−１、…１−ｎから出力された１．４８〜１．５０μｍの信号は、それぞれ光ファイバ２−１、…２−ｎを介して主スプリッタ３−１、…３−ｎに伝送される。

第１のＯＬＴ１−１から光ファイバ２−１、４−１、４−２と主スプリッタ３−１と副スプリッタ５−１、５−２を介して伝送されたバースト信号は、領域Ａ、Ｂ内のＯＮＵ７−１、…７−ｍ₁₁、１２−１、…１２−ｍ₂₁と第１、第２の光中継装置１０−１、１０−２に伝送され、これらに接続される領域Ａ、Ｂ内の各ＯＮＵ７−１、…７−ｍ₁₁、１２−１、…１２−ｍ₂₁では予め割り当てられたＩＤのバースト光信号が電気信号に変換されて各加入者宅内のノード（不図示）に伝送される。

また、第１の光中継装置１０−１に入力したバースト信号は、第１のＷＤＭカプラ３１から受光素子３２により電気信号に変換され、受信回路３３によって２Ｒ又は３Ｒの信号処理がなされ、ついで、ＣＤＲ５０によってクロック及びデータ情報を抽出し再生される。さらに、送信回路３４及び発光素子３５によって所定の波長に変換され、第２のＷＤＭカプラ２２を通して第３の副スプリッタ５−３に伝送される。
第３の副スプリッタ５−３に接続される領域Ｅ内では各ＯＮＵ９−１、…９−ｍ₁₃により予め割り当てられたＩＤの信号を電気信号に変換される。

第２の光中継装置１０−２に入力したバースト信号も、同様にして第４の副スプリッタ５−４に伝送され、さらに、これに接続される領域Ｅ内の各ＯＮＵ１４−１、…１４−ｍ₂₃では予め割り当てられたＩＤの信号が電気信号に変換される。

第２のＯＬＴ１−２は、光ファイバ２−２及び主スプリッタ３−２を介して領域Ｃ内の複数のＯＮＵ１６−１、…１６−ｎにバースト信号を送信し、それらのＯＮＵ１６−１、…１６−ｎでは割り当てられたＩＤのバースト信号を電気信号に変換するように構成されている。

また、第３のＯＬＴ１−３から光ファイバ２−ｎを介して第３の光中継装置１０−３に入力したバースト信号も、第１の光中継装置１０−１と同様にして主スプリッタ３−ｎに伝送され、さらに、これに接続される領域Ｄ内の各ＯＮＵ１８−１、…１８−ｎ₂では予め割り当てられたＩＤの信号が電気信号に変換される。

一方、各ＯＮＵから出力されたバースト信号は主スプリッタ３−１、３−２、３−３により合波されてＯＬＴ１−１、…１−ｎに入力する。

第１のＯＬＴ１−１の光伝送経路において、地域Ａ、Ｂ内の複数のＯＮＵ７−１、…７−ｍ₁₁、１２−１、…１２−ｍ₂₁からそれぞれ異なるタイミングのＩＤで個々に出力されるバースト信号はそれぞれ副スプリッタ５−１，５−２、主スプリッタ３−１を介して合波される。

さらに、領域Ｅ、Ｆ内のＯＮＵ９−１、…９−ｍ₁₃、１４−１、…１４−ｍ₂₃からそれぞれ異なるタイミングのＩＤで個々に出力されるバースト信号は、副スプリッタ５−３，５−４で合波されてさらに第１、第２の光中継装置１０−１、１０−２に伝送される。

第１、第２の光中継装置１０−１、１０−２内のそれぞれにおいて、第２のＷＤＭカプラ４１を通して入力したバースト信号は、第２の光トランシーバ２２に伝搬される。さらに、そのバースト信号は、第２の光トランシーバ２２において、第２の受光素子４２により電気信号に変換され、さらに第２の受信回路４３により２Ｒ又は３Ｒ処理された後に、第１のＣＤＲ４６に入力する。

第１のＣＤＲ４６に入力したシリアルデータは、シリアルデータに基づいて生成されたクロック信号とともにＳＥＲＤＥＳ回路４７に出力され、ここでパラレルデータに変換されてクロック信号とともに信号処理回路４８へ出力される。

信号処理回路４８では、受信バッファ回路４８ａがＳＥＲＤＥＳ回路４７から入力したデータをＳＥＲＤＥＳ回路４７からのクロックに同期させて一時的に蓄積した後にそのデータを基準クロック源４９のクロック信号に同期させて信号パターン検出回路４８ｂに出力する。受信バッファ回路４８ａのバッファ容量は、ＳＥＲＤＥＳ回路４７からのクロックと基準クロック源４９のクロックとの誤差が吸収される容量を有する。

信号パターン検出回路４８ｂでは、受信バッファ回路４８ａから入力したパラレルデータについて、符号則エラーの有無を判定し、符号則エラー無しの判定が予め定められた回数で観測されない場合に、これらのエラーが無かったデータを送信バッファ回路４８ｃに出力し、これと同時に遅延回路４８ｅを介して第１の送信回路４４に送信ｅｎａｂｌｅ信号を出力する。エラー有りの信号としては、異常のあるバースト信号のデータだけでなくバースト信号以外のデータも含まれる。

信号パターン検出回路４８ｂから出力されるバースト信号は、例えば図４のａようになる。

信号パターン検出回路４８ｂは、入力したパラレルデータについて符号則エラーの有無を判定し、符号則エラー無しの判定が予め定められた回数で観測される場合に、そのデータが存在するタイミングで、図４のａに示すように信号の出力を停止するか或いはエラーデータを送信バッファ回路４８ｃに送出する。これと同時に、信号パターン検出回路４８ｂは、遅延回路４８ｅを介して第１の送信回路４４に送信ｄｉｓａｂｌｅ信号を出力する。

遅延回路４８ｅは、図４のｂ、ｃに示すように、信号パターン検出回路４８ｂから出力されたデータが送信バッファ回路４８ｃ及びＳＥＲＤＥＳ回路４８ｄで処理される時間と同じ時間で送信を遅延させて送信ｅｎａｂｌｅ信号を第１の送信回路４４に出力する。これにより、符号則エラーが無い正常なデータは第１の送信回路４４内で発光素子４５を駆動する信号となり、発光素子４５の光出力は図４のｄに示すような発光可能となる。

送信ｄｉｓａｂｌｅ信号は、図４のｃに示すように、遅延回路４８ｅにより遅延時間だけ遅れて第１の送信回路４４に送出される。これにより、第１の送信回路４４は、送信ｄｉｓａｂｌｅ信号が入力している間は、動作又は出力を停止して、どのようなデータが入力しようと、図４のｄに示すように第１の発光素子４５の発光を停止させる。

これにより、正常なデータだけが光信号に変換され、第１のＷＤＭカプラ３１を介してＯＬＴ側の光ファイバ６−１，６−２に出力されてＯＬＴ１−１，…１−ｎへと伝搬されることになる。

第１の中継装置１０−１から出力されたバースト信号は、領域Ａ内のＯＵＮ７−１、…７−ｍ₁₁から出力されたバースト信号と副スプリッタ５−１により合波される。同様にして、第２の中継装置１０−２から出力されたバースト信号は、領域Ｂ内のＯＵＮ１２−１、…１２−ｍ₂₁から出力されたバースト信号と副スプリッタ５−２により合波される。さらに、２つの副スプリッタ５−１、５−２によりそれぞれ合波されたバースト信号は、主スプリッタ３−１により合波されて光ファイバ２−１を伝搬してＯＬＴ１−１に送信される。

以上のように、エラーのあるデータが光中継装置１０−１、１０−２によって除去されてエラーの無いデータが出力されるので、センタ側においてエラーデータを読み出す処理時間が減り、データの処理効率が高くなる。

しかも、領域Ｅ，Ｆ内のＯＮＵＮ７−１、…７−ｍ₁₁、１２−１、…１２−ｍ₂₁から出力されるバースト信号は、同じ第１のＯＬＴ１−ｎに繋がるので異なるＩＤが割り振られていている。また、光中継装置１０−１、１０−２からは、正常な光信号だけが出力され、バースト信号の間のエラー信号は排除される。

従って、図５に示すように、ＯＬＴ１−１から遠い領域Ｅ，Ｆから第１、第２の光中継装置１０−１、１０−２を介して送られたバースト信号の合波はエラーデータと重なることはない。しかも、第１、第２の光中継装置１０−１、１０−２に並列に接続されてＯＬＴ１−１から近い領域Ａ，Ｂ内のＯＮＵ７−１，〜７−ｍ₁₁、１２−１，…１２−ｍ₂₁から出力されるバースト信号についても図５に示すように正常に合波される。

従って、図1に示したように、互いに離れた複数の領域Ａ，Ｂ，Ｅ，ＦにおけるＯＮＵＮ７−１、…７−ｍ₁₁、１２−１、…１２−ｍ₂₁、９−１，…９−ｍ₁₂、１４−１，…１４−ｍ₂₂の並列接続が光中継器１０−１、１０−２と副スプリッタ５−１，５−２、主スプリッタ３−１により可能になる。この場合、ＯＮＵＮ７−１、…７−ｍ₁₁、９−１，…９−ｍ₁₂、１２−１、…１２−ｍ₂₁、１４−１，…１４−ｍ₂₂の総数は、ＯＬＴ１−１の規格によって決定され、例えば最大で３２となる。

（第２の実施の形態）
図６は、本発明の第２実施形態に係る光中継装置の信号処理回路を示すブロック図であって、図２に示すような光中継装置１０−１，１０−２における信号処理回路４８の他の構成例を示している。なお、図６において、図３と同一符号は同じ要素を示している。

信号処理回路４８は、ＳＥＲＤＥＳ回路４７から入力したデータをＳＥＲＤＥＳ回路４７からのクロックに同期させて一時的に蓄積した後にそのデータを信号パターン検出回路４８ｂに出力する受信バッファ回路４８ａを有する。受信バッファ回路４８ａのバッファ容量は、ＳＥＲＤＥＳ回路４７からのクロックと基準クロック源４９のクロックとの誤差が吸収される大きさである。

信号パターン検出回路４８ｂでは、受信バッファ回路４８ａから入力したパラレルデータについて、符号則エラーの有無を判定し、符号則エラー無しの判定が予め定められた回数で観測されない場合に、これらのエラーが無かったデータを送信バッファ回路４８ｃに出力し、これと同時に遅延回路４８ｅに送信ｅｎａｂｌｅ信号を出力する。エラー有りの信号としては異常のあるバースト信号のデータだけでなくバースト信号以外のデータも含まれる。

バースト信号は、図７のａに示すように、ＯＮＵから送られてきた状態では、プリアンブル部と実データ部を有する。また、バースト信号は、受信回路４３内で０、１の信号レベルを識別するために受信信号を元にフィールドフォワード処理されるが、その際に過度応答遅れが生じ、これによりプリアンブル信号の一部が消失してしまうおそれがある。

従って、図２に示すように、受信回路４３から第１のＣＤＲ４６に信号を出力すると、図７のｂに示すようにその信号が正常信号であっても、プリアンブル信号に損失が生じたままでＳＥＲＤＥＳ回路４７、信号処理回路４８に伝搬されることになる。

また、信号処理回路４８内においても、バースト信号は図７のｃに示すように少なくとも一部に消失のあるプリアンブル信号を有する信号が信号パターン検出回路４８ｂから出力されることになる。従って、信号パターン検出回路４８ｂから出力されるenable/disable信号も、図７のｄに示すように、バースト信号に同期した長さとなる。

そこで、図６に示すように、第１実施形態において設けられた信号パターン検出回路４８ｂと送信バッファ回路４８ｃの間に、データ選択回路４８ｆを接続するとともに、図８のａに示すようなプリアンブル信号をデータ選択回路４８ｆに送信するプリアンブル信号生成回路４８ｇを接続する。また、データ選択回路４８ｆには、信号パターン検出回路４８ｂから出力されるenable/disable信号が入力されている。

データ選択回路４８ｆは、信号パターン検出回路４８ｂからenable信号を入力している間は信号パターン検出回路４８ｂから出力される正常なデータを出力する一方、disable信号を入力している間はプリアンブル信号生成回路４８ｆからプリアンブル信号を出力する構成を有している。

これにより、データ選択回路４８ｆから送信バッファ回路４８ｃに出力されるデータは、図８のｂのようになって、正常なバースト信号の間は全てプリアンブル信号で埋められる。

送信バッファ回路４８ｃ、ＳＥＲＤＥＳ回路４８ｄでは、第１実施形態と同様、図９のｂとｃに示すように、データの送出に遅延が生じて第１の送信回路４４に入力する。その遅延時間は、図８のｄに示すように、第１の送信回路４４で正常なデータのみを出力させるためのenable/disable信号を遅延回路４８ｅによって同期させることにより吸収される。

この場合、遅延回路４８の遅延時間を調整して、第２の受信回路４３の過度応答遅れによるプリアンブル信号の損失データ分の時間を補償するべく、図９のｂ、ｃ、ｄに示すようにenable信号の遅延時間を短くする。

これにより、図８のｅに示すように、ＯＮＵから出力されたバースト信号から消失したプリアンブル信号を補償した光信号が第１の発光素子４５から出力されることになり、ＯＬＴ１−１でバースト信号をより正常に受信できることになる。

図１は、本発明の第１実施形態に係る光中継装置とこれを用いた光伝送システムを示す図である。 図２は、本発明の第１実施形態に係る光中継装置を示すブロック図である。 図３は、本発明の第１実施形態に係る光中継装置内の信号処理回路を示すブロック図である。 図４は、本発明の第１実施形態に係る光中継装置内でのデータの有無、データの遅延、enable/disable信号、発光素子の出力の関係を示す図である。 図５は、本発明の第１実施形態に係る光伝送システムにおいて互いに並列に接続される２つの光中継装置とＯＮＵからそれぞれ出力されるバースト信号の関係を示す図である。 図６は、本発明の第２実施形態に係る光中継装置内の信号処理回路を示すブロック図である。 図７は、本発明の第２実施形態に係る光中継装置に入力するバースト信号と、光中継装置内での受信回路の出力信号、信号パターン検出回路からの出力信号及びenable/disable信号を示す図である。 図８は、本発明の第２実施形態に係る光中継装置内に設けられた信号処理回路におけるプリアンブル信号生成回路の出力、データ選択回路の出力、ＳＥＲＤＥＳからの出力、enable/disable信号、発光素子の出力を示す図である。 図９は、従来技術に係る光伝送システムを示す図である。

符号の説明

１：センタ局
１−１〜１−ｎ：ＯＬＴ
２−１〜２−ｎ、４−１、４−２：光ファイバ（光信号伝送路）
３−１〜３−ｎ：主スプリッタ（光合分波器）
５−１〜５−４：副スプリッタ（光合分波器）
６−１〜６−ｍ₁：光ファイバ（光信号伝送路）
７−１〜７−ｍ₁₁、９−１〜９−ｍ₁₃、１２−１〜１２−ｍ₂₁：ＯＮＵ
１０−１〜１０−３：光中継装置
１１−１〜１１−ｍ₂、１３−１〜１３−ｍ₂₂、１５−１〜１５−ｎ₁、１７−１〜１７−ｎ₂：光ファイバ（光信号伝送路）
１４−１〜１４−ｍ₂₃、１６−１〜１６−ｎ₁, １８−１〜１８−ｎ₂：ＯＮＵ
２１，２２：光トランシーバ
２３：電気線路
２３ａ：第１の電気線路
２３ｂ：第２の電気線路
３１，４１：ＷＤＭカプラ
３２，４２：受光素子
３３，４３：受信回路
３４，４４：送信回路
３５，４５：発光素子
４６，５０：ＣＤＲ
４７：ＳＥＲＤＥＳ回路
４８：信号処理回路
４８ａ：受信バッファ回路
４８ｂ：信号パターン検出回路
４８ｃ：送信バッファ回路
４８ｄ：ＳＥＲＤＥＳ
４８ｅ：遅延回路
４８ｆ：データ選択回路
４８ｇ：プリアンブル生成回路
４９：基準クロック源

Claims (4)

1. 光伝送路に接続される加入者宅側光回線終端装置から上り方向に伝送されるバースト信号である光信号を電気信号へ光電変換する受光素子と、該電気信号を光信号へ逆光電変換して、センタ側へ出力する発光素子とを有する光中継装置において、
   前記発光素子を駆動する送信回路と、
   前記受光素子から出力された前記電気信号をシリアル信号からパラレル信号へ変換してパラレル信号として出力する第１のシリアル・パラレル変換回路と、
   該第１のシリアル・パラレル変換回路から出力された前記パラレル信号を蓄積出力する受信バッファ回路と、
   該受信バッファ回路から出力された前記パラレル信号の符号則エラーの有無に基づいて、前記パラレル信号が、エラーが無い正常信号であるか、エラーが有る信号であるかを判定し、エラーが無い正常信号であると判定した場合には、前記パラレル信号を出力し、かつ前記送信回路により前記発光素子を駆動させるイネイブル信号を前記送信回路へ出力し、エラーが有る信号であると判定した場合には、前記送信回路の動作または出力を停止させるディスエイブル信号を前記送信回路へ出力する信号パターン検出回路と、
   該信号パターン検出回路へクロック信号を送信する基準クロック源と、
   前記信号パターン検出回路から出力された前記パラレル信号を蓄積し、前記送信回路へ出力する送信バッファ回路と、
   該送信バッファ回路から出力された前記パラレル信号をシリアル信号へ変換して前記送信回路へ出力する第２のシリアル・パラレル変換回路と、
   前記信号パターン検出回路と前記送信回路との間に設けられ、前記イネイブル信号および前記ディスエイブル信号を遅延する遅延回路とを備え、
   前記受信バッファ回路は、前記第１のシリアル・パラレル変換回路から出力されたパラレル信号を一次的に記憶するとともに、前記クロック信号に同期させて前記信号パターン検出回路へ出力するものであり、
   前記信号パターン検出回路は、前記パラレル信号の符号則エラーの有無を検出するものであり、予め定められた回数以上、連続して符号則エラーが検出されない場合には、該パラレル信号をエラーがない正常信号であると判定するものであり、符号則エラーが検出された場合には、該パラレル信号をエラーがある信号であると判定するものであり、
   前記遅延回路が、前記信号パターン検出回路から出力されたパラレル信号が前記送信バッファ回路および前記第２のシリアル・パラレル変換回路で処理されるために必要な時間分、前記イネイブル信号およびディスエイブル信号を遅延するものであることを特徴とする光中継装置。
2. 前記信号パターン検出回路から出力される前記パラレル信号を構成するデータ信号の前に付加するプリアンブル信号を生成するプリアンブル生成回路を有することを特徴とする請求項１記載の光中継装置。
3. センタ局に設けられたセンタ側光回線終端装置と、前記センタ側光回線終端装置に一端が接続される第１の光信号伝送路と、前記第１の光信号伝送路の他端に接続される第１の光合分波器と、前記第１の光合分波器に接続される複数の第２の光信号伝送路と、前記複数の第２の光信号伝送路のうちの少なくとも一部に接続される加入者宅側光回線終端装置とを有し、
   請求項１または請求項２のいずれかに記載の光中継装置は、前記複数の第２の光信号伝送路のうち少なくとも１つと加入者宅側光回線終端装置の間に設けられていることを特徴とする光伝送システム。
4. 前記光中継装置には第２の光合分波器を介して加入者宅側光回線終端装置が並列に接続されていることを特徴とする請求項３に記載の光伝送システム。

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