JP4937380B2 - Ｃｍｏｓイメージセンサー - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサーに関する。

一般に、イメージセンサーは、携帯電話カメラ、デジタルスチルカメラ(Digital Still Camera)などに取り付けられ、視野に展開される画像を撮影して電気信号に変換し、変換された画像信号をデジタル信号に変えて伝送する。
このようなイメージセンサーは、伝送方式によってＣＣＤ(Charge Coupled Device)イメージセンサーとＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサーに区分される。
この際、ＣＣＤイメージセンサーは、光によって発生した電子をそのままゲートパルスを用いて出力部にまで移動させた後、これを電圧に変換し、ＣＭＯＳイメージセンサーは、光によって発生した電子をそれぞれの画素内で電圧に変換した後、多数のＣＭＯＳスイッチを介して出力する。

よって、前記ＣＣＤイメージセンサーは、電荷結合によって信号を検出し、光電流を一定の時間累積させた後で抽出するから、信号電圧を累積時間だけ増加させることができるため、光感度(Sensitivity)がよく、ノイズを減少させることができるという利点がある。ところが、前記ＣＣＤイメージセンサーは、光電荷を運送し続けなければならないため、駆動方式が複雑であり、高電圧および高電力が消費されるという欠点がある。

そして、前記ＣＭＯＳイメージセンサーは、光により発生した電子がそれぞれの画素内で電圧に変換されて伝送されるため、伝送途中で発生した電圧形態の雑音が出力信号にそのまま加えられるという欠点はあるが、ＣＣＤイメージセンサーに比べて、消費電力が低く、集積度を高めることができる。

一方、前述したＣＭＯＳイメージセンサーは、一般にピクセルアレイを構成する単位ピクセルの動作に必要な信号に応じてロールシャッター(Rolling Shutter)駆動方式またはグローバルシャッター(Global Shutter)駆動方式で動作可能であるが、位相差ＡＦ(Auto Focus)を用いたライブビュー機能を提供するＤＳＬＲ(Digital Single-Lens Reflex)カメラではグローバルシャッター駆動方式が多用されている。

一般に、従来のグローバルシャッター駆動方式は、一つのスイッチと一つのキャパシタを用いたＤＲＡＭ形態のフレームメモリ(Frame Memory)にリセット情報と信号情報を格納した後、読み出す方式を主に使用している。
ところが、ＤＲＡＭ形態のフレームメモリにアナログデータを格納して使用する従来のグローバルシャッター駆動方式は、データを読み出すためにスイッチがターンオンされるとき、キャパシタの電荷がデータラインの寄生キャパシタンスと共有されて電荷量の一部が損失してしまうという問題点があるうえ、スイッチがターンオンまたはターンオフされるときに発生する信号依存電荷注入(Signal Dependent Charge Injection)によって信号が歪むという問題点がある。

また、従来のグローバルシャッター駆動方式は、キャパシタに格納された電荷量を読み出すために、ピクセル毎或いはカラム毎にバッファを使用するが、このようなバッファのオフセット差により固定パターンノイズ(Fixed Pattern Noise)が発生するという問題点がある。

そこで、本発明は、上述した問題点を解決するためのもので、その目的は、メモリに格納されたデータを読み出すときに発生する電荷共有、および信号依存電荷注入による信号歪みを防止し、固定パターンノイズの発生を防止することが可能なＣＭＯＳイメージセンサーを提供することにある。

上記目的を達成するために、本発明は、光による光学信号を電気信号に変換するＮ個の単位ピクセルからなるピクセルアレイと、前記ピクセルアレイから伝送されるリセット電圧と信号電圧に含まれたオフセット電圧と内部のオフセット電圧を除去するとともに、前記リセット電圧と信号電圧の相関二重サンプリングを行うフレームメモリと、前記フレームメモリから伝送されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換器とを含む、ＣＭＯＳイメージセンサーを提供する。

また、本発明において、前記Ｎ個の単位ピクセルそれぞれは、リセット制御信号に基づいて駆動するリセットトランジスタと、伝達制御信号に基づいて駆動される伝達トランジスタと、前記伝達トランジスタのソース端子と接地との間に接続され、入射する光に比例する光電荷を生成するフォトダイオードと、前記リセットトランジスタのソース端子と前記伝達トランジスタのドレイン端子間の共通端であるフローティング拡散ノードに伝達された信号に応じて駆動する駆動トランジスタと、前記駆動トランジスタと前記フレームメモリとの間に接続され、選択制御信号に基づいて、前記駆動トランジスタに伝達された信号を前記フレームメモリへ伝達する選択トランジスタとを含むことを特徴とする。
また、本発明は、前記リセット制御信号、前記伝達制御信号、および前記選択制御信号を前記単位ピクセルに伝達するロウデコーダをさらに含むことを特徴とする。

また、本発明において、前記フレームメモリは、前記ピクセルアレイから伝達されるリセット電圧と信号電圧に含まれたオフセット電圧を除去するとともに、前記リセット電圧と前記信号電圧をホールドするサンプルホールド回路と、前記サンプルホールド回路から伝送される前記リセット電圧と前記信号電圧の相関二重サンプリングを行い、前記リセット電圧と前記信号電圧との差電圧を検出する相関二重サンプリング回路を含むことを特徴とする。
また、本発明において、前記サンプルホールド回路は、バッファ機能を行う第１反転増幅器と、前記単位ピクセルの出力端と前記第１反転増幅器の反転端子との間に直列接続された第１スイッチおよび第１キャパシタと、前記第１キャパシタの一端と前記第１反転増幅器の出力端との間に接続された第２スイッチと、前記第１キャパシタの他端と前記第１反転増幅器の出力端との間に接続された第３スイッチとを含むことを特徴とする。

また、本発明において、前記相関二重サンプリング回路は、バッファ機能を行う第２反転増幅器と、前記第１反転増幅器の出力端と前記第２反転増幅器の反転端子との間に接続された第２キャパシタと、前記第２反転増幅器の反転端子と前記第２反転増幅器の出力端との間に接続された第４スイッチと、前記第４スイッチに並列接続されるように、前記第２反転増幅器の反転端子と前記第２反転増幅器の出力端との間に直列接続された第３キャパシタおよび第５スイッチと、前記第３キャパシタと前記第５スイッチの共通端と接地との間に接続された第６スイッチと、前記第２反転増幅器の出力端とアナログ／デジタル変換器との間に接続された第７スイッチとを含むことを特徴とする。
また、本発明において、前記第２キャパシタと前記第３キャパシタは同一のキャパシタンスを有することを特徴とする。

また、本発明は、前記第１スイッチ〜第７スイッチの駆動を制御するための第１スイッチング制御信号〜第７スイッチング制御信号を前記フレームメモリに提供するカラムデコーダをさらに含むことを特徴とする。
また、本発明において、前記第１スイッチと前記第３スイッチは、前記単位ピクセルからリセット電圧と信号電圧が伝達される時間と同時にターンオンされ、前記第１キャパシタの一端に前記リセット電圧および前記信号電圧が伝達されるとターンオフされることを特徴とする。

また、本発明において、前記第２スイッチは、前記第１スイッチと前記第３スイッチがターンオフされた後でターンオンされ、前記第１反転増幅器の出力端にリセット電圧と信号電圧を伝達した後、前記リセット電圧および前記信号電圧が前記第１反転増幅器の出力端に伝達されるとターンオフされることを特徴とする。
また、本発明において、前記第４スイッチと第６スイッチは、前記第１キャパシタの一端にリセット電圧を伝達するために前記第１スイッチと第３スイッチがターンオンされるとき、前記第１スイッチおよび第３スイッチと同時にターンオンされ、前記第２スイッチがターンオフされるとき、前記第２スイッチと同時にターンオフされることを特徴とする。

また、本発明において、前記第５スイッチは、前記第１キャパシタの一端に信号電圧を伝達するために前記第１スイッチと第３スイッチがターンオンされるとき、前記第１スイッチおよび第３スイッチと同時にターンオンされ、前記第２スイッチが前記第１反転増幅器の出力端に信号電圧を伝達した後でターンオフされるとき、前記第２スイッチと同時にターンオフされることを特徴とする。

本発明によれば、ソースフォロワ(source follower)が動作する間にのみサンプルキャパシタに出力信号を格納し、格納が終わると、キャパシタがフリップアラウンド(Flip Around)されて相関二重サンプリングのためのキャパシタにピクセルの出力信号が格納されるようにするから、サンプルキャパシタが他の寄生キャパシタと共有される現象を防止することができるので、電荷共有による電荷損失を防止することができる。

また、本発明は、出力信号がサンプルキャパシタに格納されると、まず、サンプルキャパシタの一方のノードをオフさせるから、信号側のスイッチチャネルに格納された電荷によるキャパシタの電荷量の変化が発生しないので、信号依存電荷注入による信号歪み現象を防止することができる。
また、本発明は、ピクセルアレイのオフセットとサンプルホールド回路のオフセットが共に相関二重サンプリングされるので、オフセットによる固定パターンノイズの発生を防止することができる。

本発明の実施例に係るＣＭＯＳイメージセンサーを示す図である。 図１に示したピクセルアレイおよびフレームメモリの構成を示す詳細図である。 図２に示したピクセルアレイ、サンプルホールド回路および相関二重サンプリング（ＣＤＳ）回路を駆動させるための駆動タイミングを示すタイミング図である。 図３に示したタイミングによるＣＭＯＳイメージセンサーの駆動を示す図である。 図３に示したタイミングによるＣＭＯＳイメージセンサーの駆動を示す図である。 図３に示したタイミングによるＣＭＯＳイメージセンサーの駆動を示す図である。 図３に示したタイミングによるＣＭＯＳイメージセンサーの駆動を示す図である。

本発明の目的、特定の利点および新規の特徴は添付図面に連関する以下の詳細な説明と好適な実施例からさらに明白になるであろう。
これに先立ち、本明細書および請求の範囲に使用された用語または単語は、通常的で辞典的な意味で解釈されてはならず、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。

本発明において、各図面の構成要素に参照番号を付加するにおいて、同一の構成要素については、他の図面上に表示されても、出来る限り同一の番号を付することに留意すべきであろう。なお、本発明を説明するにおいて、関連した公知の技術に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断される場合、その詳細な説明は省略する。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
図１は本発明の実施例に係るＣＭＯＳイメージセンサーを示す図、図２は図１に示したピクセルアレイおよびフレームメモリの構成を示す詳細図である。
本発明の実施例に係るＣＭＯＳイメージセンサーは、図１に示すように、ピクセルアレイ(Pixel Array)１０、フレームメモリ２０、ロウデコーダ(Row Decoder)３０、カラムデコーダ(Column Decoder)４０、およびアナログ／デジタル変換器（Analog-Digital Converter：以下「ＡＤＣ」という）５０を含むように構成される。
前記ピクセルアレイ１０は、図２に示すように、Ｎ個の単位ピクセル１２からなり、光による光学画像(Optical Image)を受け入れて電気信号に変換する。
この際、前記ピクセルアレイ１０を成すそれぞれの単位ピクセル１２は、フォトダイオード（Photo Diode、ＰＤ）、伝達トランジスタ（Transfer Transistor、ＴＸ）、リセットトランジスタ（Reset Transistor、ＲＸ）、駆動トランジスタ（Drive Transistor、ＤＸ）、および選択トランジスタ（Select Transistor、ＳＸ）を含む。

前記フォトダイオードＰＤは、外部の光学画像の入力を受ける受光部であって、入射する光に比例して光電荷を生成する。
このようなフォトダイオードＰＤは、伝達トランジスタＴＸと接地ＧＮＤとの間に接続される。
前記伝達トランジスタＴＸは、フォトダイオードＰＤから発生した光電荷をフローティング拡散ノードＦＤを経て駆動トランジスタＤＸのゲート端子に伝達する。
このために、前記伝達トランジスタＴＸは、ドレイン端子が前記フローティング拡散ノードＦＤに接続され、ソース端子は前記フォトダイオードＰＤに接続され、ゲート端子は伝達制御信号入力端ＴＧに接続される。

前記リセットトランジスタＲＸは、駆動トランジスタＤＸのゲート端子にリセット電圧を印加する。
このために、前記リセットトランジスタＲＸは、ドレイン端子が駆動電源ＶＤＤに接続され、ソース端子は前記フローティング拡散ノードＦＤに接続され、ゲート端子はリセット制御信号入力端ＲＳＴに接続される。

一方、前記駆動トランジスタＤＸは、ゲート端子に印加された光電荷の大きさに比例してソースドレイン間の電流を発生する。
このために、前記駆動トランジスタＤＸは、ドレイン端子が駆動電源ＶＤＤに接続され、ソース端子は選択トランジスタＳＸのドレイン端子に接続され、ゲート端子は前記伝達トランジスタＴＸのドレイン端子と前記リセットトランジスタＲＸのソース端子との共通端、すなわちフローティング拡散ノードＦＤに接続される。

前記選択トランジスタＳＸは、前記駆動トランジスタＤＸで生成された電流を前記フレームメモリ２０のサンプルホールド回路２２へ伝達する。
このために、前記選択トランジスタＳＸは、ドレイン端子が前記駆動トランジスタＤＸのソース端子に接続され、ソース端子は前記フレームメモリ２０のサンプルホールド回路２２に接続され、ゲート端子は選択制御信号入力端ＳＸＮに接続される。
このように単位ピクセル１２に含まれた伝達トランジスタＴＸ、リセットトランジスタＲＸおよび選択トランジスタＳＸは、ゲート端子にロウデコーダ３０から制御信号ＴＧ、ＲＳＴ、ＳＸＮが伝達されるときに動作する。

このような構成を有する前記ピクセルアレイ１０は、前記ロウデコーダ３０から前記伝達トランジスタＴＸよびリセットトランジスタＲＸのゲート端子に高レベル状態の制御信号ＴＧ、ＲＳＴが供給され且つ選択トランジスタＳＸのゲート端子に低レベル状態の制御信号ＳＸＮが供給されるとき、前記選択トランジスタＳＸのドレイン端子にリセット信号ＶＲＳＴが伝達される。
また、前記ピクセルアレイ１０は、前記伝達トランジスタＴＸと前記リセットトランジスタＲＸのゲート端子に低レベル状態の制御信号ＴＧ、ＲＳＴが供給され且つ前記リセットトランジスタＳＸのゲート端子に高レベル状態の制御信号ＳＸＮが供給されるとき、前記リセット信号が前記フレームメモリ２０のサンプルホールド回路２２へ伝達される。

そして、前記ピクセルアレイ１０は、前記ロウデコーダ３０から前記伝達トランジスタＴＸのゲート端子に高レベル状態の制御信号ＴＧが供給され且つ前記リセットトランジスタＲＸと選択トランジスタＳＸのゲート端子に低レベル状態の制御信号ＲＳＴ、ＳＸＮが供給されるとき、前記選択トランジスタＳＸのドレイン端子に信号電圧ＳＩＧが伝達される。
また、前記ピクセルアレイ１０は、前記ロウデコーダ３０から前記伝達トランジスタＴＸとリセットトランジスタＲＸのゲート端子に高レベル状態の制御信号ＴＧ、ＲＳＴが供給され、選択トランジスタＳＸのゲート端子に高レベル状態の制御信号ＳＸＮが供給されるとき、前記信号電圧ＳＩＧが前記フレームメモリ２０のサンプルホールド回路２２へ伝達される。

前記フレームメモリ２０は、図２に示すように、前記ピクセルアレイ１０から伝達されるリセット電圧ＶＲＳＴと信号電圧ＶＳＩＧに含まれたオフセット電圧を除去するとともに、前記リセット電圧ＶＲＳＴと前記信号電圧ＶＳＩＧをホールドするサンプルホールド回路２２と、前記サンプルホールド回路２２から伝送される前記リセット電圧ＶＲＳＴと前記信号電圧ＶＳＩＧの相関二重サンプリング（ＣＤＳ）を行うＣＤＳ回路２４とを含む。
前記サンプルホールド回路２２は、バッファ機能を行う第１反転増幅器ＡＰ１、前記単位ピクセル１２の出力端と前記第１反転増幅器ＡＰ１の反転端子（−）との間に直列接続された第１スイッチＳ１Ｎおよび第１キャパシタＣ１、前記第１キャパシタＣ１の一端と前記第１反転増幅器ＡＰ１の出力端との間に接続された第２スイッチＳ１ＮＢ、並びに前記第１キャパシタＣ１の他端と前記第１反転増幅器ＡＰ１の出力端との間に接続された第３スイッチＳ１ＮＰを含む。
この際、第１キャパシタＣ１の一端は前記第１スイッチＳ１Ｎに接続され、前記第１キャパシタＣ１の他端は前記第１反転増幅器ＡＰ１の反転端子に接続され、前記第１反転増幅器ＡＰ１の出力端は前記ＣＤＳ回路２４に接続される。

前記ＣＤＳ回路２４は、バッファ機能を行う第２反転増幅器ＡＰ２、前記第１反転増幅器ＡＰ１の出力端と前記第２反転増幅器ＡＰ２の反転端子（−）との間に接続された第２キャパシタＣ２、前記第２反転増幅器ＡＰ２の反転端子と前記第２反転増幅器ＡＰ２の出力端との間に接続された第４スイッチＳ２Ｎ、前記第４スイッチＳ２Ｎに並列接続されるように、前記第２反転増幅器ＡＰ２の反転端子と前記第２反転増幅器ＡＰ２の出力端との間に直列接続された第３キャパシタＣ３および第５スイッチＳ２ＮＢ、前記第３キャパシタＣ３と前記第５スイッチＳ２ＮＢの共通端と接地ＧＮＤとの間に接続された第６スイッチＳ２ＮＰ、および前記第２反転増幅器ＡＰ２の出力端とＡＤＣ５０との間に接続された第７スイッチＲＥＡＤＮを含む。
この際、第７スイッチＲＥＡＤＮは、第４スイッチＳ２Ｎおよび第５スイッチＳ２ＮＢの一端と第２反転増幅器ＡＰ２の出力端との共通端に一端が接続され、他端は前記ＡＤＣ５０に接続される。

前記第２キャパシタＣ２と前記第３キャパシタＣ３は、同一のキャパシタンスまたは異なるキャパシタンスを有することができるが、好ましくは同一のキャパシタンスを有する。
前記ロウデコーダ３０は、ＣＩＳ(CMOS Image Sensor)制御部（図示せず）から伝送される制御信号に基づいて、前記ピクセルアレイ１０に含まれたトランジスタＴＸ、ＲＸ、ＳＸの駆動を制御するための制御信号ＴＧ、ＲＳＴ、ＳＸＮを前記ピクセルアレイ１０に伝達する。
前記カラムデコーダ４０は、前記ＣＩＳ制御部（図示せず）から伝送される制御信号に基づいて、前記フレームメモリ２０に含まれたスイッチの駆動を制御するための制御信号を前記フレームメモリ２０に伝達する。
前記ＡＤＣ５０は、前記フレームメモリ２０から伝送されるアナログ信号をデジタル信号に変換する。

図３は、図２に示したピクセルアレイ、サンプルホールド回路およびＣＤＳ回路を駆動させるための駆動タイミングを示すタイミング図、図４〜図７は図３に示したタイミングによるＣＭＯＳイメージセンサーの駆動を示す図である。
ここで、図３はＮ個の単位ピクセル１２からなるピクセルアレイ１０、Ｎ個のサンプルホールド回路２２、およびＮ個のＣＤＳ回路２４を駆動するための駆動タイミングを示すタイミング図である。

リセットサンプリングのために、前記ロウデコーダ３０は、リセットトランジスタＲＸのゲート端子に高レベル状態のリセット制御信号ＲＳＴを提供し、伝達トランジスタＴＸと選択トランジスタＳＸのゲート端子には低レベル状態の伝達制御信号ＴＧと選択制御信号ＳＸＮを伝達する。
これにより、前記リセットトランジスタＲＸがターンオンされ、前記伝達トランジスタＴＸと選択トランジスタＳＸはターンオフされるので、リセット電圧ＶＲＳＴがフローティング拡散ノードＦＤを経て駆動トランジスタＤＸのゲート端子に印加される。

また、前記ロウデコーダ３０は、前記リセットトランジスタＲＸのゲート端子に高レベル状態のリセット制御信号ＲＳＴを提供するとともに、低レベル状態の伝達制御信号ＴＧを高レベル状態に変更して前記伝達トランジスタＴＸに伝達する。
これにより、前記リセットトランジスタＴＸがターンオン状態を維持する状態で前記伝達トランジスタＴＸがターンオンされ、フォトダイオードＰＤによって発生した電荷がフローティング拡散ノードＦＤを介して駆動トランジスタＤＸのゲート端子に印加される。
この際、フローティング拡散ノードＦＤ、すなわち前記駆動トランジスタＤＸのゲート端子には、リセット電圧ＶＲＳＴとフォトダイオードＰＤによって発生した信号電圧との差電圧が印加される。

その後、ロウデコーダ３０は、前記リセットトランジスタＲＸのゲート端子には高レベル状態のリセット制御信号ＲＳＴを提供し、前記伝達トランジスタＴＸのゲート端子には低レベル状態の伝達制御信号ＴＧを提供する。
これにより、前記リセットトランジスタＲＸはターンオン状態を維持し、前記伝達トランジスタＴＸはターンオフされるので、前記駆動トランジスタＤＸのゲート端子にはリセット電圧ＶＲＳＴのみが伝達される。

その後、前記ロウデコーダ３０は、低レベル状態のリセット制御信号ＲＳＴと伝達制御信号ＴＧを前記リセットトランジスタＲＸと前記伝達トランジスタＴＸのゲート端子に提供し、高レベル状態の選択制御信号ＳＸＮを前記選択トランジスタＳＸのゲート端子に提供する。
これにより、前記リセットトランジスタＲＸと前記伝達トランジスタＴＸはターンオフされ、前記選択トランジスタＳＸはターンオンされるので、前記選択トランジスタＳＸのドレイン端子に提供されたリセット電圧ＶＲＳＴを前記フレームメモリ２０のサンプルホールド回路２２へ伝達する。

一方、前記ロウデコーダ３０が前記選択トランジスタＳＸのゲート端子に高レベル状態の選択制御信号ＳＸＮを提供するとき、前記カラムデコーダ４０は、高レベル状態の第１スイッチング制御信号Ｓ１０〜Ｓ１Ｎ、第３スイッチング制御信号Ｓ１０Ｐ〜Ｓ１ＮＰ、第４スイッチング制御信号Ｓ２０〜Ｓ２Ｎ、および第６スイッチング制御信号Ｓ２０Ｐ〜Ｓ２ＮＰと、低レベル状態の第２スイッチング制御信号Ｓ１０Ｂ〜Ｓ１ＮＢおよび第５スイッチング制御信号Ｓ２０Ｂ〜Ｓ２ＮＢを前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に印加する。
これにより、図４に示すように、サンプルホールド回路２２の第１スイッチＳ１Ｎと第３スイッチＳ１ＮＰがターンオンされ、サンプルホールド回路２２の第２スイッチＳ１ＮＢはターンオフされ、ＣＤＳ回路２４の第４スイッチＳ２Ｎと第６スイッチＳ２ＮＰはターンオンされ、ＣＤＳ回路２４の第５スイッチＳ２ＮＢはターンオフされる。

この際、前記ピクセルアレイ１０の出力電圧であるリセット電圧ＶＲＳＴは、前記第１スイッチＳ１Ｎを介して前記第１キャパシタＣ１の一端に印加され、前記第１キャパシタＣ１の他端には前記第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１が印加される。
そして、前記第２キャパシタＣ２の一端には、前記第３スイッチＳ１ＮＰによって前記第１キャパシタＣ１の他端に印加された第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１が印加され、第２キャパシタＣ２の他端には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が印加される。

また、前記第３キャパシタＣ３の一端には前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が印加され、前記第３キャパシタＣ３の他端は接地ＧＮＤに接続される。
これにより、前記第１キャパシタＣ１には、第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１と前記ピクセルアレイ１０の出力電圧としてのリセット電圧ＶＲＳＴとの差電圧ＶＯＳ１−ＶＲＳＴが格納され、前記第２キャパシタＣ２には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と前記第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１との差電圧ＶＯＳ２−ＶＯＳ１が格納される。

また、前記第３キャパシタＣ３には、第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が格納され、前記第２反転増幅器ＡＰ２の出力端である前記第７スイッチＲＥＡＤＮの一端には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が伝達される。
その後、前記ロウデコーダ３０は、前記選択トランジスタＳＸのゲート端子に低レベル状態の選択制御信号ＳＸＮを供給し、前記カラムデコーダ４０は、低レベル状態の第１スイッチング制御信号Ｓ１０〜Ｓ１Ｎおよび第３スイッチング制御信号Ｓ１０Ｐ〜Ｓ１ＮＰと高レベル状態の第２スイッチング制御信号Ｓ１０Ｂ〜Ｓ１ＮＢを前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に印加する。
これにより、図５に示すように、サンプルホールド回路２２の第１スイッチＳ１Ｎと第３スイッチＳ１ＮＰはターンオフされ、サンプルホールド回路２２の第２スイッチＳ１ＮＢはターンオンされ、ＣＤＳ回路２４の第４スイッチＳ２Ｎと第６スイッチＳ２ＮＰはターンオン状態を維持し、ＣＤＳ回路２４の第５スイッチＳ２ＮＢはターンオフ状態を維持する。

この際、前記ピクセルアレイ１０の出力電圧としてのリセット電圧ＶＲＳＴは、前記第２スイッチＳ１ＮＢを介して、前記第１反転増幅器ＡＰ１の出力端である前記第２キャパシタＣ２の一端に伝達される。
これにより、前記第２キャパシタＣ２には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と前記リセット電圧ＶＲＳＴとの差電圧ＶＯＳ２−ＶＲＳＴが格納される。

このようにリセット電圧ＶＲＳＴが前記フレームメモリ２０のサンプルホールド回路２２に伝達されると、前記カラムデコーダ４０は、低レベル状態の第１スイッチング制御信号Ｓ１０〜Ｓ１Ｎ、第２スイッチング制御信号Ｓ１０Ｂ〜Ｓ１ＮＢ、第３スイッチング制御信号Ｓ１０〜Ｓ１ＮＰ、第４スイッチング制御信号Ｓ２０〜Ｓ２Ｎ、第５スイッチング制御信号Ｓ２０Ｂ〜Ｓ２ＮＢ、および第６スイッチング制御信号Ｓ２０Ｐ〜Ｓ２ＮＰを前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に印加する。
これにより、前記サンプルホールド回路２２とＣＤＳ回路２４に含まれた第１スイッチＳ１Ｎ、第２スイッチＳ１ＮＢ、第３スイッチＳ１ＮＰ、第４スイッチＳ２Ｎ、第５スイッチＳ２ＮＢおよび第６スイッチＳ２ＮＰは全てターンオフされる。

一方、前記カラムデコーダ４０が低レベル状態のスイッチング制御信号を前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に供給するとき、前記ロウデコーダ３０は、高レベル状態の伝達制御信号ＴＧ、低レベル状態のリセット制御信号ＲＳＴおよび選択制御信号ＳＸＮを伝達トランジスタＴＸ、リセットトランジスタＲＸおよび選択トランジスタＳＸのゲート端子にそれぞれ供給する。
これにより、前記リセットトランジスタＲＸと前記選択トランジスタＳＸはターンオフされ且つ前記伝達トランジスタＴＸはターンオンされるので、前記フォトダイオードＰＤによって発生した信号電圧ＶＳＩＧを前記フローティング拡散ノードＦＤを経て前記駆動トランジスタＤＸのゲート端子に伝達する。

その後、前記ロウデコーダ３０は、高レベル状態の選択制御信号ＳＸＮを前記選択トランジスタＳＸのゲート端子に供給し、低レベル状態の伝達制御信号ＴＧを前記伝達トランジスタＴＸのゲート端子に供給する。
これにより、前記選択トランジスタＳＸはターンオンされ、前記伝達トランジスタＴＸはターンオフされ、前記リセットトランジスタＲＸはターンオフ状態を維持する。

このように、前記ロウデコーダ３０から高レベル状態の選択制御信号ＳＸＮが前記選択トランジスタＳＸのゲート端子に伝達されると、前記選択トランジスタＳＸは、駆動トランジスタＤＸを介して伝達された信号電圧ＳＩＧを前記フレームメモリ２０のサンプルホールド回路２２へ伝達する。

一方、前記ロウデコーダ３０が前記選択トランジスタＳＸのゲート端子に高レベル状態の選択制御信号ＳＸＮを提供するとき、前記カラムデコーダは、高レベル状態の第１スイッチング制御信号Ｓ１０〜Ｓ１Ｎ、第３スイッチング制御信号Ｓ１０Ｐ〜Ｓ１ＮＰおよび第５スイッチング制御信号Ｓ２０Ｂ〜Ｓ２ＮＢと、低レベル状態の第２スイッチング制御信号Ｓ１０Ｂ〜Ｓ１ＮＢ、第４スイッチング制御信号Ｓ２０〜Ｓ２Ｎおよび第６スイッチング制御信号Ｓ２０Ｐ〜Ｓ２ＮＰを前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に印加する。
これにより、図６に示すように、サンプルホールド回路２２の第１スイッチＳ１Ｎと第３スイッチＳ１ＮＰがターンオンされ、サンプルホールド回路２２の第２スイッチＳ１ＮＢはターンオフされ、ＣＤＳ回路２４の第４スイッチＳ２Ｎと第６スイッチＳ２ＮＰはターンオフされ、ＣＤＳ回路２４の第５スイッチＳ２ＮＢはターンオンされる。

この際、前記ピクセルアレイ１０の出力信号である信号電圧ＳＩＧは、前記第１スイッチＳ１Ｎを介して前記第１キャパシタＣ１の一端に印加され、前記第１キャパシタＣ１の他端には前記第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１が印加される。
そして、前記第２キャパシタＣ２の一端には、前記第３スイッチＳ１ＮＰによって、前記第１キャパシタＣ１の他端に印加された第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１が印加され、前記第２キャパシタＣ２の他端には前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が印加される。

また、前記第３キャパシタＣ３の一端には前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２が印加され、前記第３キャパシタＣ３の他端、すなわち第２反転増幅器ＡＰ２の出力端にはリセット電圧ＶＲＳＴと第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１との差電圧ＶＲＳＴ−ＶＯＳ１が印加される。
これにより、前記第１キャパシタＣ１には、第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１と前記ピクセルアレイ１０の出力電圧としての信号電圧ＶＳＩＧとの差電圧ＶＯＳ１−ＶＳＩＧが格納され、前記第２キャパシタＣ２には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と前記第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１との差電圧ＶＯＳ２−ＶＯＳ１が格納される。

また、前記第３キャパシタＣ３には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と、リセット電圧ＶＲＳＴと第１反転増幅器ＡＰ１のオフセット電圧ＶＯＳ１間の差電圧ＶＲＳＴ−ＶＯＳ１との差電圧ＶＯＳ２−（ＶＲＳＴ−ＶＯＳ１）が格納される。

このように前記第３キャパシタＣ３にＶＯＳ２−（ＶＲＳＴ−ＶＯＳ１）の電圧が格納される理由は、電荷保存則によって、図５における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ１と、図６における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ２とが同一でなければならないためである。
すなわち、図５における第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ１は、Ｃ２×（ＶＯＳ２−ＶＲＳＴ）＋Ｃ３×ＶＯＳ２であり、図６における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ２は、Ｃ２×（ＶＯＳ２−ＶＯＳ１）＋Ｃ３×（ＶＯＳ２−ＶＯＵＴ’）（ここで、ＶＯＵＴ’は第７スイッチＲＥＡＤＮの一端にかかる電圧を意味する）である。

この際、第２キャパシタＣ２のキャパシタンスと第３キャパシタＣ３のキャパシタンスとが同一の場合、電荷保存則によってＱ１＝Ｑ２ので、Ｃ２×（ＶＯＳ２−ＶＲＳＴ）＋Ｃ３×ＶＯＳ２＝Ｃ２×（ＶＯＳ２−ＶＯＳ１）＋Ｃ３×（ＶＯＳ２−ＶＯＵＴ’）となるので、ＶＯＵＴ’＝ＶＲＳＴ−ＶＯＳ１となる。

その後、前記ロウデコーダ３０は、前記選択トランジスタＳＸのゲート端子に低レベル状態の選択制御信号ＳＸＮを供給し、前記カラムデコーダ４０は、低レベル状態の第１スイッチング制御信号Ｓ１０〜Ｓ１Ｎおよび第３スイッチング制御信号Ｓ１０Ｐ〜Ｓ１ＮＰと、高レベル状態の第２スイッチング制御信号Ｓ１０Ｂ〜Ｓ１ＮＢを前記フレームメモリ２０のサンプルホールド回路２２およびＣＤＳ回路２４に印加する。
これにより、図７に示すように、サンプルホールド回路２２の第１スイッチＳ１Ｎと第３スイッチＳ１ＮＰはターンオフされ、サンプルホールド回路２２の第２スイッチＳ１ＮＢはターンオンされ、ＣＤＳ回路２４の第４スイッチＳ２Ｎと第６スイッチＳ２ＮＰはターンオフ状態を維持し、ＣＤＳ回路２４の第５スイッチＳ２ＮＢはターンオン状態を維持する。

この際、前記ピクセルアレイ１０の出力電圧である信号電圧ＶＳＩＧは、前記第２スイッチＳ１ＮＢを介して、前記第１反転増幅器ＡＰ１の出力端としての前記第２キャパシタＣ２の一端に伝達される。
これにより、前記第２キャパシタＣ２には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と前記信号電圧ＶＳＩＧとの差電圧ＶＯＳ２−ＶＳＩＧが格納される。

また、前記第３キャパシタＣ３には、前記第２反転増幅器ＡＰ２のオフセット電圧ＶＯＳ２と、リセット電圧ＶＲＳＴと信号電圧ＶＳＩＧ間の差電圧ＶＲＳＴ−ＶＳＩＧとの差電圧ＶＯＳ２−（ＶＲＳＴ−ＶＳＩＧ）が格納される。
すなわち、前記第２反転増幅器ＡＰ２の出力端には、リセット電圧ＶＲＳＴと信号電圧ＶＳＩＧとの差電圧ＶＲＳＴ−ＶＳＩＧが伝達される。

このように前記第３キャパシタＣ３にＶＯＳ２−（ＶＲＳＴ−ＶＳＩＧ）の電圧が格納される理由は、電荷保存則によって、図６における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ２と、図７における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ３とが同一でなければならないためである。
すなわち、図６における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ２は、Ｃ２×（ＶＯＳ２−ＶＯＳ１）＋Ｃ３×（ＶＯＳ２−（ＶＲＳＴ−ＶＳＩＧ）であり、図７における前記第２キャパシタＣ２と前記第３キャパシタＣ３に格納される総電荷量Ｑ３は、Ｃ２×（ＶＯＳ２−ＶＳＩＧ）＋Ｃ３×（ＶＯＳ２−ＶＯＵＴ）（ここで、ＶＯＵＴは第７スイッチＲＥＡＤＮの一端にかかる電圧を意味する。）である。

この際、第２キャパシタＣ２のキャパシタンスと第３キャパシタＣ３のキャパシタンスとが同一の場合、電荷保存則によってＱ２＝Ｑ３なので、Ｃ２×（ＶＯＳ２−ＶＯＳ１）＋Ｃ３×（ＶＯＳ２−（ＶＲＳＴ−ＶＳＩＧ））＝Ｃ２×（ＶＯＳ２−ＶＳＩＧ）＋Ｃ３×（ＶＯＳ２−ＶＯＵＴ）となるので、ＶＯＵＴ＝ＶＲＳＴ−ＶＳＩＧとなる。

このように、ＣＤＳ回路２４が前記リセット電圧ＶＲＳＴおよび信号電圧ＶＳＩＧのＣＤＳを行ってリセット電圧ＶＲＳＴと信号電圧ＶＳＩＧとの差電圧ＶＲＳＴ−ＶＳＩＧを検出すると、前記カラムデコーダ４０は、第７スイッチング制御信号ＲＥＡＤ０〜ＲＥＡＤＮを前記第７スイッチＲＥＡＤＮに伝達し、前記第７スイッチＲＥＡＤＮは、前記第７スイッチング制御信号ＲＥＡＤ０〜ＲＥＡＤＮに基づいてターンオンされ、リセット電圧ＶＲＳＴと信号電圧ＶＳＩＧとの差電圧ＶＲＳＴ−ＶＳＩＧを前記ＡＤＣ５０へ伝送する。
これにより、前記ＡＤＣ５０は、前記ＣＤＳ回路２４から伝送されたリセット電圧ＶＲＳＴと信号電圧ＶＳＩＧとの差電圧ＶＲＳＴ−ＶＳＩＧをデジタル信号に変換する。

このように本発明の実施例に係るＣＭＯＳイメージセンサーは、単位ピクセル１２のソースフォロワ(Source Follower)、すなわち駆動トランジスタＤＸが動作する間にのみサンプルホールド回路２２のサンプルキャパシタ、すなわち第２キャパシタＣ２にピクセルアレイ１０の出力信号（リセット電圧または信号電圧）を格納し、格納が終わると、第２キャパシタＣ２がフリップアラウンド(Flip Around)されてＣＤＳ回路２４の第３キャパシタＣ３にピクセルアレイ１０の出力信号が格納されるため、サンプルキャパシタが他の寄生キャパシタと共有される現象が発生しないので、電荷共有による電荷損失がなくなる。

また、本発明の実施例に係るＣＭＯＳイメージセンサーは、ピクセルアレイ１０の出力信号（すなわち、リセット電圧と信号電圧）がサンプルキャパシタとしての第２キャパシタＣ２に格納された後、先ずサンプルキャパシタの一方のノードをオフさせるため、信号側のスイッチチャネルに格納された電荷による第２キャパシタＣ２の電荷量の変化が発生しないので、信号依存電荷注入による信号歪み現象が発生しない。

本発明の実施例に係るＣＭＯＳイメージセンサーは、ピクセルアレイ１０のオフセットとサンプルホールド回路２２のオフセットがＣＤＳされるので、ピクセルアレイ１０とサンプルホールド回路２２のオフセットによる固定パターンノイズの発生を防止することができる。
すなわち、本発明の実施例に係るＣＭＯＳイメージセンサーは、リセットトランジスタＲＸと伝達トランジスタＴＸをターンオンさせて単位ピクセル１２がリセットされると、全ての単位ピクセル１２のリセット時の出力信号（すなわち、リセット電圧）が一時的にフローティング拡散ノードＦＤに格納され、順次選択トランジスタＳＸと第１スイッチＳ１Ｎをターンオンさせてリセット時の出力値をそれぞれのサンプルホールド回路２２のサンプルキャパシタに格納する。
そして、当該ピクセルのリセット時の出力信号がサンプルキャパシタに格納されると、リセット時の出力信号をＣＤＳ回路２４の第２キャパシタＣ２に格納する。

このように全てのピクセルアレイ１０のリセット時の出力信号が全て格納されると、リセットトランジスタＲＸをターンオフさせ、伝達トランジスタＴＸをターンオンさせてフローティング拡散ノードＦＤに信号情報（すなわち、信号電圧）を一時的に格納し、リセット時の出力信号が格納される方法と同様の方法で、順次選択トランジスタＳＸと第１スイッチＳ１Ｎをターンオンさせて信号情報をサンプルホールド回路２２に格納する。

一方、当該ピクセルの信号情報がサンプルキャパシタに全て格納されると、ＣＤＳを行う。

この際、ピクセルアレイ１０のオフセットとサンプルホールド回路２２のオフセットが共にＣＤＳされるので、ピクセルアレイ１０のオフセットとサンプルホールド回路２２のオフセットは共に除去される。
これにより、サンプルホールド回路２２とＣＤＳ回路２４の出力は、第１スイッチＳ１Ｎがターンオフされる間には同一の値を出力し続けるため、カラムデコーダ４０を介して順次読み込んでアナログ／デジタル変換を行うことができる。

以上、本発明の好適な実施例を参照して説明したが、当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想および領域から逸脱することなく、本発明に様々な修正および変更を加え得るのが理解できるであろう。

１０ ピクセルアレイ
１２ 単位ピクセル
２０ フレームメモリ
２２ サンプルホールド回路
２４ ＣＤＳ回路
３０ ロウデコーダ
４０ カラムデコーダ
５０ ＡＤＣ

Claims (12)

1. 光による光学信号を電気信号に変換するＮ個の単位ピクセルからなるピクセルアレイと、
   前記ピクセルアレイから伝送されるリセット電圧と信号電圧に含まれたオフセット電圧と内部のオフセット電圧を除去するとともに、前記リセット電圧と前記信号電圧の相関二重サンプリングを行うフレームメモリと、
   前記フレームメモリから伝送されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換器とを含むことを特徴とする、ＣＭＯＳイメージセンサー。
2. 前記Ｎ個の単位ピクセルそれぞれは、
   リセット制御信号に基づいて駆動するリセットトランジスタと、
   伝達制御信号に基づいて駆動する伝達トランジスタと、
   前記伝達トランジスタのソース端子と接地との間に接続され、入射する光に比例する光電荷を生成するフォトダイオードと、
   前記リセットトランジスタのソース端子と前記伝達トランジスタのドレイン端子間の共通端であるフローティング拡散ノードに伝達された信号に応じて駆動する駆動トランジスタと、
   前記駆動トランジスタと前記フレームメモリとの間に接続され、選択制御信号に基づいて、前記駆動トランジスタに伝達された信号を前記フレームメモリへ伝達する選択トランジスタとを含むことを特徴とする、請求項１に記載のＣＭＯＳイメージセンサー。
3. 前記リセット制御信号、前記伝達制御信号および前記選択制御信号を前記単位ピクセルに伝達するロウデコーダをさらに含むことを特徴とする、請求項２に記載のＣＭＯＳイメージセンサー。
4. 前記フレームメモリは、
   前記ピクセルアレイから伝達されるリセット電圧と信号電圧に含まれたオフセット電圧を除去するとともに、前記リセット電圧と前記信号電圧をホールドするサンプルホールド回路、および
   前記サンプルホールド回路から伝送される前記リセット電圧と前記信号電圧の相関二重サンプリングを行い、前記リセット電圧と前記信号電圧との差電圧を検出する相関二重サンプリング回路を含むことを特徴とする、請求項１に記載のＣＭＯＳイメージセンサー。
5. 前記サンプルホールド回路は、
   バッファ機能を行う第１反転増幅器と、
   前記単位ピクセルの出力端と前記第１反転増幅器の反転端子との間に直列接続された第１スイッチおよび第１キャパシタと、
   前記第１キャパシタの一端と前記第１反転増幅器の出力端との間に接続された第２スイッチと、
   前記第１キャパシタの他端と前記第１反転増幅器の出力端との間に接続された第３スイッチとを含むことを特徴とする、請求項４に記載のＣＭＯＳイメージセンサー。
6. 前記相関二重サンプリング回路は、
   バッファ機能を行う第２反転増幅器と、
   前記第１反転増幅器の出力端と前記第２反転増幅器の反転端子との間に接続された第２キャパシタと、
   前記第２反転増幅器の反転端子と前記第２反転増幅器の出力端との間に接続された第４スイッチと、
   前記第４スイッチに並列接続されるように、前記第２反転増幅器の反転端子と前記第２反転増幅器の出力端との間に直列接続された第３キャパシタおよび第５スイッチと、
   前記第３キャパシタと前記第５スイッチ間の共通端と接地との間に接続された第６スイッチと、
   前記第２反転増幅器の出力端とアナログ／デジタル変換器との間に接続された第7スイッチとを含むことを特徴とする、請求項５に記載のＣＭＯＳイメージセンサー。
7. 前記第２キャパシタと前記第３キャパシタは同一のキャパシタンスを有することを特徴とする、請求項６に記載のＣＭＯＳイメージセンサー。
8. 前記第１スイッチ〜前記第７スイッチの駆動を制御するための第１スイッチング制御信号〜第７スイッチング制御信号を前記フレームメモリに提供するカラムデコーダをさらに含むことを特徴とする、請求項６に記載のＣＭＯＳイメージセンサー。
9. 前記第１スイッチと前記第３スイッチは、前記単位ピクセルからリセット電圧と信号電圧が伝達される時間と同時にターンオンされ、前記第１キャパシタの一端に前記リセット電圧と前記信号電圧が伝達されるとターンオフされることを特徴とする、請求項６に記載のＣＭＯＳイメージセンサー。
10. 前記第２スイッチは、前記第１スイッチと第３スイッチがターンオフされた後でターンオンされ、前記第１反転増幅器の出力端にリセット電圧と信号電圧を伝達した後、前記リセット電圧と前記信号電圧が前記第１反転増幅器の出力端に伝達されるとターンオフされることを特徴とする、請求項９に記載のＣＭＯＳイメージセンサー。
11. 前記第４スイッチと前記第６スイッチは、前記第１キャパシタの一端にリセット電圧を伝達するために前記第１スイッチと前記第３スイッチがターンオンされるとき、前記第１スイッチおよび前記第３スイッチと同時にターンオンされ、前記第２スイッチがターンオフされるとき、前記第２スイッチと同時にターンオフされることを特徴とする、請求項１０に記載のＣＭＯＳイメージセンサー。
12. 前記第５スイッチは、前記第１キャパシタの一端に信号電圧を伝達するために前記第１スイッチと第３スイッチがターンオンされるとき、前記第１スイッチおよび第３スイッチと同時にターンオンされ、前記第２スイッチが前記第１反転増幅器の出力端に信号電圧を伝達した後でターンオフされるとき、前記第２スイッチと同時にターンオフされることを特徴とする、請求項１０に記載のＣＭＯＳイメージセンサー。

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