JP4929797B2 - 半導体評価装置 - Google Patents

Description

本発明は、半導体評価装置に関するものである。

半導体装置（ＩＣ）の特性評価試験であるＥＭＣ（電磁両立性）試験の１つとして、外部からの妨害波等による耐性を評価するイミュニティ試験がある（例えば、特許文献１参照）。また、イミュニティ試験の１つとして、試験規格ＩＥＣ６２１３２−４に規定されているＤＰＩ（Direct RF Power Injection：直接電力注入）試験がある。

図６に、ＤＰＩ試験を行う半導体評価装置の概略構成例を示す。図６に示すように、半導体評価装置は、主に、ＤＰＩ試験器１０と、計測器４０と、制御部５０とによって構成される。

ＤＰＩ試験器１０は、作動状態の被評価ＩＣ３０に、例えば、１００ＭＨｚ〜２ＧＨｚ等の高周波ノイズを印加（注入）するものである。具体的には、ＤＰＩ試験器１０は、高周波信号を発生させる高周波信号発生器１１と、高周波信号発生器１１に接続された増幅器１２と、方向性結合器１３およびフィルタ１４を介して増幅器１２と接続された出力端子１５とを備えており、高周波信号発信器１１で発生された高周波信号が、増幅器１２で増幅され、高周波ノイズとして、出力端子１５から試験対象である被評価ＩＣ３０の入力端子に向けて出力される。なお、出力端子１５には、例えば、同軸ケーブル６１が接続されており、この同軸ケーブル６１を介して、被評価ＩＣ３０の入力端子３３と電気的に接続される。フィルタ１４は、増幅器１２で増幅された高周波信号から直流電力をカットするものであり、例えば、コンデンサが用いられる。

また、ＤＰＩ試験器１０は、方向性結合器１３に接続された第１、第２の電力検出器１６、１７と、第１、第２の電力検出器１６、１７に接続された電力測定器１８とを備えており、第１、第２の電力検出器１６、１７および電力測定器１８によって、真の進行波の電力が測定されるようになっている。すなわち、方向性結合器１３から進行方向の高周波（進行波）が取り出されて、第１の電力検出器１６でその電力（Ｐｆ）が検出され、検出結果が電力測定器１８に入力され、方向性結合器１３から進行方向とは反対の高周波（反射波）が取り出されて、第２の電力検出器１７でその電力（Ｐｒ）が検出され、検出結果が電力測定器１８に入力され、電力測定器１８で、進行波と反射波の電力が差し引かれることで、真の進行波の電力（Ｐｎｅｔ＝Ｐｆ−Ｐｒ）が測定される。

被評価ＩＣ３０は、例えば、評価用基板（プリント基板）３１に実装されており、ＩＣ３０の入力側リード３０ａが、基板３１に形成された配線３２を介して、基板３１に形成された複数の入力端子３３と電気的に接続されている。なお、入力端子３３のそれぞれには、同軸ケーブル６２が接続されており、ＤＰＩ試験器１１の出力端子１５に接続された同軸ケーブル６１と、コネクタ６１ａを介して接続されることで、この複数の入力端子３３のいずれか１つが、出力端子１５と電気的に接続される。また、被評価ＩＣ３０は、基板に形成された配線３４を介して、ＩＣ用出力端子３５と接続されている。

計測器４０は、高周波ノイズが注入された被評価ＩＣ３０のＩＣ特性を計測するものであり、例えば、オシロスコープ等のモニタ機器が用いられる。計測器４０は、例えば、同軸ケーブル６３を介して、ＩＣ用出力端子３５と電気的に接続されている。

制御部５０は、信号発生器１１を制御（注入電力制御）するものである。また、制御部５０は、電力測定器１８から真の進行波の電力測定結果が入力され、計測器４０からＩＣ特性の計測結果が入力されるようになっており、それらの結果より、被評価ＩＣ３０の耐量を評価する。
特許第３６４２９７９号

上記した従来の半導体評価装置では、被評価ＩＣ３０の端子毎に耐量を評価する場合、試験対象であるＩＣ端子と、ＤＰＩ試験器１１の出力端子１５との接続を端子毎に手動で切り替える必要があった。すなわち、ＤＰＩ試験器１１の出力端子１５に接続された試験器側同軸ケーブル６１のコネクタ６１ａから、試験対象である被評価ＩＣ３０のリード３０ａおよび入力端子３３に接続されたＩＣ側同軸ケーブル６２を抜き、試験器側同軸ケーブル６１のコネクタ６１ａに別のＩＣ側同軸ケーブル６２を差し込む必要があった。

このため、試験対象であるＩＣ３０用入力端子３３と、ＤＰＩ試験器１１の出力端子１５との接続の切り替えに時間を要するという問題がある。また、切り替えに人が介在するために、試験の自動化ができないという問題がある。

また、接続の切り替え時では、コネクタ６０ａと同軸ケーブル６２の抜き差しを行うため、両者の接触具合が一定でなかったり、同軸ケーブル６１、６２の形態が変動したり等の理由によって、ＤＰＩ試験器１１の出力端子１５と、被評価ＩＣ３０の入力端子３３との接続間でのインピーダンス整合が取れないため、試験の再現性が悪いという問題がある。

本発明は、上記点に鑑み、高周波ノイズを出力する試験器の出力端子と接続される試験対象である半導体装置側の入力端子の選択を自動的に行うことが可能な半導体評価装置を提供することを目的とする。

上記目的を達成するため、本発明は、出力端子と複数の入力端子との間に接続され、出力端子を、複数の入力端子（３３）のうちの一の試験対象に接続した状態から、複数の入力端子（３３）のうちの他の試験対称に接続した状態へ切り替える切り替え手段（２０）を備えており、切り替え手段（２０）は、一端子（２３）を、他の複数の端子（２４）のいずれか１つと電気的に接続している状態から、残りの端子（２４）のいずれか１つに電気的に接続した状態へ切り替える高周波用スイッチング素子（２２）が、複数個、電気的に、直列接続された構成であり、各高周波用スイッチング素子の接続状態の組み合わせを変更することにより、出力端子に電気的に接続される入力端子を選択するようになっており、さらに、各高周波用スイッチング素子の切り替えを制御する制御手段（５０）を有することを特徴としている。

このような構成の切り替え手段を用い、制御手段が各高周波用スイッチング素子の切り替え制御を行うことで、試験器の出力端子と電気的に接続される試験対象である半導体装置側の入力端子の選択を自動的に行うことが可能である。

なお、高周波用スイッチング素子としては、例えば、機械接点式高周波スイッチを用いることができる。

具体的には、切り替え手段（２０）としては、複数の高周波用スイッチング素子（２２）が実装された基板（２１）を有し、複数の高周波スイッチング素子は、基板上にパターン形成された配線（２５）によって、電気的に直列接続されているものを採用できる。すなわち、高周波用スイッチング素子としては、例えば、高周波リレーのように基板上に実装される構造のものを用いることができる。

また、切り替え手段（２０）に関して、複数の高周波スイッチング素子（２２）は、切り替え手段（２０）内における出力端子側から複数の入力端子側までの各導通経路において、基板上の配線条件が均一となるように、基板上に対称的に配置されていることが好ましい。

これにより、高周波スイッチング素子が実装された基板内における出力端子側から複数の入力端子側までの各導通経路のインピーダンスの均一化が可能となるからである。

また、複数の高周波スイッチング素子（２２）が、
基板の中央に配置された第１のスイッチング素子（２２ａ）と、
第１のスイッチング素子（２２ａ）と電気的に接続されるとともに、第１のスイッチング素子（２２ａ）を基準に一方向で線対称となるように配置された第２、第３のスイッチング素子（２２ｂ、２２ｃ）と、
第２のスイッチング素子（２２ｂ）と電気的に接続されるとともに、第２のスイッチング素子（２２ｂ）を基準に一方向に垂直な他の方向で線対称となるように配置された第４、第５のスイッチング素子（２２ｄ、２２ｅ）と、
第３のスイッチング素子（２２ｃ）と電気的に接続されるとともに、第３のスイッチング素子（２２ｃ）を基準に他の方向で線対称となるように配置された第６、第７のスイッチング素子（２２ｆ、２２ｇ）とを有する構成を採用できる。

また、本発明は、一の基板（２１）における複数の基板用出力端子（２７）に、他の幾つかの基板（２１）における基板用入力端子（２６）が電気的に接続されることで、複数の基板（２１）が階段状に接続されていることを特徴としている。
これにより、試験対象の入力端子の数が変更した場合、１つの基板に実装される高周波スイッチング素子の数を変更しなくても、高周波スイッチング素子が実装された基板の数を変更することで、試験対象である入力端子の数の変更に対して容易に対応可能である。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

（第１実施形態）
図１に、本発明の第１実施形態における半導体評価装置の概略構成を示す。本実施形態の半導体評価装置は、図６に示す半導体評価装置と同様に、主に、ＤＰＩ試験器１０と、計測器４０と、制御部５０とによって構成されており、切り替え器２０を備える点が、図６に示す半導体評価装置と異なっている。したがって、以下では、主に、切り替え器２０について説明する。なお、本実施形態では、ＤＰＩ試験器１０の出力端子１５は、例えば、１つである。

切り替え器２０は、制御部５０による制御によって、ＤＰＩ試験器１０の出力端子１５と、ＩＣ３０が実装された評価用基板３１に形成された複数の入力端子３３と電気的に接続されており、出力端子１５を、一の試験対象である入力端子３３に接続した状態から、他の試験対象である入力端子３３に接続した状態へ切り替えるものである。

図２に、切り替え器２０の概略構成を示す。図２に示すように、切り替え器２０は、１つのリレー基板（プリント基板）２１に、複数の高周波リレー２２が電気的に直列接続された状態で実装された構成となっている。

ここで、高周波リレー２２とは、高周波信号を機械的な接点で切り替える素子の１つであり、本実施形態では、例えば、リレー基板２１上にはんだ付け等により固定され、リレー基板２１上に形成された配線パターンにより、電気的に接続されるものを用いている。

具体的には、１つの高周波リレー２２は、例えば、１つの端子（入力端子）２３と、２つの端子（出力端子）２４とを有し、入力端子２３を、２つの出力端子２４のうちのどちらか一方と電気的に接続するように、入力端子２３と出力端子２４の接続状態を切り替え可能なものである。なお、高周波リレー２２としては、周知の構造のものを用いることができる。

そして、高周波リレー２２の２つの出力端子２４に、それぞれ、他の高周波リレー２２の入力端子２３が基板２１上の配線２５によって電気的に接続されている。

本実施形態では、７個の高周波リレー２２が３段階に直列接続されている。すなわち、高周波リレー２２は、１個→２個→４個の順に派生している。そして、図中左端の高周波リレー２２の入力端子２３に配線２５を介してリレー基板用入力端子２６が接続され、末端側の４個の高周波リレー２２の各出力端子２４に、配線２５を介して、リレー基板用出力端子２７が接続されている。このようにして、１つのリレー基板用入力端子２６から、８つのリレー基板用出力端子２７が派生しており、各高周波リレー２２の接続状態の組み合わせによって、８通りの接続経路が構成されている。

また、本実施形態では、リレー基板２１において、リレー基板用入力端子２６から各リレー基板用出力端子２７までを接続している配線２５の長さ、形状、インピーダンス等の条件が、各接続経路で均一となるように、複数の高周波リレー２２がリレー基板用入力端子２６に接続された高周波リレー２２を基準に対照的に配置されている。すなわち、リレー基板２１上において、リレー基板２１の一辺側にリレー基板用入力端子２６が配置され、その一辺に対向するリレー基板２１の他辺側に、各リレー基板用出力端子２７が配置されており、複数の高周波リレー２２は、リレー基板用入力端子２６を通る基準線に対して、図中上下方向に線対称に、配置されている。

なお、リレー基板用出力端子２７の数をこれよりも多くしたい場合、高周波リレー２２の出力端子２４に他の高周波リレー２２の出力端子２３をさらに接続すれば良い。このように、１つのリレー基板２１に実装される高周波リレー２２の数は、試験対象となるＩＣ側の入力端子の数に応じて変更可能である。このとき、高周波リレー２２の数は、（試験対象となるＩＣ３０側の入力端子３３の数）−１個となる。

また、図１に示すように、ＤＰＩ試験器１０の出力端子１５と切り替え器２０のリレー基板用入力端子２６とが同軸ケーブル６１を介して接続され、各リレー基板用出力端子２７と各ＩＣ側の入力端子３３とがそれぞれ同軸ケーブル６２と接続されている。

制御部５０は、各高周波リレー２２に対して制御信号を出力し、各高周波リレー２２の接続状態を切り替える制御を行うようになっており、すなわち、各高周波リレー２２の接続状態の組み合わせを変更することにより、ＤＰＩ試験器１０の出力端子１５に電気的に接続されるＩＣ３０側の入力端子３３を選択するようになっている。

以上説明したように、本実施形態によれば、制御部５０が各高周波リレー２２の切り替え制御を行うことで、ＤＰＩ試験器１０の出力端子１５と電気的に接続されるＩＣ３０側の入力端子３３の選択を自動的に行うことが可能である。

この結果、本実施形態によれば、試験の自動化が可能となり、また、ＩＣ３０側の入力端子３３と、ＤＰＩ試験器１１の出力端子１５との接続の切り替えを手動で行う場合と比較して、切り替えにかかる時間を短縮できる。

また、本実施形態では、切り替え器２０を介して、ＩＣ３０側の入力端子３３と、ＤＰＩ試験器１１の出力端子１５とを接続しているため、取り回し配線であるリレー基板２１上の配線２５、同軸ケーブル６１、６２の形状およびインピーダンスを一定にできる。このため、評価用基板３１上のＩＣ３０を他のＩＣ３０に入れ替えて、ＤＰＩ試験を行う場合、常に、同一の条件で試験を行うことができ、従来と比較して、試験の再現性を向上させることができる。

また、本実施形態では、リレー基板２１において、リレー基板用入力端子２６から各リレー基板用出力端子２７までを接続している配線２５の長さ、形状、インピーダンス等の条件が、各接続経路で均一となるように、複数の高周波リレー２２が対照的に配置されているので、各ＩＣ３０側の入力端子３３に対する試験条件を同等にできる。

なお、試験に影響がなければ、必ずしも、リレー基板２１上の配線２５の長さ、形状、インピーダンス等の条件は均一でなくても良い。

（第２実施形態）
図３に、本実施形態の切り替え器２０の平面図を示す。本実施形態は、第１実施形態で説明した図２の切り替え器２０に対して、リレー基板２１上の高周波リレー２２のレイアウトを変更したものであり、他の構成については、第１実施形態と同様であるため、以下では、切り替え器２０についてのみ説明する。

図３に示すように、本実施形態では、切り替え器２０は、第１実施形態と同様に、１つのリレー基板２１に、複数の高周波リレー２２ａ〜２２ｇが実装されている。そして、複数の高周波リレー２２ａ〜２２ｇは、リレー基板用入力端子２６に接続された第１の高周波リレー２２ａを基準に対照的に配置されている。すなわち、リレー基板２１の中央に、リレー基板用入力端子２６に接続された第１の高周波リレー２２ａが配置されており、その第１の高周波リレー２２ａを基準に、その図中上下方向で線対称となるように、第２、第３の高周波リレー２２ｂ、２２ｃが配置されている。さらに、第２の高周波リレー２２ｂを基準に図中左右方向で線対称となるように、第４、５の高周波リレー２２ｄ、２２ｅが配置され、同様に、第３の高周波リレー２２ｃを基準に図中左右方向で線対称となるように、第６、７の高周波リレー２２ｆ、２２ｇが配置されている。なお、第４〜７の高周波リレー２２ｄ〜２２ｇにリレー基板用出力端子２７が接続されている。

このため、本実施形態では、リレー基板２１の中央付近にリレー基板用入力端子２６が配置され、リレー基板２１の対向する２つの辺の近傍に、それぞれ、４つずつリレー基板用出力端子２７が配置されている。

このようにしても、１つのリレー基板用入力端子２６から１つのリレー基板用出力端子２７までのリレー基板２１上の配線２５の条件を均一とすることができる。

（第３実施形態）
図４に、本実施形態の半導体評価装置の一部を示す。本実施形態は、第１実施形態で説明した図２の切り替え器２０の構成を変更したものであり、他の構成については、第１実施形態と同様であるため、以下では、切り替え器２０についてのみ説明する。

本実施形態の切り替え器２０は、図４に示すように、複数のリレー基板２１が組み合わされた構成である。図４では省略しているが、１つのリレー基板２１には、例えば、図２や図３に示すように、複数の高周波リレー２２が電気的に直列接続された状態で実装されている。そして、これらの複数のリレー基板２１が平面的に配置され、複数のリレー基板２１上に実装されている高周波リレー２２同士は、電気的に直列接続されている。

具体的には、図中左端に位置する１番目のリレー基板２１のリレー基板用入力端子２６が、ＤＰＩ試験器１０の出力端子１５と同軸ケーブル６１で接続され、この１番目（１列目）のリレー基板２１の各リレー基板用出力端子２７が、それぞれ、同軸ケーブル６４を介して、２番目（２列目）の各リレー基板２１のリレー基板用入力端子２６と接続されている。なお、図４では、複数のリレー基板２１の一部を省略しているが、左から２列目のリレー基板２１は、８個である。また、図４では、同軸ケーブルを一部省略しているが、２番目の各リレー基板２１の各リレー基板用出力端子２７は、それぞれ、同軸ケーブル６２を介して、ＩＣ３０に接続された評価基板３１上の各入力端子３３と接続されている。

このように、切り替え器２０を、複数のリレー基板２１からなり、複数の基板２１上に実装されている高周波リレー２２同士が電気的に直列接続されている構成とすることで、試験対象であるＩＣ３０の入力端子３３の数がいくつであっても対応可能である。例えば、出力側端子２７が８個であるリレー基板２１を９枚用いれば、６４個のＩＣ側入力端子３３と接続可能である。

また、試験対象であるＩＣ３０の入力端子３３の数が変更された場合、第１実施形態では、１つのリレー基板２１に実装される高周波リレー２２の数を変更しなければならないが、本実施形態によれば、リレー基板２１の数を変更することで、容易に対応可能である。
（第４実施形態）
図５に、本実施形態における切り替え器２０を構成するリレー基板２１と評価用基板３１の断面図を示す。本実施形態は、第１実施形態で説明した図２の切り替え器２０に対して、リレー基板２１上の高周波リレー２２のレイアウトを変更し、リレー基板２１と評価用基板３１の配置を変更したものであり、他の構成については、第１実施形態と同様であるため、以下では、切り替え器２０と評価用基板３１について説明する。

図５に示すように、本実施形態では、被評価ＩＣ３０が実装された評価用基板３１と、リレー基板２１とを階層状に配置している。すなわち、両基板３１、２１を、所定の間隔で、互いの主表面に対して垂直な方向で、面と面とを対向させて配置している。なお、両基板３１、２１は、基板表面に平行な方向での大きさが同程度であり、互いに平行である。

リレー基板２１は、例えば、第２実施形態で説明した図３に示すように、複数の高周波リレー２２が、リレー基板用入力端子２６に接続された第１の高周波リレー２２を基準に対照的に配置されており、リレー基板２１の中央付近にリレー基板用入力端子２６が配置され、リレー基板２１の対向する２つの辺の近傍に、それぞれ、４つずつリレー基板用出力端子２７が配置されている。なお、リレー基板用入力端子２６、高周波リレー２２およびリレー基板用出力端子２７は、基板上のパターン配線２５によって電気的に接続されている。

一方、ＩＣ３０が実装された評価用基板３１は、評価用基板３１の中央付近にＩＣ３０が配置され、評価用基板３１の対向する２つの辺の近傍に、ＩＣ３０のリード３０ａにパターン配線３２によって電気的に接続された入力端子３３が配置されている。

このとき、第１の端子としてのリレー基板２１上のリレー基板用出力端子２７と、第２の端子としての評価用基板３１上の入力端子３３とは、両基板の主表面に垂直な方向から見たときの位置が一致している。そして、リレー基板２１上のリレー基板用出力端子２７と、評価用基板３１上の入力端子３３とは、それぞれ、配線７１によって、電気的に接続されている。なお、すべての配線７１は、材質、長さ、太さ、形状が同じである。

また、本実施形態では、評価用基板３１とリレー基板２１との間であって、例えば、両基板から等間隔の位置に、電磁波を遮蔽する電磁遮蔽板７２が配置されている。なお、この電磁遮蔽板７２としては、電磁波を遮蔽する機能を有していれば、周知のものを用いることができる。なお、配線７１は、電磁遮蔽板７２に設けられた貫通孔を通っている。

次に、本実施形態の主な特徴について説明する。

（１）ＤＰＩ試験では、リレー基板２１上のリレー基板用出力端子２７と、評価用基板３１上の入力端子３３とを接続する配線の折れ曲がり等の形状や長さが試験条件に影響する場合がある。このため、ＩＣ３０の各入力端子３３における試験条件を同一とするため、この配線の長さ、形状、インピーダンス等の条件を均一にすることが望ましい。

本実施形態では、上記したように、評価用基板３１と、リレー基板２１とを階層状に配置し、リレー基板２１上のリレー基板用出力端子２７と、評価用基板３１上の入力端子３３とを、両基板の主表面に垂直な方向から見たときの位置を一致させている。このため、各入力端子３３と各リレー基板用出力端子２７とを接続する配線７１は、すべて同じ直線形状で、同じ長さとすることができる。すなわち、ＤＰＩ装置１０の出力端子１５と各入力端子３３とを導通する各導通経路のうち、対応するリレー基板用出力端子２７、入力端子３３同士を接続する配線７１の条件を均一にすることができ、両基板２１、３１間における各導通経路のインピーダンス整合が可能となる。

（２）評価用基板３１と、リレー基板２１とを階層状に配置した場合、ＩＣ３０とリレー基板２１との距離が近いため、リレー基板２１の配線２５等から放射される輻射ノイズが、ＩＣ３０に届くことで、ＩＣ３０の特性が変動し、試験結果に輻射ノイズの影響が生じやすくなる。

これに対して、本実施形態では、評価用基板３１とリレー基板２１との間に電磁遮蔽板７２を配置している。これにより、リレー基板２１からＩＣ３０に向けて放出される輻射ノイズが、ＩＣ３０に到達するのを抑制でき、ＩＣ３０の特性変動を抑制できる。この結果、試験結果に輻射ノイズの影響が生じることを抑制できる。

なお、本実施形態では、電磁遮蔽板７２を用いていたが、電磁遮蔽部材であれば、板形状に限らず、種々の形状のものを用いることができる。また、リレー基板２１からの輻射ノイズの影響がＩＣ３０の特性に生じない場合であれば、電磁遮蔽板７２を省略しても良い。さらに、このような場合、両基板間を電気的に絶縁できていれば、隙間をあけず両基板を配置したりしても良い。
（他の実施形態）
（１）上記した各実施形態では、高周波リレー２２として、出力端子２４が２つである、いわゆる２端子切り替えのものを用いていたが、出力端子２４が３つ、４つ等の他の数のものを用いることもできる。すなわち、高周波リレー２２の出力端子２４は複数であれば、種々のものに変更可能である。ただし、切り替え制御が容易であるという理由により、２端子切り替えの高周波リレー２２を用いることが好ましい。

（２）上記した各実施形態では、高周波用スイッチング素子として、高周波リレー２２を用いる場合を例として説明したが、高周波信号を機械的な接点で切り替える素子であれば、同軸スイッチ、ＭＥＭＳスイッチ等の他のスイッチング素子を用いることもできる。なお、縮小化の観点では、同軸スイッチよりは、同軸コネクタを有していない高周波リレーを用いる方が好ましい。

（３）上記した各実施形態では、ＩＣ３０の入力端子３３の１つずつを試験対象としていたが、例えば、２つ、３つ等の複数の入力端子３３をまとめて１つの試験対象としても良い。

（４）上記した各実施形態では、ＤＰＩ試験器１０の出力端子１５は、１つであったが、複数としても良い。この場合、上記した各実施形態の切り替え器２０を介して、各出力端子１５と、ＩＣ３０の入力端子３３とを電気的に接続させればよい。

（５）上記した各実施形態中のＤＰＩ試験器１０の構成は一例であり、高周波ノイズを被評価ＩＣ３０に注入できるものであれば、他の構成としても良い。

（６）上記した各実施形態では、被評価ＩＣ３０を、試験専用の評価用基板３１に実装して、ＤＰＩ試験を行う場合を例として説明したが、評価用基板３１を用いずに、被評価ＩＣ３０を製品用の基板に実装された状態でＤＰＩ試験を行っても良い。ただし、各試験対象におけるインピーダンス、配線形状の等の試験条件の整合や、高周波ノイズをＩＣ３０に入射したときの反射を抑制する等の理由により、評価用基板３１を用いることが好ましい。

（７）また、ＩＣ３０の入力端子３３を設けずに、直接、ＩＣ３０のリード３０ａと切り替え器２０とを接続しても良い。

本発明の第１実施形態における半導体評価装置の概略構成図である。 図１中の切り替え器２０を示す平面図である。 本発明の第２実施形態における切り替え器２０を示す平面図である。 本発明の第３実施形態における切り替え器２０を示す平面図である。 本発明の第４実施形態における切り替え器２０とＩＣ３０の断面図である。 従来における半導体評価装置の概略構成図である。

符号の説明

１０…ＤＰＩ試験器、２０…切り替え器、
２１…リレー基板、２２…高周波リレー、
３０…被評価ＩＣ、４０…計測器、
５０…制御部、７２…電磁遮蔽板。

Claims (2)

1. 高周波ノイズを発生させる高周波ノイズ発生手段（１１）と、半導体装置（３０）の複数の入力端子（３３）のうち、いずれかの前記入力端子と電気的に接続される出力端子（１５）とを有し、直接電力注入法により、前記高周波ノイズ発生手段によって発生させた高周波ノイズを、前記出力端子を介して、試験対象である前記入力端子に注入するＤＰＩ試験器（１０）と、
   前記出力端子と前記複数の入力端子との間に接続され、前記出力端子を、前記複数の入力端子（３３）のうちの一の試験対象に接続した状態から、前記複数の入力端子（３３）のうちの他の試験対象に接続した状態へ切り替える切り替え手段（２０）と、
   前記半導体装置に電気的に接続され、前記高周波ノイズが注入されたときの前記半導体装置の特性を計測する計測手段（４０）とを備える半導体評価装置であって、
   前記切り替え手段（２０）は、一端子（２３）を、他の複数の端子（２４）のいずれか１つと電気的に接続している状態から、残りの端子（２４）のいずれか１つに電気的に接続した状態へ切り替える高周波用スイッチング素子（２２）が、複数個、電気的に、直列接続された構成であり、各前記高周波用スイッチング素子の前記接続状態の組み合わせを変更することにより、前記出力端子に電気的に接続される前記入力端子を選択するようになっており、
   各前記高周波用スイッチング素子の切り替えを制御する制御手段（５０）を有し、
   前記切り替え手段（２０）は、前記複数の高周波用スイッチング素子（２２）が実装された基板（２１）を複数有し、
   １つの前記基板（２１）では、前記複数の高周波スイッチング素子が、前記基板上にパターン形成された配線（２５）によって、電気的に直列接続されているとともに、前記切り替え手段（２０）内における前記出力端子側から前記複数の入力端子側までの各導通経路において、前記基板上の配線条件が均一となるように、前記基板上に対称的に配置されており、
   一の前記基板（２１）における複数の基板用出力端子（２７）に、他の幾つかの前記基板（２１）における基板用入力端子（２６）が電気的に接続されることで、前記複数の基板（２１）が階段状に接続されていることを特徴とする半導体評価装置。
2. 前記複数の高周波スイッチング素子（２２）は、
   前記基板の中央に配置された第１のスイッチング素子（２２ａ）と、
   前記第１のスイッチング素子（２２ａ）と電気的に接続されるとともに、前記第１のスイッチング素子（２２ａ）を基準に一方向で線対称となるように配置された第２、第３のスイッチング素子（２２ｂ、２２ｃ）と、
   前記第２のスイッチング素子（２２ｂ）と電気的に接続されるとともに、前記第２のスイッチング素子（２２ｂ）を基準に前記一方向に垂直な他の方向で線対称となるように配置された第４、第５のスイッチング素子（２２ｄ、２２ｅ）と、
   前記第３のスイッチング素子（２２ｃ）と電気的に接続されるとともに、前記第３のスイッチング素子（２２ｃ）を基準に前記他の方向で線対称となるように配置された第６、第７のスイッチング素子（２２ｆ、２２ｇ）とを有する構成であることを特徴とする請求項１に記載の半導体評価装置。

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