JP4918781B2

JP4918781B2 - 薄膜誘電体及び薄膜コンデンサ素子

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Publication number: JP4918781B2
Application number: JP2005364075A
Authority: JP
Inventors: 賢治堀野; 清志内田; 仁齊田
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Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2012-04-18
Anticipated expiration: 2025-12-16
Also published as: JP2007161557A

Description

本発明は、薄膜誘電体及び薄膜誘電体素子に関するものである。特に、高誘電率と低リーク電流を実現できる薄膜誘電体及び当該薄膜誘電体を利用した薄膜コンデンサ素子に関する。

近年、電子機器の小型化、高性能化に伴い、電子回路の高密度化、高集積化が進み、各種電子回路に重要な機能を果たす回路素子であるコンデンサ素子にも一層の小型化が望まれている。

一方、集積回路の動作周波数が高周波化するにつれて、クロックの立ち上がり時間が短くなっている。更に、装置の低消費電力化を目指して、電源の低電圧化が進められている。このような条件の下では、集積回路の負荷が急激に変動したときに、集積回路の駆動電圧が不安定になりやすくなる。集積回路を正常に動作させるためには、駆動電圧を安定化する必要がある。

このような目的のため、集積回路の電圧電源ラインとグランドラインとの間にデカップリング用のコンデンサを配置し、駆動電圧を安定化する方法が採られている。デカップリング用のコンデンサを有効に機能させるには、集積回路とデカップリング用のコンデンサとの間の等価直列インダクタンスの低下及びデカップリング用のコンデンサ自体の大容量化が必要である。

集積回路とデカップリング用のコンデンサとの間の等価直列インダクタンスを低下させるためには、デカップリング用のコンデンサは、できる限り集積回路の近くに配置し、集積回路とデカップリング用のコンデンサとの間の配線の低インダクタンス化を図ることが有効である。

この目的のために、実装基板と、その実装基板の搭載される半導体チップとの間にインターポーザーを配置し、当該インターポーザーに貫通ビア電極（スルーホール電極）を設け、その表面上にデカップリング用のコンデンサを形成した半導体装置が開示されている（例えば、特許文献１参照。）。この半導体装置では、インターポーザーに用いられる絶縁体には、シリコン、ガラスを使用し、シリコンまたはガラスの基板上に薄膜技術を用いて薄膜コンデンサ素子を形成している。

薄膜誘電体を用いた薄膜コンデンサ素子は、設計の自由度などから、前記要求を満たすデカップリング用のコンデンサとして、集積回路等に広く用いられてきた。従来、薄膜コンデンサ素子に用いられる材料としては、ＳｉＯ_２、Ｓｉ_３Ｎ_４などの材料が用いられているが、これらの材料では大きな誘電率が得られない。比較的高い誘電率をもつ材料として、ＢａＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＴｉＯ_３等のペロブスカイト型酸化物が挙げられる。薄膜コンデンサ素子で大きい容量を得るためには、誘電率の高い材料を用いる他に誘電体を薄層化することでも可能である。しかし、誘電体を薄層化すると、リーク特性が劣化することになる。

高い誘電率の材料を用いてリーク特性を改善するために、電荷を蓄積する薄膜誘電体層と、この薄膜誘電体層を介して対向形成された１対の電極とを備えた薄膜コンデンサ素子であって、前記誘電体が一般式ＡＢＯ_３で表わされるペロブスカイト構造からなり（Ａはストロンチウム、バリウム、カルシウムのうち少なくとも１種、Ｂはチタン、ジルコニウムのうち少なくとも１種からなる）、かつバナジウム、ニオブ、タンタル、アンチモン、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、又はホルミウムのうち少なくとも１種が０．０５原子％以上、０．３原子％未満含まれる薄膜容量素子が提案されている（例えば、特許文献２参照。）。この特許文献２の実施例には、誘電体層の材料として、ＳｒＴｉＯ_３にニオブを０．１原子％添加したもの、ＢａＴｉＯ_３にランタンを０．３原子％添加したもの、ＳｒＴｉＯ_３にバナジュウムを０．０５原子％含むもの等が例示されており、概ね１０^−８Ａ／ｃｍ^２程度のリーク特性が得られている。
特開２００１−３２６３０５号公報特開平６−１１２０８２号公報

しかしながら、前記特許文献２に記載のペロブスカイト構造の酸化物にバナジウム、ニオブ、タンタル、アンチモン、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、又はホルミウムのうち少なくとも１種を微量添加する薄膜誘電体は、これら、微量添加物を均一に分散させることは難しく、添加物の分布ばらつきが生じるため、安定な特性を得ることが困難である。特に、量産性を考慮して大径の基板になるほど困難性が増大する。

そこで、本発明の目的は、誘電率が高く、リーク特性が良好で、安定した特性の薄膜誘電体を提供することにある。また、このような薄膜誘電体を用いて、大容量かつ信頼性の高い薄膜コンデンサ素子を提供することも目的とする。

上記目的を達成するために、Ｂｉ_２Ｏ_３・３ＴｉＯ_２で表される誘電体に、ＢａＴｉＯ_３又はＳｒＴｉＯ _３で表される誘電体のいずれか１つ以上を所定の比率で加えた薄膜誘電体とした。これにより、高誘電率と低リーク電流の要求を両立させることができる。

具体的には、本発明は、組成式が（１−ｘ）ＭＴｉＯ_３‐（ｘ）〔Ｂｉ_２Ｏ_３・３ＴｉＯ_２〕で表され、ＭはＢａ又はＳｒのいずれか１つ以上を含む薄膜誘電体である。前記組成式の組成比ｘは、０＜ｘ≦０．４の範囲が好ましい。より好ましくは、０＜ｘ≦０．３の範囲である。さらに好ましくは、０．１５≦ｘ≦０．２５の範囲である。前記組成比ｘが大きいと比誘電率は向上するが、組成比ｘが大き過ぎるとリーク電流密度が大きくなってしまう。このような組成式で表される薄膜誘電体は、高誘電率と低リーク電流の要求を両立させることができる。

前記薄膜誘電体において、比誘電率が１００以上であることが好ましい。より好ましくは２００以上である。薄膜誘電体で薄膜コンデンサ素子を構成する際に、比誘電率の大きい薄膜誘電体の方が大きい容量とすることができるが、比誘電率を大きくするためには、前記組成比ｘを大きくせざるを得ない。リーク電流密度を一定値以下とするためには、比誘電率を上記範囲とすることが望ましい。

前記薄膜誘電体において、１００ｋＶ／ｃｍの印加電圧におけるリーク電流密度が１０^−４Ａ／ｃｍ^２以下であることが好ましい。より好ましくは、１０^−５Ａ／ｃｍ^２以下である。さらに好ましくは、１０^−７Ａ／ｃｍ^２以下である。薄膜誘電体で薄膜コンデンサ素子を構成する際に、リーク電流密度が大きいと絶縁性が劣化することとなる。リーク電流密度を小さくすると、比誘電率の大きさも限定されることになる。比誘電率を一定値以上とするためには、リーク電流密度を上記範囲とすることが望ましい。

前述の薄膜誘電体は、薄膜コンデンサ素子として好適に利用することができる。本発明に係る薄膜コンデンサ素子は、前述の薄膜誘電体からなる層と、当該薄膜誘電体からなる層を挟持する一対の電極と、を有する薄膜コンデンサ素子である。このような薄膜コンデンサ素子は、高誘電率と低リーク電流を実現することができる。

本発明に係る他の薄膜コンデンサ素子は、基板上に形成した一対の電極の間に前述の薄膜誘電体からなる層を複数層設け、かつ薄膜誘電体からなる層のそれぞれの間に内部電極を設けた積層構造を有する薄膜コンデンサ素子である。このような薄膜コンデンサ素子は、容量を大きくすることができる。また、リーク電流を小さくすることができる。

前記薄膜コンデンサ素子は、前記薄膜誘電体からなる層の厚さが５０ｎｍ以上、１μｍ以下であることが好ましい。薄膜誘電体からなる層の厚さが５０ｎｍ未満であると薄膜コンデンサ素子としての容量が大きくなるが、リーク電流が増大してしまう。薄膜誘電体からなる層の厚さが１μｍを超えると、均一な層とすることが困難で、焼成したときにクラックも生じやすくなる。

前述したように、本発明によると、高誘電率で低リーク電流の安定した特性の薄膜誘電体を提供することができる。また、大容量かつ信頼性の高い薄膜コンデンサ素子を提供することができる。

以下に、一層の薄膜誘電体からなる層を有する薄膜コンデンサ素子について、図１を参照しつつ説明する。図１には、本発明に係る薄膜コンデンサ素子の概略断面図を示す。１２は基板としてのＳｉ基板、１４は熱酸化膜、１６は一対の電極の一方である下部電極、１８は薄膜誘電体からなる層、２０は一対の電極の他方である上部電極である。

Ｓｉ基板１２としては、シリコン単結晶基板、或いはアルミナ（Ａｌ_２Ｏ_３）、マグネシア（ＭｇＯ）、フォルステライト（２ＭｇＯ・ＳｉＯ_２）、ステアタイト（ＭｇＯ・ＳｉＯ_２）、ムライト（３Ａｌ_２Ｏ_３・２ＳｉＯ_２）、ベリリア（ＢｅＯ）、ジルコニア（ＺｒＯ_２）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ_３Ｎ_４）、炭化シリコン（ＳｉＣ）マグネシア等のセラミック多結晶基板、或いは１０００℃以下で焼成して得たアルミナ（結晶相）と酸化ケイ素（ガラス相）等からなるガラスセラミックス基板（ＬＴＣＣ基板）、或いは石英ガラス等のガラス基板、或いはサファイア、ＭｇＯ、ＳｒＴｉＯ_３等の単結晶基板、或いはＦｅ−Ｎｉ合金等の金属基板が例示される。Ｓｉ基板１は、化学的、熱的に安定で応力発生が少なく、表面の平滑性を保つことができれば、何れのものでも良い。目的とする比誘電率や焼成温度に基づいて適宜選択すればよい。前記基板の中でも、基板表面の平滑性が良好なシリコン単結晶基板を用いることが好ましい。図１ではＳｉ基板を用いている。Ｓｉ基板を用いる場合は、絶縁性を確保するためにその表面に熱酸化膜（ＳｉＯ_２膜）１４を形成することが好ましい（図１（１））。熱酸化膜１４は、Ｓｉ基板１２を高温にして、酸化性雰囲気中でＳｉ基板１２の表面に酸化膜を形成する。Ｓｉ基板１２の厚みは、特に限定されず、たとえば１００〜１０００μｍ程度である。

また、Ｓｉ基板１２には、必要に応じて、ビア電極を形成しても良い。

次に、Ｓｉ基板１２の熱酸化膜１４の上に下部電極１６を形成する（図１（２））。下部電極１６の材料は、導電性を有すれば特に制限はない。例えば、Ａｕ、Ｐｔ、Ａｇ、Ｉｒ、Ｒｕ、Ｃｏ、Ｎｉ、Ｆｅ、Ｃｕ、Ａｌ等の金属またはこれらの合金、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＳｉＣ等の半導体、ＩＴＯ、ＺｎＯ、ＳｎＯ_２等の導電性金属酸化物を用いることができる。

下部電極１６の形成方法としては、通常の薄膜形成法で作製されるが、例えばＰＶＤ法やパルスレーザー蒸着法（ＰＬＤ）等の物理的蒸着法を用いることができる。ＰＶＤ法としては、抵抗加熱蒸着又は電子ビーム加熱蒸着等の真空蒸着法、ＤＣスパッタリング、高周波スパッタリング、マグネトロンスパッタリング、ＥＣＲスパッタリング又はイオンビームスパッタリング等の各種スパッタリング法、高周波イオンプレーティング、活性化蒸着又はアークイオンプレーティング等の各種イオンプレーティング法、分子線エピタキシー法、レーザアブレーション法、イオン化クラスタビーム蒸着法、並びにイオンビーム蒸着法などを用いることができる。下部電極１６の厚みは、特に限定されないが、好ましくは１０〜１０００ｎｍ、より好ましくは５０〜２００ｎｍ程度である。

なお、Ｓｉ基板１２と下部電極１６との密着性を向上させるために、下部電極を形成するに先立って密着層を形成しても良い（図示せず）。誘電体薄膜との親和性が全面にわたって増すこととなるので、密着性を高めることができる。密着層はＴｉ、Ｔａ、Ｃｏ、Ｎｉ、Ｈｆ、Ｍｏ、Ｗなどの酸化物や窒化物などを用いることができる。また、密着層の形成は、物理気相成長法（ＰＶＤ）、化学気相成長（ＣＶＤ）法を用いて蒸着する。これらの蒸着方法の選択は、蒸着物質によって適宜選択する。例えばＴｉＯ_２をターゲットとしてスパッタリング法によりＴｉＯ_２層を形成する。

次に、下部電極１６の上に薄膜誘電体からなる層１８を形成する（図１（３））。薄膜誘電体は、前述のように、組成式が（１−ｘ）ＭＴｉＯ_３‐（ｘ）〔Ｂｉ_２Ｏ_３・３ＴｉＯ_２〕で表され、ＭはＢａ又はＳｒのいずれか１つ以上を含む薄膜誘電体である。例えば、Ｂａ、Ｓｒ、（Ｂａ，Ｓｒ）である。なお、本発明の効果を阻害しない範囲内で、Ｍとして他の元素が含まれていても良い。この材料を用いることにより、容量が大きく、かつリーク電流密度の小さい信頼性の高い素子を得ることができる。

具体的には、組成式ｘが（１−ｘ）ＭＴｉＯ_３‐（ｘ）〔Ｂｉ_２Ｏ_３・３ＴｉＯ_２〕で表され、ＭはＢａ又はＳｒのいずれか１つ以上を含む薄膜誘電体である。前記組成式の組成比は、０＜ｘ≦０．４の範囲が好ましい。より好ましくは、０＜ｘ≦０．３の範囲である。さらに好ましくは、０．１５≦ｘ≦０．２５の範囲である。このような組成式で表される薄膜誘電体は、高誘電率と低リーク電流の要求を両立させることができる。

前記薄膜誘電体において、比誘電率が１００以上であることが好ましい。より好ましくは２００以上である。リーク電流密度を一定値以下とするためには、比誘電率を上記範囲とすることが望ましい。

前記薄膜誘電体において、１００ｋＶ／ｃｍの印加電圧におけるリーク電流密度が１０^−４Ａ／ｃｍ^２以下であることが好ましい。より好ましくは、１０^−５Ａ／ｃｍ^２以下である。さらに好ましくは、１０^−７Ａ／ｃｍ^２以下である。比誘電率を一定値以上とするためには、リーク電流密度を上記範囲とすることが望ましい。

本発明に係る薄膜誘電体は、通常の薄膜形成法を用いることができる。例えば、真空蒸着法、高周波スパッタリング法、パルスレーザー蒸着法（ＰＬＤ）、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＭＯＤ（ＭｅｔａｌＯｒｇａｎｉｃＤｅｃｏｍｐｏｓｉｔｉｏｎ）法、ゾルゲル法などの各種薄膜形成法を用いて形成することができる。

上記成膜法の中で、ゾルゲル法やＭＯＤ法は、原子レベルの均質な混合が可能であること、組成制御が容易で再現性に優れること、特別な真空装置が必要なく常圧で大面積の成膜が可能であること、工業的に低コストである等の利点から広く利用されている。

以下に、ＭＯＤ法による薄膜誘電体の形成方法について詳述する。まず、薄膜誘電体からなる層を形成することになる原料溶液を調整する。薄膜誘電体が、例えば、組成式０．８ＳｒＴｉＯ_３‐０．２〔Ｂｉ_２Ｏ_３・３ＴｉＯ_２〕で表される場合には、２−エチルヘキサン酸Ｓｒの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｂｉの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｔｉのトルエン溶液とを準備する。すなわち、２−エチルヘキサン酸Ｓｒを０．８モルと、２−エチルヘキサン酸Ｂｉを０．４モルと、２−エチルヘキサン酸Ｔｉを１．４モルとなるように、これらの三種の溶液を混合し、トルエンで希釈し、原料溶液を得ることができる。

次に、この原料溶液を、下部電極の上に塗布する。塗布法としては、特に限定されず、スピンコート法、ディップコート法、スプレー法などの方法を用いることができる。例えば、スピンコート法を用いる場合の条件は、特に限定されるものではなく、所望の回転数等を適宜設定することができる。一回の塗布により、５〜６００ｎｍ程度の塗布膜を形成することができる。塗布後、塗布膜中の溶媒を蒸発させるために乾燥させる。

次に、この乾燥後の塗布膜を、酸素雰囲気下で仮焼きする。仮焼き温度は、膜中の有機物成分を熱分解除去できる程度の温度であれば良く、例えば２００〜４００℃程度で５分〜２時間程度行う。仮焼き温度が高すぎると、粒成長により膜表面の凹凸が大きくなったり、組成ずれが起きたりするという問題があり、温度が低すぎると、膜中へ有機物が残留するという問題がある。また、仮焼き時間が短すぎると有機物の分解が不十分で、膜中に残留しリーク特性を劣化させる。また、仮焼き時間が長すぎると、膜の特性上問題はないが、プロセスにかかる時間が長くなる。

次に、その仮焼き後の塗布膜の上に、塗布から仮焼きまでの工程をさらに１回以上繰り返し行う。繰り返し行うことにより所望の膜厚の薄膜誘電体を形成することができる。なお、一度の塗布量を多くして塗布厚を厚くし、塗布し繰り返し工程を少なくすることもできるが、一度の塗布厚を厚くすると、クラックが発生するなどの問題があるため、少なくとも前記の範囲、すなわち６００ｎｍ以下になるように塗布することが好ましい。

その後に、その塗布膜の本焼成を行う。本焼成時の温度は、塗布膜が結晶化する温度条件で行い、好ましくは５００〜１０００℃、５分〜２時間程度である。本焼成時の雰囲気は、特に限定されず、酸化性雰囲気、還元性雰囲気、中性雰囲気の何れでも良いが、少なくとも薄膜誘電体の下面に形成する電極等がＣｕやＮｉを用いる場合には、非酸化性雰囲気で焼成する必要がある。

次に、塗布から仮焼きの繰り返し後の本焼成を、１回以上繰り返し、最終膜厚が１〜１０００ｎｍ程度の薄膜誘電体を得ることができる。本焼成に際しては、一回の本焼成時における未焼成の塗布膜の膜厚が、一回の焼成後での膜厚が２００ｎｍ以下、好ましくは１０〜２００ｎｍになるように設定することが好ましい。焼成前での塗布膜の膜厚が厚すぎると、焼成後に、良好に結晶化した薄膜誘電体を得られ難くなる傾向にある。また、薄すぎる場合には、所望の膜厚の薄膜誘電体を得るためには、本焼成を多数回繰り返す必要があり、経済的ではない。

薄膜誘電体からなる層の厚さは５０ｎｍ以上、１μｍ以下とする。薄膜誘電体からなる層の厚さが５０ｎｍ未満であると薄膜コンデンサ素子としての容量が大きくなるが、リーク電流が増大してしまう。薄膜誘電体からなる層の厚さが１μｍを超えると、均一な層とすることが困難で、焼成したときにクラックも生じやすくなる。

薄膜誘電体からなる層１８の上部に、スパッタリング法などで、上部電極２０を形成する（図１（４））。上部電極２０の材料は、下部電極１６の材料と同様に導電性を有すれば特に制限はなく、上記導電材料を使用することができる。また、好ましくは、下部電極に用いた同じ材料である。下部電極と上部電極とで、薄膜誘電体からなる層を挟持する一対の電極を構成することになる。

薄膜誘電体からなる層と、当該薄膜誘電体からなる層を挟持する一対の電極とを備えることによって薄膜コンデンサ素子を形成することになる。

薄膜誘電体からなる層を複数層設け、かつ当該薄膜誘電体からなる層のそれぞれの間に内部電極を設けた積層構造とすることにより薄膜コンデンサ素子を形成してもよい。

上部電極を形成した後に、アニール処理を施しても良い。アニール処理は、酸素分圧ｐＯ_２＝２０〜１００％、４００〜１０００℃の温度で行えばよい。アニール処理を行うことにより薄膜誘電体を確実にペロブスカイト型構造とすることができる。

また、必要に応じてパッシベージョン層（保護層）を形成する（図示せず）。パッシベーション層の材料は、ＳｉＯ_２、Ａｌ_２Ｏ_３等の無機材料、エポキシ樹脂、ポリイミド樹脂等の有機材料を用いることができる。

なお、前記各層を形成する際にその都度フォトリソグラフィ技術を用いて所定のパターンニングを行っても良い。

図１では、下部電極１６の電極端子と上部電極２０の電極端子が図面両側の方向に配置されているが、それぞれの電極端子は異なる方向に配置されてもよいし、同じ方向に配置されてもよい。さらには、Ｓｉ基板１２にビアホールを設けて、下部電極１６を基板の反対側の方向に接続するようにしてもよい。

次に、図１における薄膜誘電体からなる層の具体的な実施例を説明する。なお、本発明は以下の実施例に限定されるものではない。

（塗布液の調整）
まず、薄膜誘電体を形成することになる原料溶液を調整した。本実施例では、薄膜誘電体の組成式が（１−ｘ）ＳｒＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表されるとき、組成比ｘが０、０．０５、０．１０、０．２０、０．３０、０．４０となるように、原料溶液を調整した。具体的には、２−エチルヘキサン酸Ｓｒの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｂｉの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｔｉのトルエン溶液とを準備し、上記所定の組成となるようにこれらの溶液を混合し、トルエンで希釈して原料溶液を得た。また、薄膜誘電体の組成式が（１−ｘ）Ｂａ_０．６Ｓｒ_０．４ＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表されるとき、組成比ｘが０、０．０５、０．１０、０．１５、０．２０、０．３０、０．４０となるように、他の原料溶液を調整した。具体的には、２−エチルヘキサン酸Ｂａの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｓｒの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｂｉの２−エチルヘキサン酸溶液と、２−エチルヘキサン酸Ｔｉのトルエン溶液とを準備し、上記所定の組成となるようにこれらの溶液を混合し、トルエンで希釈して他の原料溶液を得た。これらの原料溶液は、それぞれクリーンルーム内で、孔径０．２μｍのＰＴＦＥ製シリンジフィルタによって、クリーンルーム内で洗浄済のガラス製容器内に濾過した。

（基板の準備）
薄膜誘電体を形成するための基板を準備した。基板には、表面に熱酸化処理により酸化膜を形成したシリコン基板を用いた。酸化膜は絶縁体となるものである。酸化膜の膜厚は、０．５μｍであった。その酸化膜の表面に、下部電極としてＰｔ薄膜を、スパッタリング法により０．１μｍの厚さで形成した。基板の厚みは１ｍｍであり、その面積は５ｍｍ×１０ｍｍであった。

（塗布、乾燥）
次に、前記の通り調整した原料溶液を、図１に示す下部電極１６の上に塗布した。塗布法としては、スピンコート法を用いた。具体的には、前記基板をスピンコータにセットし、基板における下部電極の表面に、それぞれの原料溶液を１０μリットルほど添加し、４０００ｒｐｍの回転速度、２０秒の回転時間の条件でスピンコートし、下部電極の表面に塗布膜を形成した。その後、塗布膜の溶媒を蒸発させるために、大気中、１５０℃で１０分間乾燥させた。

（仮焼、本焼成）
次に、塗布膜を仮焼きするために、それぞれの基板を、環状炉内に入れた。この環状炉では、０．３リットル／分で酸素をフローしてあり、昇温速度１０℃／分で４００℃まで昇温し、４００℃で１０分保持後に、降温速度１０℃／分で温度を低下させた。なお、仮焼きでは、塗布膜を結晶化させない温度条件で行った。その後に、仮焼きした塗布膜の上に、再度、同じ種類の原料溶液を用いて、上述のスピンコートから仮焼きまでの工程を５回繰り返した。次に、仮焼きした膜を本焼成するために、それぞれの基板を、環状炉内に入れた。この環状炉では、５ミリリットル／分で酸素をフローしてあり、昇温速度８０℃／分で８５０℃まで昇温し、８５０℃で３０分保持後に、降温速度８０℃／分で温度を低下させ、薄膜誘電体の一部を得た。この本焼成後の薄膜誘電体の一部の膜厚は、約２０ｎｍであった。その後に、この本焼成後の薄膜誘電体の一部の上に、上述した条件で、塗布、乾燥、仮焼き、塗布、乾燥、仮焼きおよび本焼成を再度繰り返し、最終的にトータル膜厚が１００ｎｍの薄膜誘電体を得た。

（アニール）
次に、下部電極上に成膜した薄膜誘電体を粒子成長させるために、薄膜誘電体を成膜した基板をアニール処理してもよい。アニール温度は６００℃を超えて１０００℃以下、好ましくは８００℃以上１０００℃以下とする。薄膜誘電体から酸素が欠乏することを防止するために、アニールは酸化性雰囲気中で行うことが望ましい。

（上部電極の形成）
以上の形成方法で、前記各組成について薄膜誘電体を形成し、それぞれの薄膜誘電体の表面に０．１ｍｍφのＰｔ製上部電極をスパッタリング法により形成し、複数種類の薄膜コンデンサ素子のサンプルを作製した。

（アニール）
上部電極を形成した後に、アニール処理を施しても良い。アニール処理は、ｐＯ_２＝２０〜１００％、４００〜１０００℃の温度で行えばよい。また、必要に応じてパッシベージョン層（不図示）を形成する。

得られた薄膜コンデンサ素子のサンプルの比誘電率とリーク電流密度を評価した。
比誘電率は、薄膜コンデンサ素子のサンプルに対し、インピーダンスアナライザー（ＨＰ４１９４Ａ）を用いて、室温（２５℃）、測定周波数１００ｋＨｚ（ＡＣ２０ｍＶ）の条件で測定された静電容量と、薄膜コンデンサ素子のサンプルの電極寸法および電極間距離とから算出した。

リーク電流密度（Ａ／ｃｍ^２）は、電界強度１００ｋＶ／ｃｍで測定した。

薄膜誘電体の組成式が（１−ｘ）ＳｒＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表される薄膜コンデンサ素子の比誘電率とリーク電流密度の測定結果を表１に、組成式が（１−ｘ）Ｂａ_０．６Ｓｒ_０．４ＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表される薄膜コンデンサ素子の比誘電率とリーク電流密度の測定結果を表２に示す。

表１、表２に示された薄膜コンデンサ素子の組成比に対するリーク電流密度と電界強度をそれぞれ、図２、図３に示す。図２、図３の結果から、（１−ｘ）ＳｒＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表される薄膜コンデンサ素子及び組成式が（１−ｘ）Ｂａ_０．６Ｓｒ_０．４ＴｉＯ_３−（ｘ）［Ｂｉ_２Ｏ_３・３ＴｉＯ_２］で表される薄膜コンデンサ素子において、前記組成式の組成比ｘは、０＜ｘ≦０．４の範囲が好ましく、より好ましくは、０＜ｘ≦０．３の範囲、さらに好ましくは、０．１５≦ｘ≦０．２５の範囲であることが分かった。

前記組成式の組成比ｘがこれらの範囲内であれば、比誘電率は１００以上又は２００以上を実現することができた。前記組成式の組成比ｘが０＜ｘ≦０．４の範囲であれば、１００ｋＶ／ｃｍの印加電圧におけるリーク電流密度は１０^−４Ａ／ｃｍ^２以下を実現でき、また、前記組成式の組成比ｘが０＜ｘ≦０．３の範囲であれば、１０^−５Ａ／ｃｍ^２以下を実現することができた。さらに、前記組成式の組成比ｘが０．１５≦ｘ≦０．２５の範囲であれば、１０^−７Ａ／ｃｍ^２以下を実現することができた。

本発明に係る薄膜誘電体及び薄膜コンデンサは、トランジスタなどの能動素子との集積回路等に用いることができる。

本発明に係る薄膜コンデンサ素子の概略断面図である。本発明に係る薄膜誘電体の比誘電率とリーク電流密度の測定結果を表す図である。本発明に係る薄膜誘電体の比誘電率とリーク電流密度の測定結果を表す図である。

符号の説明

１２Ｓｉ基板
１４熱酸化膜
１６下部電極
１８薄膜誘電体からなる層
２０上部電極

Claims

組成式が（１−ｘ）ＭＴｉＯ_３‐（ｘ）〔Ｂｉ_２Ｏ_３・３ＴｉＯ_２〕で表される薄膜誘電体であって、
前記組成式の組成比ｘが、０＜ｘ≦０．４の範囲を有し、ＭはＢａ又はＳｒのいずれか１つ以上を含むことを特徴とする薄膜誘電体。
請求項１に記載の薄膜誘電体において、比誘電率が１００以上であることを特徴とする薄膜誘電体。
請求項１又は２に記載の薄膜誘電体において、１００ｋＶ／ｃｍの印加電圧におけるリーク電流密度が１０^−４Ａ／ｃｍ^２以下であることを特徴とする薄膜誘電体。
請求項１から３のいずれかに記載の薄膜誘電体からなる層と、前記薄膜誘電体からなる層を挟持する一対の電極と、を有することを特徴とする薄膜コンデンサ素子。
基板上に形成した一対の電極の間に請求項１から３のいずれかに記載の薄膜誘電体からなる層を複数層設け、かつ薄膜誘電体からなる層のそれぞれの間に内部電極を設けた積層構造を有することを特徴とする薄膜コンデンサ素子。
請求項４又は５に記載の薄膜誘電体からなる層の厚さが５０ｎｍ以上、１μｍ以下であることを特徴とする薄膜コンデンサ素子。