JP4909465B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、縦型ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのゲート駆動型素子を有するパワー半導体装置およびその製法に関する。さらに詳しくは、オン抵抗が小さく、大電流が得られるパワー用のゲート駆動型半導体装置およびその製法に関する。
【０００２】
【従来の技術】
従来、ハイパワー用ゲート駆動型パワーＭＯＳトランジスタは、大電流化のため、トランジスタセルを多数個マトリクス状に並列に形成する構造が採られている。たとえばプレーナ構造のトランジスタは、図４に示されるように、たとえばｎ+形の半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その表面側にｐ形不純物を拡散することによりｐ形のボディ領域２２が形成され、そのボディ領域２２の外周部にｎ+形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側に位置する半導体層２１の表面側にゲート酸化膜２４を介してゲート電極２５が設けられ、ボディ領域の外周部にチャネル領域２２ａが形成されている。そして、ソース領域２３と接続するように層間絶縁膜２６に設けられるコンタクト孔を介してＡｌなどによりソース電極（ソース配線）２７が形成され、半導体基板２１ａの裏面にドレイン電極２８が形成されることにより形成されている。
【０００３】
一方、ゲート電極を半導体層に形成した溝内に埋め込むトレンチ構造のパワー用ＭＯＳＦＥＴは、図５にその一例が示されるように、半導体層２１に凹溝が格子状に形成され、その内部にゲート電極２５とするポリシリコンが埋め込まれ、酸化によりその周囲にゲート酸化膜２４が形成され、その周囲にｐ形のチャネル拡散領域２２とｎ+形ソース領域２３が形成され、縦方向にチャネル領域２２ａが形成されている。そのソース領域２３およびチャネル拡散領域２２とオーミックコンタクトするようにソース電極２７が形成され、半導体基板２１ａの裏面にドレイン電極２８が形成されることは図４と同様である。
【０００４】
なお、これらのトランジスタにおけるゲート電極の平面的構造は、正方形や５角形、６角形などの任意の形状に形成される。また、これらのトランジスタでは、モータのような誘導性負荷に接続されることが多く、その場合、動作をオフにするとき、逆方向の起電力が印加されることがあり、トランジスタが破壊するのを防止するため、前述のように、ソース電極２７をチャネル拡散領域２２とも接続させることにより、ソース・ドレイン間に逆方向の保護用ダイオードを形成する方法が採られている。
【０００５】
【発明が解決しようとする課題】
前述のような大電流用のトランジスタでは、定められた大きさのチップ内にできるだけ多くのトランジスタセルを作り、オン抵抗を下げることが重要である。オン抵抗を小さくするためには、チャネル幅をできるだけ大きくすることが効果的であり、前述の構造のトランジスタでは、ゲート電極周囲に形成されるチャネル領域２２ａの幅（ゲート電極周囲の長さ）の合計をできるだけ多くすることが好ましい。しかし、従来のこの種のトランジスタでは、半導体層の表面で、チャネル拡散領域にソース電極をオーミックコンタクトさせるため、ソース領域とチャネル拡散領域の両方を半導体層の表面に露出させる必要があると共に、ソース領域を拡散するときのマスク重ね合せのマージン、コンタクト孔とソース領域とのマスク重ね合せマージンが必要なことから、たとえば図５に示される構造で、コンタクト孔の大きさＣが２〜２.５μｍ程度となり、セル間隔（ゲート電極間のピッチ）Ａは、４.５〜５μｍ程度が限界である。この場合、ソース領域の幅Ｂは０.８〜１μｍ程度である。そのため、セルの小形化を充分に行うことができず、オン抵抗の低減化を充分に図れないという問題がある。
【０００６】
本発明は、このような問題を解決するためになされたもので、同じ大きさのチップ面積で、ゲート幅を大きくしてオン抵抗を小さくし、大電流化を図ることができる構造の絶縁ゲート駆動型素子を有する半導体装置を提供することを目的とする。
【０００７】
本発明の他の目的は、チャネル拡散領域とソース領域の両方にソース電極をコンタクトさせる素子を有する場合に、非常に小さい面積で、しかも簡単な工程でコンタクトさせ得る半導体装置の製法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明者は、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、通常、半導体層の表面にＡｌなどの金属膜を直接電極として設けると、半導体層の中にスパイクしてショートなどの問題を引き起こすため、バリアメタル層を介在させることが常識になっているが、このスパイクにより半導体層中に入り込む量が成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、そのスパイクした合金層が半導体層と充分にオーミックコンタクトが得られることを見出した。そして、ソース領域とチャネル拡散領域の両方にソース電極をコンタクトさせる場合でも、ソース領域とチャネル拡散領域を縦方向に形成し、ソース電極を下層のチャネル拡散領域までスパイクさせることにより、両層共に良好なオーミックコンタクトが得られることを見出した。
【０００９】
本発明による半導体装置は、ソース領域とドレイン領域とで挟まれるチャネル領域を絶縁ゲート電極により制御する絶縁ゲート駆動型素子を有する半導体装置であって、前記チャネル領域を形成するチャネル拡散領域上にソース領域が形成される部分を少なくとも有し、前記絶縁ゲート電極を含めた前記半導体層の表面に設けられる絶縁膜に形成されるコンタクト孔を介して前記ソース領域表面に接続されるソース電極が金属膜により形成される構造で、前記コンタクト孔が１辺を１μm以下の大きさに形成されることにより、前記ソース電極の金属が前記ソース領域および前記チャネル拡散領域内に１本のスパイクとして入り込んで半導体層との合金層が形成され、該合金層を介して前記ソース電極が前記ソース領域および前記チャネル拡散領域との両方にオーミックコンタクトされている。
【００１０】
この構造にすることにより、ソース領域拡散のためのマスキングは必要がなく、アライメントマージンもコンタクト孔形成の際だけでよく、それほど必要としないと共に、半導体層の表面にソース領域とチャネル拡散領域の両方にコンタクトするための領域を設ける必要もなく、表面にソース領域のみが露出しておればよいため、コンタクト孔を非常に小さくすることができる。その結果、ゲート電極間隔を非常に狭くすることができ、セルの数を増やすことができるため、ゲート幅が大きくなり、オン抵抗を小さくすることができ、大電流が得られるハイパワーの半導体装置とすることができる。
【００１１】
具体的には、前記絶縁ゲート駆動型素子が、半導体層の凹溝内にゲート酸化膜を介して前記ゲート電極が形成され、該凹溝の横に前記チャネル拡散領域とソース領域が縦方向に形成されるトレンチ構造の素子であり、前記合金層が前記ゲート酸化膜と接触しないように前記コンタクト孔が前記ゲート酸化膜と離間して設けられたり、半導体層の表面にゲート酸化膜を介して前記ゲート電極が形成されるプレーナ型素子であってもよい。
【００１２】
また、前記半導体層は、シリコンの他、炭化シリコンなどを用いることもでき、前記ソース電極がアルミニウムであれば、シリコンまたは炭化シリコンと合金化しやすく、スパイクによる合金層を形成しやすい。
【００１３】
本発明による半導体装置の製法は、（ａ）ドレイン領域とする第１導電形の半導体層に凹溝を形成し、該凹溝内にゲート酸化膜を介してゲート電極を形成する工程と、（ｂ）前記ゲート電極周囲の前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することによりチャネル拡散領域およびソース領域を縦方向に形成する工程と、（ｃ）前記ゲート電極および前記ソース領域の表面に絶縁膜を形成すると共に、該絶縁膜に前記ソース領域が露出するようにコンタクト孔を形成する工程と、（ｄ）前記ソース領域表面に金属膜からなるソース電極を形成する工程と、（ｅ）熱処理を施し、前記ソース電極の金属を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、（ｆ）前記第１導電形半導体層と電気的に接続してドレイン電極を形成する工程とを有し、前記コンタクト孔を１辺が１μｍ以下の大きさに形成することにより、前記金属のスパイクを１本の合金層で形成することを特徴とする。ここに各工程の順序は限定されず、たとえば（ａ）と（ｂ）とが逆に行われてもよい。
【００１４】
この方法で行うことにより、チャネル拡散領域とソース領域とを完全に縦方向に形成することができ、トレンチ構造のゲート駆動型半導体装置を非常に小さな面積で形成することができる。
【００１５】
前記合金層が前記ゲート酸化膜から離間するように前記コンタクト孔を形成することが、チャネル領域が合金層により侵食される虞がなくなるので好ましい。
【００１６】
本発明による半導体装置の製法における他の形態は、プレーナタイプのゲート駆動型半導体装置の製法で、（ａ'）ドレイン領域とする第１導電形の半導体層の表面にゲート酸化膜を介してゲート電極を形成する工程と、（ｂ'）前記ゲート電極周囲の前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することにより、前記ゲート電極の下側にチャネル領域が形成されるようにチャネル拡散領域およびソース領域を形成する工程と、（ｃ）前記ゲート電極および前記ソース領域の表面に絶縁膜を形成すると共に、該絶縁膜に前記ソース領域が露出するようにコンタクト孔を形成する工程と、（ｄ）前記ソース領域表面に金属膜からなるソース電極を形成する工程と、（ｅ）熱処理を施し、前記ソース電極の金属を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、（ｆ）前記第１導電形半導体層と電気的に接続してドレイン電極を形成する工程とを有し、前記コンタクト孔を１辺が１μｍ以下の大きさに形成することにより、前記金属のスパイクを１本の合金層で形成することを特徴とする。
【００１７】
この方法によっても、チャネル拡散領域をソース電極とコンタクトさせるために半導体層の表面に露出させる必要がなく、非常にセルの間隔を小さくすることができ、セルの数を増やしてゲート幅を大きくし、大電流化が可能となる。
【００１８】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置およびその製法について説明をする。本発明による半導体装置は、図１にその一実施形態であるゲート電極がトレンチ構造であるＭＯＳＦＥＴの一部の断面説明図が示されるように、半導体層１にチャネル領域２ａを形成するチャネル拡散領域２が設けられ、その上にソース領域３が形成されており、ソース領域３表面にソース電極７が金属膜により形成されている。そして、ソース電極７の金属がソース領域３およびチャネル拡散領域２内にスパイクして半導体層との合金層７ａが形成され、その合金層７ａを介してソース電極７がソース領域３およびチャネル拡散領域２との両方にオーミックコンタクトされている。
【００１９】
半導体層１は、たとえばシリコンからなり不純物濃度の大きいｎ+形半導体基板１ａに５μｍ程度の厚さにエピタキシャル成長されたシリコンからなるｎ形半導体層で、その表面にボロンなどからなるｐ形不純物が拡散され、さらにリンなどからなるｎ形不純物が拡散されることにより、ｐ形のチャネル拡散領域２が１μｍ程度の厚さで、ｎ+形のソース領域３が０.３μｍ程度の厚さにそれぞれ形成されている。
【００２０】
そして、図１（ｂ）に平面説明図が示されるように、ピッチが２μｍ程度の間隔（Ａ）で格子状に０.５μｍ幅（Ｅ）程度で、１.５μｍ程度の深さに凹溝が形成され、その凹溝内にゲート酸化膜４を介してポリシリコンなどからなるゲート電極５が形成されている。半導体層の表面全面にＳｉＯ2などからなる絶縁膜６が形成され、ソース領域３が露出するようにコンタクト孔６ａが形成され、その表面にソース電極７とするためのＡｌなどからなる金属膜を３μｍ程度の厚さ成膜されている。
【００２１】
この状態で、４００℃程度、３０分程度の熱処理を行うことにより、ソース電極７とソース領域３との界面における相互作用と相俟って、ＳｉがＡｌ中に拡散されることにより、ＡｌとＳｉとの合金層が半導体層の内部に進み、図１（ａ）に示されるように先端が尖った合金層７ａが形成される。この合金層７ａは、熱処理の温度および時間により、その内部へのスパイク深さが変化し、チャネル拡散領域２内に入り込み、かつ、チャネル拡散領域２を突き抜けないように形成されている。
【００２２】
すなわち、前述のように、本発明者は、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、半導体層表面に設けられる金属膜がスパイクにより半導体層中に入り込む量は、成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、その制御により図１（ａ）に示されるように、ソース領域３およびチャネル拡散領域２のみにオーミックコンタクトをさせることができ、しかもチャネル拡散領域２を突き抜けないようにすることができることを見出した。
【００２３】
この合金層の深さ、すなわち、いわゆるスパイクの深さは、熱処理の温度を高く、または熱処理の時間を長くすることにより深くなり、非常に精度よく制御できた。たとえばＳｉに対してＡｌ膜を設ける場合、３００℃程度からスパイクは始まるが、４００℃程度で行うのが最も効率的で、しかも精度よくスパイクの深さを制御することができた。たとえば４００℃程度で３０分程度の熱処理を行うことにより、０.６〜０.８μｍ程度の深さだけスパイクし、前述の０.３μｍ程度のソース領域３と、１μｍ程度のチャネル拡散領域２の拡散深さであれば、この条件で合金化処理を行うことにより、両層にオーミックコンタクトを採りながら、チャネル拡散領域２を突き抜ける虞は全然生じない。その結果、前述のように、チャネル拡散領域２とソース領域３とが縦方向に重なる部分を形成しておくことにより、その表面からＡｌなどの金属をスパイクさせれば、両層と直接オーミックコンタクトをさせることができた。
【００２４】
また、コンタクト孔の大きさが、１辺１μｍ程度以下であれば、殆ど全体的に１本のスパイクで入り込み、それより大きい１０μｍ程度のコンタクト孔では、全体で均一にスパイクしないで、何本にも分れてスパイクすることも判明した。
【００２５】
図１に示される構造にすることにより、コンタクト孔６ａ形成用のマスクと凹溝形成用のマスクとの重ね合せのマージンだけを考慮すればよいため、また、半導体層表面のコンタクト孔はソース領域だけにコンタクトさせれば良いため、非常にセル間隔を小さく形成することができる。たとえば、コンタクト孔の大きさＣを１μｍ程度にすることができ、セル間隔Ａは、１.５〜２μｍに形成することができる。図１に示される例では、ソース電極７とゲート電極５とのショートを避けるため、また、チャネル領域２ａが合金層で侵食されないようにするため、ゲート電極５上も含めた半導体層の表面にＳｉＯ2などの絶縁膜６を形成し、ゲート酸化膜４と離間してコンタクト孔を形成し、ソース電極７が形成されているが、ゲート電極５の上部を充分に酸化して酸化膜を形成しておくことにより、絶縁膜６を設けないで、すなわちコンタクト孔を形成しないで、ソース電極７を形成することができ、マスク精度ギリギリの大きさ、たとえばＤ＝０.４μｍ、Ｅ＝０.３μｍ程度、セル間隔Ａを０.７μｍ程度に小さくすることも可能である。
【００２６】
たとえば従来構造でゲート電極５周囲のゲート酸化膜４の幅Ｅ（図１（ｂ）参照）が０.５μｍ、隣接するゲート酸化膜４の間隔Ｄが４.５μｍ（セル間隔Ａが５μｍ）であったのを、本発明によりＥは同じで、Ｄを２μｍに狭くすると、トランジスタセルの間隔Ａは、５μｍから２.５μｍと半分になり、単位面積当り、セルの数を４倍にすることができる。一方、オン抵抗に影響するゲート幅となるゲート酸化膜周囲の長さは、２／４.５×４（単位面積当りのセルの数）＝１.７８となり、抵抗が１.７８分の１、すなわち電流を１.７８倍にすることができる。同様に、Ｄを１.５μｍ、１μｍ、０.５μｍにすると、それぞれ電流を２.０８倍、２.４７倍、２.７８倍と増やすことができる。現在のたとえばｉ線による微細加工における露光技術の精度では、０.３５μｍ程度にすることができ、この技術を適用すれば、Ｄを０.３５μｍにできるのみならず、ゲート電極の幅Ｅも０.３５μｍ程度にすることができるため、より一層単位面積当りのセルの数を増やすことができ、大電流化することができる。
【００２７】
つぎに、このトレンチ構造のＭＯＳＦＥＴの製造方法について、図２を参照しながら説明をする。まず図２（ａ）に示されるように、ｎ+形半導体基板１ａ上にｎ形半導体層１を５μｍ程度エピタキシャル成長する。そして、その表面からボロンなどのｐ形不純物を拡散しｐ形のチャネル拡散領域２を形成し、ついで、リンなどのｎ形不純物を拡散してｎ+形のソース領域３を形成する。
【００２８】
その後、図１（ｂ）にゲート電極のパターンが示されるような格子状の開口部を有するレジスト膜を半導体層表面全面に形成し、ＲＩＥなどのドライエッチングにより１.５μｍ程度の深さの凹溝を形成する。その後、レジスト膜を除去し、全面にポリシリコンを堆積して凹溝内にポリシリコンを埋め込み、エッチバックなどにより表面のポリシリコン膜を除去する。その後、９００℃程度で、３０分程度の熱処理を行うことにより、図２（ｂ）に示されるように、凹溝内にゲート電極５および０.０５μｍ程度の厚さのゲート酸化膜４を形成する。
【００２９】
ついで、図２（ｃ）に示されるように、半導体層の表面にＳｉＯ2などの絶縁膜６をＣＶＤ法などにより、０.５μｍ程度成膜し、ゲート電極５上を被覆し、その周囲にソース領域３が露出するように開口部６ａを形成する。そして、全面にＡｌなどの金属膜をスパッタリング法などにより３μｍ程度の厚さ成膜し、ソース電極７を形成する。
【００３０】
ついで、チッ素（Ｎ2）の雰囲気で、４００℃程度、３０分程度の熱処理を行うことにより、ソース電極７の金属材料が、図２（ｄ）に示されるように、半導体層のＳｉと合金化し、ソース領域３およびチャネル拡散領域２内にスパイクして、合金層７ａを形成する。この場合、前述のように、この熱処理の温度および時間により、スパイクの深さが変るため、チャネル拡散領域２内に入り込んでオーミックコンタクトが得られると共に、チャネル拡散領域２を突き抜けて半導体層１に達しないように熱処理の条件を制御する必要がある。その後、半導体基板１ａの裏面に、Ｔｉなどの金属をスパッタリングなどにより成膜して、ドレイン電極８を形成することにより、図１（ａ）に示されるトレンチ構造のＭＯＳＦＥＴが得られる。
【００３１】
なお、図２に示される例では、チャネル拡散領域２およびソース領域３用の拡散をしてから、凹溝を形成してゲート電極５を形成したが、半導体層１をエピタキシャル成長した後に、ゲート電極５形成してからチャネル拡散領域２およびソース領域３用の拡散を行ってもよい。
【００３２】
前述の例は、トレンチ構造のＭＯＳＦＥＴであったが、プレーナ型のＭＯＳＦＥＴの例が図３に示されている。このプレーナ型のＭＯＳＦＥＴを得るには、前述の例と同様に、ｎ+形の半導体基板１ａにｎ形の半導体層１をエピタキシャル成長し、その表面にゲート酸化膜４を介してゲート電極５を形成する。そして、そのゲート電極５をマスクとしてｐ形不純物を拡散し、ついでｎ形不純物を拡散することにより、等方的に、しかも最初に拡散した不純物は後の拡散でも再度拡散するため、チャネル拡散領域２は図３に示されるようにゲート電極５の下まで拡散し、ソース領域３との間に間隙部を有してゲート電極５の下にチャネル領域２ａが形成される。
【００３３】
そして、前述の例と同様に、全面に絶縁膜６を成膜し、ソース領域３を露出させる開口部６ａを形成してソース電極７を形成する。さらに、前述と同様の熱処理を行うことにより、スパイクさせ、チャネル拡散領域２およびソース領域３とオーミックコンタクトが得られる合金層７ａを形成し、半導体基板１ａの裏面にドレイン電極８を形成することにより、図３に示されるプレーナ型のＭＯＳＦＥＴが得られる。
【００３４】
前述の例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でも同様である。
【００３５】
【発明の効果】
本発明によれば、ＭＯＳＦＥＴのチャネル拡散領域とソース領域との両方にオーミックコンタクトを得るのに、チャネル拡散領域とソース領域とが縦方向に重なるように形成した部分の表面にソース電極を設け、その金属材料を下層のチャネル拡散領域までスパイクさせてオーミックコンタクトを得ているため、非常に小さな面積で両層にコンタクトさせることができる。その結果、単位面積当りのトランジスタセルの数を非常に増やすことができ、オン抵抗を１／２以下にすることができ、同じ動作電圧で電流を２倍以上に増やすことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態であるトレンチ型ＭＯＳＦＥＴの断面および平面の説明図である。
【図２】図１に示されるＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】本発明による半導体装置のプレーナ型の例を示す断面説明図である。
【図４】従来のプレーナ型ＭＯＳＦＥＴの構造を示す断面説明図である。
【図５】従来のトレンチ構造によるＭＯＳＦＥＴの構造を示す断面説明図である。
【符号の説明】
１ 半導体層
２ チャネル拡散領域
３ ソース領域
４ ゲート酸化膜
５ ゲート電極
７ ソース電極
７ａ 合金層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor device having a gate drive type element such as a vertical MOSFET or an insulated gate bipolar transistor (IGBT) and a method for manufacturing the same. More particularly, the present invention relates to a power gate drive type semiconductor device having a low on-resistance and a large current and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, high-power gate-driven power MOS transistors have a structure in which a large number of transistor cells are formed in parallel in a matrix to increase the current. For example, in a transistor having a planar structure, as shown in FIG. 4, an n-type semiconductor layer (epitaxial growth layer) 21 serving as a drain region is epitaxially grown on an n + -type semiconductor substrate 21a, for example, and p-type is formed on the surface side thereof. A p-type body region 22 is formed by diffusing impurities, and an n + -type source region 23 is formed on the outer periphery of the body region 22. A gate electrode 25 is provided via a gate oxide film 24 on the end of the body region 22 and on the surface side of the semiconductor layer 21 located outside thereof, and a channel region 22a is formed on the outer periphery of the body region. Then, a source electrode (source wiring) 27 is formed of Al or the like through a contact hole provided in the interlayer insulating film 26 so as to be connected to the source region 23, and a drain electrode 28 is formed on the back surface of the semiconductor substrate 21a. It is formed by.
[0003]
On the other hand, the power MOSFET having a trench structure in which the gate electrode is embedded in the groove formed in the semiconductor layer has a groove formed in the semiconductor layer 21 in a lattice shape as shown in FIG. Polysilicon serving as an electrode 25 is buried, and a gate oxide film 24 is formed around the polysilicon by oxidation. A p-type channel diffusion region 22 and an n + -type source region 23 are formed around the gate oxide film 24, and a channel region 22 a is formed in the vertical direction. Is formed. The source electrode 27 is formed so as to make ohmic contact with the source region 23 and the channel diffusion region 22, and the drain electrode 28 is formed on the back surface of the semiconductor substrate 21a as in FIG.
[0004]
Note that the planar structure of the gate electrode in these transistors is formed in an arbitrary shape such as a square, a pentagon, or a hexagon. Also, these transistors are often connected to an inductive load such as a motor. In that case, when the operation is turned off, an electromotive force in the reverse direction may be applied, and the transistor is destroyed. In order to prevent this, as described above, a method of forming a protective diode in the reverse direction between the source and the drain by connecting the source electrode 27 to the channel diffusion region 22 is employed.
[0005]
[Problems to be solved by the invention]
In the transistor for large current as described above, it is important to make as many transistor cells as possible in a chip of a predetermined size and to lower the on-resistance. In order to reduce the on-resistance, it is effective to increase the channel width as much as possible. In the transistor having the structure described above, the width of the channel region 22a formed around the gate electrode (the length around the gate electrode) It is preferable to make the total as much as possible. However, in this type of conventional transistor, since the source electrode is in ohmic contact with the channel diffusion region on the surface of the semiconductor layer, both the source region and the channel diffusion region need to be exposed on the surface of the semiconductor layer, and the source Since a mask overlay margin for diffusing the region and a mask overlay margin between the contact hole and the source region are required, for example, in the structure shown in FIG. 5, the contact hole size C is 2 to 2.5 μm. The cell interval (pitch between the gate electrodes) A is about 4.5 to 5 μm. In this case, the width B of the source region is about 0.8 to 1 μm. Therefore, there is a problem that the cell cannot be sufficiently miniaturized and the on-resistance cannot be sufficiently reduced.
[0006]
The present invention has been made to solve such a problem, and has the same size chip area, the gate width is increased, the on-resistance is reduced, and the insulated gate has a structure capable of increasing the current. It is an object to provide a semiconductor device having a driving element.
[0007]
Another object of the present invention is to provide a method of manufacturing a semiconductor device that has a very small area and can be contacted by a simple process when an element for contacting a source electrode is provided in both a channel diffusion region and a source region. It is in.
[0008]
[Means for Solving the Problems]
As a result of intensive investigations to obtain a semiconductor device capable of obtaining a large current with a small chip size by reducing the on-resistance of the insulated gate semiconductor device, the present inventor usually has Al on the surface of the semiconductor layer. If the metal film is provided as an electrode directly, it spikes into the semiconductor layer and causes problems such as short circuits. Therefore, it is common knowledge to intervene a barrier metal layer. It has been found that the thickness of the metal film to be deposited and the conditions such as heat treatment can be controlled, and that the spiked alloy layer can sufficiently provide ohmic contact with the semiconductor layer. Even when the source electrode is in contact with both the source region and the channel diffusion region, both the layers are good by forming the source region and the channel diffusion region in the vertical direction and then spike the source electrode to the lower channel diffusion region. Have found that a good ohmic contact can be obtained.
[0009]
A semiconductor device according to the present invention is a semiconductor device having an insulated gate driving element for controlling a channel region sandwiched between a source region and a drain region by an insulated gate electrode, and the source is formed on the channel diffusion region forming the channel region. A source electrode connected to the surface of the source region through a contact hole formed in an insulating film provided on the surface of the semiconductor layer including the insulating gate electrode is provided as a metal film. in the structure that will be formed by, by the contact hole is formed to one side in the following size 1 [mu] m, entering as a single spike metal of the source electrode on the source region and the channel diffusion region in the alloy layer is formed between the semiconductor layer, the source region and the channel spread the source electrode through the alloy layer It is ohmic contact to both the pass.
[0010]
With this structure, masking for diffusion of the source region is not necessary, and the alignment margin is only required when forming the contact hole, and not so much, and both the source region and the channel diffusion region are formed on the surface of the semiconductor layer. There is no need to provide a region for contact with the substrate, and only the source region needs to be exposed on the surface, so that the contact hole can be made very small. As a result, the gap between the gate electrodes can be made very narrow, the number of cells can be increased, the gate width is increased, the on-resistance can be reduced, and a high-power semiconductor device capable of obtaining a large current It can be.
[0011]
Specifically, in the insulated gate driving type element, the gate electrode is formed in the groove of the semiconductor layer through a gate oxide film, and the channel diffusion region and the source region are vertically arranged beside the groove. Oh Ri in element of a trench structure formed, or provided the contact hole such that the alloy layer is not in contact with the gate oxide film is spaced apart from the gate oxide film, a gate oxide film on the surface of the semiconductor layer It may be a planar element on which the gate electrode is formed.
[0012]
In addition to silicon, silicon carbide or the like can be used for the semiconductor layer. If the source electrode is aluminum, it can be easily alloyed with silicon or silicon carbide, and an alloy layer can be easily formed by spikes.
[0013]
The method of manufacturing a semiconductor device according to the present invention includes: (a) forming a groove in a first conductivity type semiconductor layer serving as a drain region, and forming a gate electrode in the groove through a gate oxide film; b) forming a channel diffusion region and a source region in a vertical direction by sequentially diffusing a second conductivity type impurity and a first conductivity type impurity in the semiconductor layer around the gate electrode; and (c) the gate electrode and Forming an insulating film on the surface of the source region, and forming a contact hole so that the source region is exposed in the insulating film; and ( d ) forming a source electrode made of a metal film on the surface of the source region. process and, (e) a heat treatment, by spiking metals of the source electrode on the source region and the channel diffusion region, the source electrode is the source region and the switch Forming a channel diffusion region and an alloy layer in ohmic contact respectively, (f) connecting said first conductivity type in the semiconductor layer and electrically possess and forming a drain electrode on a side of said contact hole Is formed in a size of 1 μm or less, and the metal spike is formed of one alloy layer . Here, the order of the steps is not limited, and for example, (a) and (b) may be performed in reverse.
[0014]
By performing this method, the channel diffusion region and the source region can be completely formed in the vertical direction, and a gate-driven semiconductor device having a trench structure can be formed with a very small area.
[0015]
Preferably said alloy layer to form the contact hole so as to be separated from the gate oxide film, since the channel region is no portions being eroded by the alloy layer.
[0016]
Another embodiment of the method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a planar type gate drive semiconductor device. (A ′) A gate is formed on a surface of a first conductivity type semiconductor layer serving as a drain region via a gate oxide film. A step of forming an electrode; and (b ′) a channel region is formed below the gate electrode by sequentially diffusing a second conductivity type impurity and a first conductivity type impurity in the semiconductor layer around the gate electrode. (C) forming an insulating film on the surface of the gate electrode and the source region, and forming a contact hole so that the source region is exposed to the insulating film. forming, (d) forming a source electrode made of a metal film on the source region surface, (e) heat treatment, the source of the metals of the source electrode By spike source region and the channel diffusion region, wherein the steps of the source electrode to form an alloy layer in ohmic contact respectively with said source region and the channel diffusion region, (f) said first conductivity type semiconductor layer and electrically possess and forming a drain electrode connected, one side of the contact hole by forming the following dimensions 1 [mu] m, and forming a spike of the metal at one alloy layer .
[0017]
This method also eliminates the need to expose the surface of the semiconductor layer to contact the channel diffusion region with the source electrode, greatly reducing the cell spacing, increasing the number of cells, and increasing the gate width. A large current can be achieved.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, the semiconductor device of the present invention and the manufacturing method thereof will be described with reference to the drawings. A semiconductor device according to the present invention has a channel diffusion region in which a channel region 2a is formed in a semiconductor layer 1, as shown in FIG. 2 is provided, a source region 3 is formed thereon, and a source electrode 7 is formed of a metal film on the surface of the source region 3. The metal of the source electrode 7 spikes in the source region 3 and the channel diffusion region 2 to form an alloy layer 7a with the semiconductor layer, and the source electrode 7 is connected to the source region 3 and the channel diffusion region via the alloy layer 7a. 2 and ohmic contact.
[0019]
The semiconductor layer 1 is, for example, an n-type semiconductor layer made of silicon and epitaxially grown to a thickness of about 5 μm on an n + -type semiconductor substrate 1a made of silicon and having a high impurity concentration, and p-type impurities made of boron or the like are diffused on the surface thereof. Further, by diffusing n-type impurities such as phosphorus, the p-type channel diffusion region 2 is formed with a thickness of about 1 μm, and the n + -type source region 3 is formed with a thickness of about 0.3 μm. Has been.
[0020]
Then, as shown in the plan view of FIG. 1B, the pitch is approximately 2 μm at intervals (A), and the grooves are in the form of a lattice with a width of about 0.5 μm (E) and a depth of about 1.5 μm. A gate electrode 5 made of polysilicon or the like is formed in the concave groove with a gate oxide film 4 interposed therebetween. An insulating film 6 made of SiO 2 or the like is formed on the entire surface of the semiconductor layer, a contact hole 6a is formed so that the source region 3 is exposed, and a metal film made of Al or the like for forming the source electrode 7 is formed on the surface. The film is formed to a thickness of about 3 μm.
[0021]
In this state, by performing a heat treatment at about 400 ° C. for about 30 minutes, Si is diffused into Al together with the interaction at the interface between the source electrode 7 and the source region 3. The alloy layer with Si advances into the semiconductor layer, and an alloy layer 7a having a sharp tip is formed as shown in FIG. The alloy layer 7a is formed so that the spike depth to the inside thereof changes depending on the temperature and time of the heat treatment, enters the channel diffusion region 2, and does not penetrate the channel diffusion region 2.
[0022]
That is, as described above, the present inventor conducted extensive studies to obtain a semiconductor device capable of reducing the on-resistance of the insulated gate semiconductor device and obtaining a large current with a small chip size. The amount of the metal film provided on the surface entering the semiconductor layer by the spike can be controlled by controlling conditions such as the thickness of the metal film to be deposited and heat treatment, and FIG. As shown in FIG. 5, it has been found that only the source region 3 and the channel diffusion region 2 can be in ohmic contact and can be prevented from penetrating the channel diffusion region 2.
[0023]
The depth of the alloy layer, that is, the so-called spike depth, was deepened by increasing the temperature of the heat treatment or by increasing the time of the heat treatment, and could be controlled very accurately. For example, when an Al film is provided on Si, the spike starts at about 300 ° C., but it is most efficient to perform at about 400 ° C., and the depth of the spike can be accurately controlled. For example, by performing heat treatment at about 400 ° C. for about 30 minutes, spikes are made to a depth of about 0.6 to 0.8 μm, and the source region 3 of about 0.3 μm and the channel diffusion region 2 of about 1 μm are formed. With the diffusion depth, by performing the alloying process under these conditions, there is no possibility of penetrating the channel diffusion region 2 while taking ohmic contact in both layers. As a result, as described above, by forming a portion where the channel diffusion region 2 and the source region 3 overlap in the vertical direction, if a metal such as Al is spiked from the surface, direct ohmic contact with both layers is achieved. I was able to let
[0024]
In addition, if the size of the contact hole is about 1 μm or less per side, it enters almost entirely with one spike, and if the contact hole is about 10 μm larger than that, it does not spike evenly on the whole. It also turned out to be spiked.
[0025]
By adopting the structure shown in FIG. 1, it is only necessary to consider the margin of overlap between the mask for forming the contact hole 6a and the mask for forming the concave groove, and the contact hole on the surface of the semiconductor layer is formed in the source region. Therefore, the cell spacing can be made very small. For example, the size C of the contact hole can be set to about 1 μm, and the cell interval A can be formed to 1.5 to 2 μm. In the example shown in FIG. 1, in order to avoid a short circuit between the source electrode 7 and the gate electrode 5 and to prevent the channel region 2a from being eroded by the alloy layer, the surface of the semiconductor layer including the gate electrode 5 is also included. An insulating film 6 such as SiO 2 is formed, a contact hole is formed apart from the gate oxide film 4, and a source electrode 7 is formed. The oxide film is formed by sufficiently oxidizing the upper portion of the gate electrode 5. Accordingly, the source electrode 7 can be formed without providing the insulating film 6, that is, without forming the contact hole, and the mask accuracy is very small, for example, D = 0.4 μm, E = 0. It is possible to reduce the cell interval A to about 0.7 μm by about 3 μm.
[0026]
For example, in the conventional structure, the width E (see FIG. 1B) of the gate oxide film 4 around the gate electrode 5 is 0.5 μm, and the distance D between adjacent gate oxide films 4 is 4.5 μm (cell spacing A is 5 μm). According to the present invention, when E is the same and D is narrowed to 2 μm, the distance A between the transistor cells is halved from 5 μm to 2.5 μm, and the number of cells per unit area is quadrupled. Can do. On the other hand, the length of the periphery of the gate oxide film, which is the gate width affecting the on-resistance, is 2 / 4.5 × 4 (number of cells per unit area) = 1.78, and the resistance is 1.78. That is, the current can be increased 1.78 times. Similarly, when D is set to 1.5 μm, 1 μm, and 0.5 μm, the current can be increased to 2.08 times, 2.47 times, and 2.78 times, respectively. The accuracy of the exposure technique in the current microfabrication using, for example, i-line can be about 0.35 μm. If this technique is applied, D can be reduced to 0.35 μm, and the width E of the gate electrode is also reduced to 0. Since the thickness can be about .35 μm, the number of cells per unit area can be further increased and the current can be increased.
[0027]
Next, a manufacturing method of the MOSFET having the trench structure will be described with reference to FIG. First, as shown in FIG. 2A, an n-type semiconductor layer 1 is epitaxially grown on an n + -type semiconductor substrate 1a by about 5 μm. Then, a p-type impurity such as boron is diffused from the surface to form a p-type channel diffusion region 2, and then an n-type impurity such as phosphorus is diffused to form an n + -type source region 3.
[0028]
Thereafter, a resist film having a lattice-like opening as shown in FIG. 1B is formed on the entire surface of the semiconductor layer, and a recess having a depth of about 1.5 μm is formed by dry etching such as RIE. Grooves are formed. Thereafter, the resist film is removed, polysilicon is deposited on the entire surface, polysilicon is buried in the concave groove, and the surface polysilicon film is removed by etch back or the like. Thereafter, by performing heat treatment at about 900 ° C. for about 30 minutes, as shown in FIG. 2B, a gate electrode 5 and a gate oxide film 4 having a thickness of about 0.05 μm are formed in the concave groove. To do.
[0029]
Next, as shown in FIG. 2C, an insulating film 6 such as SiO 2 is formed on the surface of the semiconductor layer by a CVD method or the like so as to cover the gate electrode 5 and around it. Opening 6a is formed so that source region 3 is exposed. Then, a metal film such as Al is formed on the entire surface with a thickness of about 3 μm by sputtering or the like to form the source electrode 7.
[0030]
Next, by performing a heat treatment at about 400 ° C. for about 30 minutes in an atmosphere of nitrogen (N 2 ), the metal material of the source electrode 7 is made of Si and Si of the semiconductor layer as shown in FIG. Alloying is performed and spiked in the source region 3 and the channel diffusion region 2 to form the alloy layer 7a. In this case, as described above, the depth of the spike changes depending on the temperature and time of this heat treatment, so that it enters the channel diffusion region 2 to obtain an ohmic contact, and penetrates the channel diffusion region 2 to the semiconductor layer 1. It is necessary to control the heat treatment conditions so as not to reach it. Thereafter, a metal such as Ti is formed on the back surface of the semiconductor substrate 1a by sputtering or the like to form the drain electrode 8, thereby obtaining a MOSFET having a trench structure shown in FIG.
[0031]
In the example shown in FIG. 2, after the diffusion for the channel diffusion region 2 and the source region 3, the concave electrode is formed to form the gate electrode 5. However, after the semiconductor layer 1 is epitaxially grown, the gate electrode 5 may be formed and then diffusion for the channel diffusion region 2 and the source region 3 may be performed.
[0032]
Although the above example is a MOSFET having a trench structure, an example of a planar type MOSFET is shown in FIG. In order to obtain this planar MOSFET, an n-type semiconductor layer 1 is epitaxially grown on an n + -type semiconductor substrate 1a and a gate electrode 5 is formed on the surface of the planar MOSFET via a gate oxide film 4 in the same manner as in the previous example. To do. Then, the p-type impurity is diffused by using the gate electrode 5 as a mask, and then the n-type impurity is diffused, so that the first diffused impurity is diffused again in the later diffusion. 3 diffuses to the bottom of the gate electrode 5 as shown in FIG. 3, and a channel region 2 a is formed under the gate electrode 5 with a gap between the source region 3.
[0033]
Then, similarly to the above-described example, the insulating film 6 is formed on the entire surface, the opening 6a exposing the source region 3 is formed, and the source electrode 7 is formed. Further, by performing a heat treatment similar to that described above, spikes are formed to form an alloy layer 7a that can provide ohmic contact with the channel diffusion region 2 and the source region 3, and a drain electrode 8 is formed on the back surface of the semiconductor substrate 1a. The planar type MOSFET shown in FIG. 3 is obtained.
[0034]
The above example is an example of a vertical MOSFET, but the same applies to an insulated gate bipolar transistor (IGBT) in which a bipolar transistor is further formed in the vertical MOSFET.
[0035]
【Effect of the invention】
According to the present invention, in order to obtain ohmic contact in both the channel diffusion region and the source region of the MOSFET, the source electrode is provided on the surface of the portion formed so that the channel diffusion region and the source region overlap in the vertical direction, Since the ohmic contact is obtained by spiking the metal material to the lower channel diffusion region, both layers can be contacted in a very small area. As a result, the number of transistor cells per unit area can be greatly increased, the on-resistance can be reduced to ½ or less, and the current can be increased more than twice at the same operating voltage.
[Brief description of the drawings]
FIG. 1 is an explanatory view of a cross-section and a plane of a trench MOSFET that is an embodiment of a semiconductor device of the present invention.
2 is an explanatory cross-sectional view showing a manufacturing step of the MOSFET shown in FIG. 1. FIG.
FIG. 3 is an explanatory cross-sectional view showing an example of a planar type semiconductor device according to the present invention.
FIG. 4 is a cross-sectional explanatory view showing the structure of a conventional planar type MOSFET.
FIG. 5 is a cross-sectional explanatory view showing the structure of a MOSFET having a conventional trench structure.
[Explanation of symbols]
1 semiconductor layer 2 channel diffusion region 3 source region 4 gate oxide film 5 gate electrode 7 source electrode 7a alloy layer

Claims (7)

ソース領域とドレイン領域とで挟まれるチャネル領域を絶縁ゲート電極により制御する絶縁ゲート駆動型素子を有する半導体装置であって、前記チャネル領域を形成するチャネル拡散領域上にソース領域が形成される部分を少なくとも有し、前記絶縁ゲート電極を含めた前記半導体層の表面に設けられる絶縁膜に形成されるコンタクト孔を介して前記ソース領域表面に接続されるソース電極が金属膜により形成される構造であり、前記コンタクト孔が１辺を１μm以下の大きさに形成されることにより、前記ソース電極の金属が前記ソース領域および前記チャネル拡散領域内に１本のスパイクとして入り込んで半導体層との合金層が形成され、該合金層を介して前記ソース電極が前記ソース領域および前記チャネル拡散領域との両方にオーミックコンタクトされてなる半導体装置。A semiconductor device having an insulated gate driving element for controlling a channel region sandwiched between a source region and a drain region by an insulated gate electrode, wherein a portion where the source region is formed on the channel diffusion region forming the channel region having at least, the source electrode connected to the source region surface via a contact hole formed in an insulating film provided on a surface of the semiconductor layer including the insulating gate electrode be a structure that will be formed by a metal film by the contact hole is formed to one side in the following size 1 [mu] m, an alloy of the semiconductor layer enters as a single spike metal of the source electrode on the source region and the channel diffusion region A layer is formed, through which the source electrode is ohmic on both the source region and the channel diffusion region. Semiconductor device formed by contact. 前記絶縁ゲート駆動型素子が、半導体層の凹溝内にゲート酸化膜を介して前記ゲート電極が形成され、該凹溝の横に前記チャネル拡散領域とソース領域が縦方向に形成されるトレンチ構造の素子であり、前記合金層が前記ゲート酸化膜と接触しないように前記コンタクト孔が前記ゲート酸化膜と離間して設けられてなる請求項１記載の半導体装置。The insulated gate driving type element has a trench structure in which the gate electrode is formed in a concave groove of a semiconductor layer through a gate oxide film, and the channel diffusion region and the source region are formed in the vertical direction beside the concave groove. Ri Ah in the element, the semiconductor device of the alloy layer is the gate oxide film and the contact with not the contact hole is the gate oxide film and apart from Ru claim 1, wherein Na provided such. 前記絶縁ゲート駆動型素子が、半導体層の表面にゲート酸化膜を介して前記ゲート電極が形成されるプレーナ型素子である請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the insulated gate driving element is a planar element in which the gate electrode is formed on a surface of a semiconductor layer via a gate oxide film. 前記半導体層がシリコンまたは炭化シリコンであり、前記ソース電極がアルミニウムからなる請求項１、２または３記載の半導体装置。  4. The semiconductor device according to claim 1, wherein the semiconductor layer is made of silicon or silicon carbide, and the source electrode is made of aluminum. （ａ）ドレイン領域とする第１導電形の半導体層にトレンチを形成し、該トレンチ内にゲート酸化膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極周囲の前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することによりチャネル拡散領域およびソース領域を縦方向に形成する工程と、
（ｃ）前記ゲート電極および前記ソース領域の表面に絶縁膜を形成すると共に、該絶縁膜に前記ソース領域が露出するようにコンタクト孔を形成する工程と、
（ｄ）前記ソース領域表面に金属膜からなるソース電極を形成する工程と、
（ｅ）熱処理を施し、前記ソース電極の金属を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、
（ｆ）前記第１導電形半導体層と電気的に接続してドレイン電極を形成する工程
とを有し、前記コンタクト孔を１辺が１μｍ以下の大きさに形成することにより、前記金属のスパイクを１本の合金層で形成することを特徴とする半導体装置の製法。(A) forming a trench in the first conductivity type semiconductor layer serving as a drain region, and forming a gate electrode in the trench through a gate oxide film;
(B) forming a channel diffusion region and a source region in a vertical direction by sequentially diffusing a second conductivity type impurity and a first conductivity type impurity in the semiconductor layer around the gate electrode;
(C) forming an insulating film on the surfaces of the gate electrode and the source region, and forming a contact hole so that the source region is exposed in the insulating film;
( D ) forming a source electrode made of a metal film on the surface of the source region;
(E) a heat treatment, by spiking metals of the source electrode on the source region and the channel diffusion region, the steps of the source electrode to form an alloy layer of each ohmic contact with said source region and the channel diffusion region ,
(F) said first conductivity type semiconductor layer and electrically connected to chromatic and forming a drain electrode, by one side of the contact hole is formed in a size smaller than the 1 [mu] m, the spike of the metal Is formed with a single alloy layer . 前記合金層が前記ゲート酸化膜から離間するように前記コンタクト孔を形成する請求項５記載の半導体装置の製法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the contact hole is formed so that the alloy layer is separated from the gate oxide film. （ａ'）ドレイン領域とする第１導電形の半導体層の表面にゲート酸化膜を介してゲート電極を形成する工程と、
（ｂ'）前記ゲート電極周囲の前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することにより、前記ゲート電極の下側にチャネル領域が形成されるようにチャネル拡散領域およびソース領域を形成する工程と、
（ｃ）前記ゲート電極および前記ソース領域の表面に絶縁膜を形成すると共に、該絶縁膜に前記ソース領域が露出するようにコンタクト孔を形成する工程と、
（ｄ）前記ソース領域表面に金属膜からなるソース電極を形成する工程と、
（ｅ）熱処理を施し、前記ソース電極の金属を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、
（ｆ）前記第１導電形半導体層と電気的に接続してドレイン電極を形成する工程
とを有し、前記コンタクト孔を１辺が１μｍ以下の大きさに形成することにより、前記金属のスパイクを１本の合金層で形成することを特徴とする半導体装置の製法。(A ′) forming a gate electrode on the surface of the semiconductor layer of the first conductivity type serving as a drain region via a gate oxide film;
(B ′) a channel diffusion region and a channel region so that a channel region is formed under the gate electrode by sequentially diffusing a second conductivity type impurity and a first conductivity type impurity in the semiconductor layer around the gate electrode; Forming a source region;
(C) forming an insulating film on the surfaces of the gate electrode and the source region, and forming a contact hole so that the source region is exposed in the insulating film;
( D ) forming a source electrode made of a metal film on the surface of the source region;
(E) a heat treatment, by spiking metals of the source electrode on the source region and the channel diffusion region, the steps of the source electrode to form an alloy layer of each ohmic contact with said source region and the channel diffusion region ,
(F) said first conductivity type semiconductor layer and electrically connected to chromatic and forming a drain electrode, by one side of the contact hole is formed in a size smaller than the 1 [mu] m, the spike of the metal Is formed with a single alloy layer .
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