JP4246334B2 - Field effect transistor - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は電界効果型トランジスタに関し、特に、電源回路等に多用されるパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴの構造としては、基板表面に沿って横方向にチャネルを形成するＤＭＯＳＦＥＴ構造が多く用いられているが、かかる構造では、オン抵抗低減のためユニットセルを微細化することが困難で、高集積化を図ることが困難であるという指摘がある。
【０００３】
このため、トレンチ構造のＭＯＳＦＥＴが最近注目されている。トレンチ構造のＭＯＳＦＥＴは、微細化、高集積化が容易であるため、オン抵抗の低減を図ることができる。
【０００４】
図３０、図３１(ａ)、(ｂ)の符号１０１に、従来のトレンチ型パワーＭＯＳＦＥＴを示す。図３１(ａ)は、図３０のＸ−Ｘ線断面図であり、図３１(ｂ)は、図３０のＹ−Ｙ線断面図である。なお、図３０には、後述するソース電極膜１２９は図示していない。
【０００５】
このパワーＭＯＳＦＥＴ１０１は、図３１(ａ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-型エピタキシャル層からなるドレイン層１１２と、Ｐ型のボディ領域１１５とが順次形成されてなる半導体基板１０５を有している。
【０００６】
ボディ領域１１５には、底部がドレイン層１１２内部まで達し、断面が矩形の溝１１８1、１１８2が複数本形成されている。各溝１１８1、１１８2は、半導体基板１０５上では図３０に示すように帯状に配置されている。
【０００７】
互いに隣接する溝１１８1、１１８2の間の位置には、ボディ領域１１５の表面から所定深さにＰ+型不純物が拡散されてなるオーミック拡散層１２５1が形成されている。オーミック拡散層１２５1は、図３０に示すように、半導体基板１０５上では、溝１１８1、１１８2と平行になるように帯状に配置されている。
【０００８】
オーミック拡散層１２５1の両側には、ボディ領域１１５の表面からドレイン層１１２に達しない程度の深さまで、帯状のＮ+型のソース拡散層１２４1、１２４2が形成されている。
【０００９】
他方、各溝１１８1、１１８2の内周面及び底面にはゲート絶縁膜１１９1、１１９2がそれぞれ形成されており、各ゲート絶縁膜１１９1、１１９2の表面には、溝１１８1、１１８2内部を充填し、その上端が溝１１８1、１１８2の開口部から突き出された状態でポリシリコンゲート１３０1、１３０2が形成されている。このポリシリコンゲート１３０1、１３０2は、溝１１８1、１１８2上に配置されている。
【００１０】
ポリシリコンゲート１３０1、１３０2の上部には、ＰＳＧ(Phoso-Silicate Glass)膜１２８1、１２８2が形成され、このＰＳＧ膜１２８1、１２８2と半導体基板１０５の表面とを被覆するようにＡｌからなるソース電極膜１２９が形成されている。各ポリシリコンゲート１３０1、１３０2とソース電極膜１２９とは、ＰＳＧ膜１２８1、１２８2によって電気的に絶縁されるようにされている。
【００１１】
このような構造のパワーＭＯＳＦＥＴ１０１では、ソース電極膜１２９とドレイン層１１２との間に高電圧を印加した状態で、各ポリシリコンゲート１３０1、１３０2とソース拡散層１２４1、１２４2との間に閾値電圧以上の電圧を印加すると、ゲート酸化膜１１９1、１１９2とボディ領域１１５の界面に反転層が形成され、その反転層を通ってドレイン層１１２からソース拡散層１２４1、１２４2に電流が流れる。
【００１２】
上述したトレンチ構造のＭＯＳＦＥＴ１０１では、パターンを微細化することによりオン抵抗を低減することは可能であるが、ゲート幅が長くなるのでゲート・ドレイン間の容量が上昇してしまう。特に、パワーＭＯＳＦＥＴ１０１をＤＣ／ＤＣコンバータ等に用いた場合には、高効率化のため、オン抵抗とともにゲート・ドレイン間の容量を減少させる必要があるので、ゲート・ドレイン間の容量低減が望まれていた。
【００１３】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、オン抵抗と共にゲート・ドレイン間の容量を低減することが可能となる技術を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は電界効果トランジスタであって、第１導電型のドレイン層と、前記第１導電型とは反対の極性の第２導電型であって、前記ドレイン層上に配置されたボディ領域と、前記ボディ領域表面から形成され、底部が前記ドレイン層内部に達する複数の孔と、前記第１導電型であって、前記孔周囲に配置され、底面が前記ドレイン層とは離間したソース拡散層と、前記孔内周と底面に形成されたゲート絶縁膜と、前記ドレイン層と前記ボディ領域と前記ソース拡散層とは前記ゲート絶縁膜で絶縁された状態で、前記孔内に、前記ソース拡散層から前記ドレイン層に亘って充填されたゲート電極プラグと、前記ソース拡散層に接続されたソース電極膜とを有し、前記孔の開口形状は正方形であり、前記孔は、前記正方形の一辺と同じ長さの間隔を開け、辺を対向させて直線上に配置されている。
請求項２記載の発明は、請求項１記載の電界効果トランジスタであって、前記ゲート電極プラグ間は、前記ソース電極膜とは絶縁されたゲート電極膜で接続されている。
請求項３記載の発明は、請求項１又は請求項２のいずれか１項記載の電界効果トランジスタであって、前記ボディ領域と同じ導電型であって、表面が前記ボディ領域よりも高濃度のオーミック拡散層が前記孔と前記ソース拡散層とで形成されたセル間に配置されている。
請求項４記載の発明は、請求項３記載の電界効果トランジスタであって、前記オーミック拡散層は前記ソース電極膜に接続されている。
請求項５記載の発明は、請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタであって、前記孔は矩形形状である。
請求項６記載の発明は、請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタであって、前記ドレイン層には、ドレイン電極膜が接続されている。
【００１５】
本発明の電界効果トランジスタは、底部がドレイン層内部に達する複数の孔と、孔内に充填されたゲート電極プラグを有しており、ソース拡散層とドレイン層との間に高電圧を印加した状態で、ゲート電極プラグに電圧を印加すると、ドレイン層からソース拡散層へと電流が流れ、いわゆるトレンチ型の電界効果トランジスタを構成している。
【００１６】
従来のトレンチ型の電界効果トランジスタは、溝を形成して、溝の両側にチャネル領域を形成している。溝の底面積は大きいので、溝内に充填されたゲート電極が、ゲート絶縁膜を介してドレイン層と対向する面積は大きかった。
【００１７】
これに対し、本発明の電界効果トランジスタのように、溝ではなく複数の孔を半導体基板上に形成した場合には、孔の底面積は、溝の底面積に比して小さくなり、孔内に充填されたゲート電極プラグが、ドレイン層とゲート絶縁膜を介して対向する面積は、従来に比して小さくなる。ゲート・ドレイン間の容量は、ゲート電極とドレイン層との対向する面積に比例するので、ゲート・ドレイン間の容量は従来に比して小さくなる。
【００１８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図１、図２(ａ)、(ｂ)の符号１に、本発明の一実施形態のトレンチ型パワーＭＯＳＦＥＴを示す。図２(ａ)は、図１のＡ−Ａ線断面図であり、図２(ｂ)は、図１のＢ−Ｂ線断面図である。
【００１９】
このパワーＭＯＳＦＥＴ１は、図２(ａ)に示すように、Ｎ+型のシリコン基板１１の表面に、Ｎ-型エピタキシャル層からなるドレイン層１２と、Ｐ型のボディ領域１５とが順次形成されてなる半導体基板５を有している。
【００２０】
ボディ領域１５には、ボディ領域１５の表面から所定深さに複数のオーミック拡散層２５1、２５2、２５3が形成されている。図１に示すように、半導体基板５上ではオーミック拡散層２５1、２５2、２５3は直線上に配置されており、互いに平行になっている。
【００２１】
各オーミック拡散層２５1、２５2、２５3の間には、ボディ領域１５の表面からドレイン層１２に達しない程度の深さまで、Ｎ+型のソース拡散層２４1、２４2がそれぞれ形成されている。
【００２２】
各ソース拡散層２４1、２４2には、底部がドレイン層１２内部まで達し、断面及び開口が矩形の複数の孔１８11〜１８15、１８21〜１８25がそれぞれ設けられている。それぞれの孔１８11〜１８15、１８21〜１８25は図１に示すように、半導体基板５上に所定ピッチで直線上に配置され、オーミック拡散層２５1、２５2、２５3と平行になるように配置されている。
【００２３】
各孔１８11〜１８15、１８21〜１８25には、その底面及び内周面から、開口周辺のソース拡散層２４1、２４2にわたって、帯状のゲート絶縁膜１９1、１９2がそれぞれ形成されており、各ゲート絶縁膜１９1、１９2の表面には、各孔１８11〜１８15、１８21〜１８25の内部を充填するように、ポリシリコンからなるゲート電極プラグ３０11〜３０15、３０21〜３０25がそれぞれ設けられている。各ゲート電極プラグ３０11〜３０15、３０21〜３０25は、その上端がソース拡散層２４1、２４2の下端よりも上方に位置し、下端はドレイン層１２の上端よりも下方に位置するようにされており、それぞれゲート絶縁膜１９11〜１９15、１９21〜１９25によってボディ領域１５及びソース拡散層２４1、２４2と絶縁されている。
【００２４】
各ゲート電極プラグ３０11〜３０15、３０21〜３０25の上部には、同じポリシリコンからなるゲート電極膜４０1、４０2がそれぞれ設けられている。このゲート電極膜４０1、４０2は、それぞれが孔１８11〜１８15、１８21〜１８25及びその周辺を被覆するように形成され、半導体基板５上では図１に示すように直線上に配置されている。またゲート電極膜４０1、４０2はゲート絶縁膜１９1、１９2によって、ソース拡散層２４1、２４2と電気的に絶縁されている。
【００２５】
ゲート電極膜４０1、４０2の上部には、各ゲート電極膜４０1、４０2を被覆するようにＰＳＧ(Phoso-Silicate Glass)膜からなる絶縁膜２８1、２８2が形成されており、絶縁膜２８1、２８2と半導体基板５の表面とを被覆するようにＡｌからなるソース電極膜２９が形成されている。ゲート電極膜４０とソース電極膜２９とは、絶縁膜２８1、２８2によって電気的に絶縁されている。また、半導体基板５の裏面には、金属膜からなるドレイン電極膜５１が形成されている。
【００２６】
このような構造のパワーＭＯＳＦＥＴ１では、ソース電極膜２９とドレイン電極膜５１との間に高電圧を印加した状態で、ゲート電極膜４０1、４０2とソース拡散層２４1、２４2との間に閾値電圧以上の電圧を印加すると、ゲート酸化膜１９1、１９2とボディ領域１５との界面に反転層が形成され、その反転層を通ってドレイン層１２からソース拡散層２４1、２４2に電流が流れる。
なお、本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型としている。
【００２７】
以下で、図３乃至図２２を参照しながら、上述した本実施形態のパワーＭＯＳＦＥＴ１の製造工程について説明する。
なお、図３(ａ)〜図１７(ａ)は、製造工程上の図１のＡ−Ａ線に対応する断面図であり、図３(ｂ)〜図１７(ｂ)は、同様に図１のＢ−Ｂ線に対応する断面図である。
【００２８】
まず、抵抗率が３×１０-3Ω・cmであるＮ+型シリコン基板１１の表面上に、厚み４〜５μｍで抵抗率が０．３Ω・cmのＮ-型シリコン単結晶をエピタキシャル成長させ、ドレイン層１２を形成する(図３(ａ)、図３(ｂ))。
【００２９】
次に、熱酸化処理をし、ドレイン層１２の全表面にSiO2膜１３を成膜する(図４(ａ)、図４(ｂ))。そのSiO2膜１３を介してドレイン層１２の全表面にＰ型不純物であるボロンイオン(Ｂ+)を注入した後、熱処理するとＰ型不純物がドレイン層１２内で拡散し、ドレイン層１２内に、その表面から１．５μｍの深さまでボディ領域１５が形成される(図５(ａ)、図５(ｂ))。
【００３０】
次いで、半導体基板５表面に、帯状の開口部を有するレジスト膜(図示せず)を形成し、そのレジスト膜をマスクにし、開口部底面に露出するSiO2膜１３を介して、ボディ領域１５内にボロンイオンを注入すると、ボディ領域１５内に、ボロンを不純物とするＰ型の高濃度領域が形成される。
【００３１】
レジスト膜を除去した後、所定時間の熱処理をすると、Ｐ型の高濃度領域が拡散される。その平面図を図１８に示す。図１８に示すように、ボディ領域１５内には帯状のオーミック拡散層２５(図１８には３本のオーミック拡散層２５1〜２５3が示されている)が形成される。
【００３２】
図６(ａ)、(ｂ)は、その状態の断面図であり、図６(ａ)は、図１８のＣ−Ｃ線断面図、図６(ｂ)は、図１８のＤ−Ｄ線断面図である。図６(ａ)では、オーミック拡散層２５の断面が示されているが、図１８のＤ−Ｄ線はオーミック拡散層２５を横断していないので、図６(ｂ)にはオーミック拡散層２５は現れない。
【００３３】
次いで、SiO2膜１３上にレジスト膜(図示せず)を形成し、帯状のオーミック拡散層２５1、２５2、２５3の間に帯状の開口を形成する。そのレジスト膜をマスクにし、開口部底面に露出するSiO2膜１３を介して、ボディ領域１５内にリンイオン(Ｐ+)を注入すると、ボディ領域１５内に、リンイオンを不純物とするＮ型の高濃度領域が形成される。
【００３４】
レジスト膜を除去した後、所定時間の熱処理をすると、Ｎ型の高濃度領域が拡散される。その平面図を図１９に示す。図１９に示すように、オーミック拡散層２５1〜２５3の間に、ソース拡散層２４1、２４2が形成される。
【００３５】
図７(ａ)、(ｂ)は、その状態の断面図であり、図７(ａ)は、図１９のＥ−Ｅ線断面図、図７(ｂ)は、図１９のＦ−Ｆ線断面図である。図７(ａ)に示すように、ソース拡散層２４1、２４2は、ボディ領域１５の底部に達しない程度の深さまで拡散されている。図７(ａ)では、２本のソース拡散層２４1、２４2の断面が示されているが、図１９のＦ−Ｆ線は一方のソース拡散層２４2を横断していないので、図７(ｂ)には一方のソース拡散層２４2は現れない。
【００３６】
次に、レジスト膜を除去した後、ＣＶＤ法でSiO2膜１３上に厚いSiO2膜１６を成膜し(図８(ａ)、図８(ｂ))、厚いSiO2膜１６の表面に、図示しないレジスト膜を形成する。次いでレジスト膜をパターニングして、各ソース拡散層２４1、２４2の内側に、ソース拡散層２４1、２４2の幅より一辺が小さい正方形の開口を所定ピッチで列設する。
【００３７】
このレジスト膜をマスクにしてSiO2膜１６、１３をエッチング・除去すると、SiO2膜１６、１３に正方形の開口１７が所定ピッチで列設される。その平面図を図２０に示す。図２０には１０個の開口１７11〜１７15、１７21〜１７25を示しており、各開口１７11〜１７15、１７21〜１７25はここでは一辺が１μｍであり、ピッチは１μｍである。これらの開口１７11〜１７15、１７21〜１７25の底面からは、ボディ領域１５の表面の一部が露出している。
【００３８】
図９(ａ)、図９(ｂ)は、その状態の断面図であり、図９(ａ)は、図２０のＧ−Ｇ線断面図、図９(ｂ)は図２０のＨ−Ｈ線断面図である。図２０のＧ−Ｇ線は２個の開口１７21、１７11のみを横断し、Ｈ−Ｈ線も２個の開口１７12、１７11のみを横断しているので、図９(ａ)、(ｂ)には、２個の開口１７21、１７11と、２個の開口１７12、１７11のみをそれぞれ示している。
【００３９】
次いでレジスト膜を除去し、開口１７11〜１７15、１７21〜１７25が形成されたSiO2膜１６、１３をマスクにして、反応性イオンエッチング等の異方性エッチングを所定時間行う。すると各開口１７11〜１７15、１７21〜１７25の形成された領域のソース拡散層２４1、２４2及びボディ領域１５がエッチングされ、底部がドレイン層１２内部まで達し、幅が１．０μｍ程度で断面が矩形の孔１８11〜１８15、１８21〜１８25が形成される(図１０(ａ)、図１０(ｂ))。これらの孔１８11〜１８15、１８21〜１８25の深さはボディ領域１５の厚みよりも大きく、その底面は、ドレイン層１２の上端より下方に位置するようになっている。
【００４０】
この状態からSiO2膜１６、１３を除去すると、オーミック拡散層２５1〜２５3及びソース領域２４1、２４2の表面が露出する。その状態での平面図を図２１に示す。図２１に示すように、孔１８11〜１８15、１８21〜１８25はソース拡散層２４1、２４2内にそれぞれ所定ピッチ(１μｍ)で列設される。
【００４１】
図１１(ａ)、図１１(ｂ)は、その状態の断面図であり、図１１(ａ)は図２１のＫ−Ｋ線断面図、図１１(ｂ)は、図２１のＪ−Ｊ線断面図である。図１１(ａ)、(ｂ)には、孔１８の断面がそれぞれ示されているが、図２１のＫ−Ｋ線は２個の孔１８21、１８11のみを横断し、Ｊ−Ｊ線も２個の孔１８12、１８11のみを横断しているので、図１１(ａ)、(ｂ)には、２個の孔１８21、１８11と、２個の孔１８12、１８11のみをそれぞれ示している。
【００４２】
その後、熱酸化処理を行うと、シリコン酸化膜からなるゲート絶縁膜１９が全面に成膜される(図１２(ａ)、図１２(ｂ))。ここではゲート絶縁膜１９は膜厚５００Åに形成した。
【００４３】
次いで、ＣＶＤ法で、リンがドープされたポリシリコンを成長させ、孔１８11〜１８15、１８21〜１８25の内部を充填してゲート電極プラグ３０11〜３０15、３０21〜３０25を形成するとともに、半導体基板５表面を被覆するゲート電極膜４０を形成する。(図１３(ａ)、図１３(ｂ))。
【００４４】
次に、各孔１８11〜１８15、１８21〜１８25の一辺よりも幅が広い帯状のレジスト膜(図示せず)を、各ソース拡散領域２４1、２４2上に形成する。
次いでそのレジスト膜をマスクにしてゲート電極膜４０のエッチングを行い、ゲート電極膜４０をパターニングした後、レジスト膜を除去する。図２２に、その状態の平面図を示す。図２２に示すように、パターニングされたゲート電極膜４０1、４０2は、孔１８11〜１８15、１８21〜１８25を被覆するように、ソース拡散層２４1、２４2上でそれぞれ帯状に配置されている。
【００４５】
図１４(ａ)、図１４(ｂ)は、その状態の断面図であって、図１４(ａ)は図２２のＬ−Ｌ線断面図、図１４(ｂ)は図２２のＭ−Ｍ線断面図である。図１４(ａ)にはゲート電極膜４０1、４０2の断面が示されているが、図２２のＭ−Ｍ線は一方のゲート電極膜４０2を横断していないので、一方のゲート電極膜４０2は図１４(ｂ)には示されていない。
【００４６】
各ゲート電極プラグ３０11〜３０15、３０21〜３０25は各ゲート絶縁膜１９11〜１９15、１９21〜１９25とそれぞれ密着しており、下端がドレイン層１２の表面よりも下方に位置している。すなわち、ゲート電極プラグ３０11〜３０15、３０21〜３０25の上端は、孔１８11〜１８15、１８21〜１８25周辺のソース拡散層２４1、２４2の下端よりも上方に位置し、下端は上述したようにドレイン層１２の上端よりも下方に位置している。従って、ゲート電極プラグ３０11〜３０15、３０21〜３０25は、孔１８11〜１８15、１８21〜１８25の内周面で、ドレイン層１２とボディ領域１５とソース拡散層２４1、２４2に亘って配置されることになる。
【００４７】
次に、半導体基板５上全面にＰＳＧ膜をＣＶＤ法により形成して、層間絶縁膜２８を形成する(図１５(ａ)、図１５(ｂ))。
次いで、ゲート電極膜４０1、４０2上に、ゲート電極膜４０1、４０2の幅よりも幅が広い帯状のレジスト膜を形成し、このレジスト膜をマスクにして層間絶縁膜２８及びゲート絶縁膜をエッチングすると、レジスト膜で被覆されていないゲート電極膜４０1、４０2の間にある層間絶縁膜２８及びゲート絶縁膜１９が除去され、オーミック拡散層２５とソース拡散層２４1、２４2とが露出する。残存した層間絶縁膜２８1、２８2は、ゲート電極膜４０1、４０2を被覆するように残存する。その後レジスト膜を除去する(図１６(ａ)、図１６(ｂ))。
【００４８】
次に、Ａｌ薄膜を蒸着法で全面に形成し、パターニングして、Ａｌ薄膜からなるソース電極膜２９を形成する(図１７(ａ)、図１７(ｂ))。その後、スパッタ法などにより金属膜からなるドレイン電極膜５１を半導体基板５の裏面に成膜することにより、図１、図２(ａ)、(ｂ)に示したパワーＭＯＳＦＥＴ１が形成される。
【００４９】
溝１１８1、１１８2内にポリシリコンゲート１３０1、１３０2が充填された従来のパワーＭＯＳＦＥＴ１０１では、溝１１８1、１１８2の底面がドレイン層１１２とゲート絶縁膜１１９1、１１９2を介して対向する。溝１１８1、１１８2は基板表面に亘って形成されるため、溝１１８1、１１８2の底面積は比較的大きかった。
【００５０】
これに対し、上記の工程を経て形成されたパワーＭＯＳＦＥＴ１は、ゲート電極プラグ３０11〜３０15、３０21〜３０25の底面積の総計は、溝１１８1、１１８2の底面積の総計に比して小さくなる。このため、溝１１８1、１１８2を設け、その内部にポリシリコンゲート１３０1、１３０2が形成された従来のトレンチ型パワーＭＯＳＦＥＴ１０１に比して、ゲート電極プラグ３０11〜３０15、３０21〜３０25がドレイン層１２と対向する面積が小さくなり、この面積に比例するゲート・ドレイン間の容量を、従来に比して低減することができる。
【００５１】
本実施形態のパワーＭＯＳＦＥＴ１が、従来に比してどの程度ゲート・ドレイン間の容量を低減することができるかについて、以下で説明する。
本実施形態のパワーＭＯＳＦＥＴ１の孔１８は、図２３(ａ)に示すように、一辺がｘの正方形であり、互いに隣接する孔１８は、孔１８の一辺と同じ間隔ｘをおいて直線上に配置されているものとする。他方、従来のパワーＭＯＳＦＥＴ１０１の溝１１８は、図２３(ｂ)に示すように、幅がｘであるものとする。また、孔１８、溝１１８の底面は、ともにドレイン層１２、１１２の表面よりΔｚだけ低い位置に位置するものとする。
【００５２】
従来のパワーＭＯＳＦＥＴ１０１において、図２３(ｂ)に示す溝１１８を含む、長さ２ｘ、幅ｘの長方形の領域１５０では、ポリシリコンゲート１３０とドレイン層１１２とが対向する部分の面積ΔＳ101は、溝１１８の底面積と、ドレイン層に面した溝１１８の側面積との和になる。溝１１８の底面積は、図２３(ｂ)より２ｘ・ｘであって、ドレイン層に面した溝１１８の側面積は、長さ２ｘと、溝１１８のドレイン層１１２の表面からの深さΔｚとの積を２倍したものであるので、ΔＳ101は、
【００５３】

Figure 0004246334
となる。
【００５４】
本実施形態のパワーＭＯＳＦＥＴ１において、上述の長方形の領域１５０と同じ面積の領域を、図２３(ａ)の符号５０に示す。この領域５０は、孔１８を含む長さ２ｘ、幅ｘの長方形の領域である。
【００５５】
この領域５０において、ゲート電極プラグ３０とドレイン層１２とが対向する部分の面積ΔＳ1は、溝１８の底面積と、ドレイン層に面する孔１８の側面積との和となる。孔１８の底面積は図２３(ａ)よりｘ2であって、ドレイン層に面する孔１８の側面積は、孔１８の外周(４ｘ)と、孔１８のドレイン層１２の表面からの深さΔｚとの積であるため、ΔＳ1は、
【００５６】
Figure 0004246334
となる。
【００５７】
このように、ΔＳ1は、ΔＳ101に比してｘ2だけ面積が小さい。ｘを１μｍとし、Δｚを０．３μｍとすると、
Figure 0004246334
となり、
【００５８】
Figure 0004246334
となるので、ΔＳ1は、ΔＳ101の６９％になり、３１％面積を小さくすることができる。ΔＳ1、ΔＳ101はゲート・ドレイン間の容量に比例するので、ゲート・ドレイン間の容量を従来に比して３１％低減することができることがわかる。
【００５９】
このとき、領域１５０においてはチャネルは溝１１８の両側に沿って形成されるので、領域１５０のチャネル幅Ｗ101は、
Figure 0004246334
となる。
【００６０】
これに対し、領域５０では、チャネルは孔１８の周囲の四辺に沿って形成されるので、領域５０のチャネル幅Ｗ1は、
Figure 0004246334
となり、図２２(ａ)の領域５０と、図２(ｂ)の領域１５０とでは、それぞれのチャネル幅Ｗ1、Ｗ101はともに４ｘとなり、等しくなる。このように、本実施形態のパワーＭＯＳＦＥＴ１では、従来のチャネル幅Ｗ101と同じチャネル幅Ｗ1を維持しつつ、ゲート電極プラグ３０とドレイン層１２との間の容量を低減できる。かかるパワーＭＯＳＦＥＴ１をＤＣ／ＤＣコンバータ等に用いた場合には、オン抵抗を増加させることなくゲート・ドレイン間の容量を低減することができ、高効率のＤＣ／ＤＣコンバータを得ることができる。
【００６１】
なお、上述した実施形態では、図１に平面図を示すように、ゲート電極膜４０1、４０2が半導体基板５上に直線上に配置された場合について説明したが、本発明の電界効果トランジスタはこれに限らず、例えば図２４の符号７１に示すように、ゲート電極膜４０が半導体基板５上に網目状に配置された構成のパワーＭＯＳＦＥＴとしてもよい。
【００６２】
さらに、図２５の符号８１に示すように、ボディ領域１５上に矩形のソース拡散層２４1〜２４6が格子状に配置され、それぞれの中心に矩形のオーミック拡散層２５1〜２５6が配置され、各ソース拡散層２４1〜２４6の間に網目状のゲート電極膜４０が形成された構成のパワーＭＯＳＦＥＴとしてもよい。このような構成のパワーＭＯＳＦＥＴ８１では、網目状のゲート電極膜４０下に形成され、直線上に配置された孔１８11〜１８15、１８21〜１８25の間の領域であって、ゲート電極膜４０下の領域に、さらに孔１８31〜１８33を設けることもできる。
【００６３】
また、図２６の符号９１に示すように、孔１８11〜１８15、１８21〜１８25の上を被覆するように直線上に形成されたゲート電極膜４０1、４０2の間に、ソース拡散層２４1、２４2が配置され、ソース拡散層２４1、２４2上に、ゲート電極膜４０と平行になるように、所定ピッチでオーミック拡散層２５1〜２５4が配置された構成のパワーＭＯＳＦＥＴとしてもよい。
【００６４】
さらに、上述の実施形態では、パワーＭＯＳＦＥＴ１について説明しているが、本発明の電界効果トランジスタはこれに限られるものではなく、例えば、図２７(ａ)、(ｂ)にその断面図を示すように、Ｎ型のシリコン基板１１に代えてＰ+型のシリコン基板１１′を用いることで構成されるＩＧＢＴ(Insulated gate bipolar transistor)９３に適用してもよい。これと同様に、図２８(ａ)、(ｂ)にその断面図を示すように、ドレイン層１２とショットキーコンタクトをとる金属膜５２がドレイン層１２の裏面に直接形成されることで構成されるショットキーバリア型ＩＧＢＴ９５に適用してもよい。
【００６５】
また、図２９(ａ)、(ｂ)に示すように、ドレイン層１２の表面に図２(ａ)、(ｂ)に示す構造のトランジスタＰ1が形成され、裏面にトランジスタＰ1と全く同じ構成のトランジスタＰ2が形成されてなる双方向導通スイッチ９７に適用してもよい。
【００６６】
さらに、上述した実施形態において、Ｎ型を第１導電型とし、Ｐ型を第２導電型としているが、本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。
【００６７】
また、絶縁膜２８としてＰＳＧ膜を用いているが、本発明の絶縁膜はこれに限られるものではなく、例えばシリコン窒化膜を用いてもよい。
さらに、ソース電極膜２９としてＡｌ膜を用いているが、本発明はこれに限らず、例えば銅膜などを用いてもよい。
【００６８】
また、ドレイン層１２をエピタキシャル成長で形成しているが、本発明のドレイン層１２の形成方法はこれに限らず、表面拡散で形成してもよい。
さらに、上述の実施形態ではいずれも半導体基板としてシリコン基板を用いているが、本発明の半導体基板はこれに限らず、例えばＳｉＣ等の基板に適用してもよい。
【００６９】
また、ゲート電極としてポリシリコンゲートを用いているが、本発明のゲート電極はこれに限らず、メタルゲートに適用してもよい。
さらに、ゲート絶縁膜１９1、１９2としてシリコン酸化膜を用いたが、本発明のゲート絶縁膜１９1、１９2はこれに限らず、例えばシリコン窒化膜を用いてもよいし、あるいはシリコン酸化膜とシリコン窒化膜との複合膜を用いてもよい。
【００７０】
さらに、本実施形態では、孔１８11〜１８15、１８21〜１８25の平面形状を矩形としているが、本発明はこれに限られるものではなく、他の形状、例えば六角形としてもよいし、円形にしてもよい。
【００７１】
【発明の効果】
パワーＭＯＳＦＥＴのゲート・ドレイン間容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する平面図
【図２】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する第１の断面図
(ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する第２の断面図
【図３】(ａ)：本発明の一実施形態のセルの形成工程を説明する第１の側断面図
(ｂ)：本発明の一実施形態のセルの形成工程を説明する第２の側断面図
【図４】(ａ)：図３(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図３(ｂ)に示した工程の続きの工程を説明する断面図
【図５】(ａ)：図４(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図４(ｂ)に示した工程の続きの工程を説明する断面図
【図６】(ａ)：図５(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図５(ｂ)に示した工程の続きの工程を説明する断面図
【図７】(ａ)：図６(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図６(ｂ)に示した工程の続きの工程を説明する断面図
【図８】(ａ)：図７(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図７(ｂ)に示した工程の続きの工程を説明する断面図
【図９】(ａ)：図８(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図８(ｂ)に示した工程の続きの工程を説明する断面図
【図１０】(ａ)：図９(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図９(ｂ)に示した工程の続きの工程を説明する断面図
【図１１】(ａ)：図１０(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１０(ｂ)に示した工程の続きの工程を説明する断面図
【図１２】(ａ)：図１１(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１１(ｂ)に示した工程の続きの工程を説明する断面図
【図１３】(ａ)：図１２(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１２(ｂ)に示した工程の続きの工程を説明する断面図
【図１４】(ａ)：図１３(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１３(ｂ)に示した工程の続きの工程を説明する断面図
【図１５】(ａ)：図１４(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１４(ｂ)に示した工程の続きの工程を説明する断面図
【図１６】(ａ)：図１５(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１５(ｂ)に示した工程の続きの工程を説明する断面図
【図１７】(ａ)：図１６(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１６(ｂ)に示した工程の続きの工程を説明する断面図
【図１８】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１の平面図
【図１９】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２の平面図
【図２０】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第３の平面図
【図２１】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第４の平面図
【図２２】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第５の平面図
【図２３】(ａ)：本発明の実施形態のパワーＭＯＳＦＥＴの一部を示す平面図
(ｂ)：従来のパワーＭＯＳＦＥＴの一部を示す平面図
【図２４】網目状にゲート電極膜が形成された本発明の実施形態のパワーＭＯＳＦＥＴの構造を説明する第１の平面図
【図２５】網目状にゲート電極膜が形成された本発明の実施形態のパワーＭＯＳＦＥＴの構造を説明する第２の平面図
【図２６】本発明のその他の実施形態のパワーＭＯＳＦＥＴの構造を説明する平面図
【図２７】(ａ)：本発明の実施形態のＩＧＢＴを示す第１の断面図
(ｂ)：本発明の実施形態のＩＧＢＴを示す第２の断面図
【図２８】(ａ)：本発明の実施形態のショットキー型トランジスタを示す第１の断面図
(ｂ)：本発明の実施形態のショットキー型トランジスタを示す第２の断面図
【図２９】(ａ)：本発明の実施形態の双方向導通スイッチを示す第１の断面図
(ｂ)：本発明の実施形態の双方向導通スイッチを示す第２の断面図
【図３０】従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する平面図
【図３１】(ａ)：従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する第１の断面図
(ｂ)：従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する第２の断面図
【符号の説明】
１……パワーＭＯＳＦＥＴ(電界効果トランジスタ) １１……シリコン基板
１２……ドレイン層 １５……ボディ領域 １８11〜１８15、１８21〜１８25……孔 １９1、１９2……ゲート絶縁膜 ２４1、２４2……ソース拡散層
２５1、２５2、２５3……オーミック拡散層 ２８1、２８2……絶縁膜
３０1、３０2……ゲート電極プラグ ４０1、４０2……ゲート電極膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect transistor, and more particularly to a power MOSFET frequently used in a power supply circuit or the like.
[0002]
[Prior art]
In recent years, as a structure of a power MOSFET, a DMOSFET structure in which a channel is formed in a lateral direction along a substrate surface is often used. However, in such a structure, it is difficult to make a unit cell fine for reducing on-resistance. Some point out that it is difficult to achieve high integration.
[0003]
For this reason, a MOSFET having a trench structure has recently attracted attention. Since the MOSFET having a trench structure can be easily miniaturized and highly integrated, the on-resistance can be reduced.
[0004]
A conventional trench power MOSFET is denoted by reference numeral 101 in FIGS. 30, 31A, and 31B. 31A is a cross-sectional view taken along line XX of FIG. 30, and FIG. 31B is a cross-sectional view taken along line YY of FIG. Note that a source electrode film 129 described later is not shown in FIG.
[0005]
As shown in FIG. 31A, the power MOSFET 101 has N + On the silicon substrate 111 - The semiconductor substrate 105 has a drain layer 112 made of a p-type epitaxial layer and a P-type body region 115 sequentially formed.
[0006]
In the body region 115, the bottom reaches the inside of the drain layer 112, and the groove 118 has a rectangular cross section. 1 , 118 2 Are formed. Each groove 118 1 , 118 2 Are arranged in a band shape on the semiconductor substrate 105 as shown in FIG.
[0007]
Adjacent grooves 118 1 , 118 2 P is at a predetermined depth from the surface of the body region 115 at a position between + Ohmic diffusion layer 125 formed by diffusing type impurities 1 Is formed. Ohmic diffusion layer 125 1 As shown in FIG. 30, the groove 118 is formed on the semiconductor substrate 105. 1 , 118 2 It is arranged in a strip shape so as to be parallel to.
[0008]
Ohmic diffusion layer 125 1 On both sides of the film, a band-like N is formed from the surface of the body region 115 to a depth not reaching the drain layer 112. + Type source diffusion layer 124 1 , 124 2 Is formed.
[0009]
On the other hand, each groove 118 1 , 118 2 Gate insulating film 119 on the inner peripheral surface and bottom surface of 1 119 2 Are formed, and each gate insulating film 119 is formed. 1 119 2 The surface of the groove 118 1 , 118 2 The inside is filled and the upper end is a groove 118. 1 , 118 2 The polysilicon gate 130 protrudes from the opening of 1 , 130 2 Is formed. This polysilicon gate 130 1 , 130 2 The groove 118 1 , 118 2 Is placed on top.
[0010]
Polysilicon gate 130 1 , 130 2 On top of this is a PSG (Phoso-Silicate Glass) film 128 1 , 128 2 The PSG film 128 is formed. 1 , 128 2 A source electrode film 129 made of Al is formed so as to cover the surface of the semiconductor substrate 105. Each polysilicon gate 130 1 , 130 2 And the source electrode film 129 include the PSG film 128 1 , 128 2 It is made to be electrically insulated by.
[0011]
In the power MOSFET 101 having such a structure, each polysilicon gate 130 is applied with a high voltage applied between the source electrode film 129 and the drain layer 112. 1 , 130 2 And source diffusion layer 124 1 , 124 2 When a voltage higher than the threshold voltage is applied between the gate oxide film 119 and the gate oxide film 119, 1 119 2 An inversion layer is formed at the interface between the drain region 112 and the source diffusion layer 124 through the inversion layer. 1 , 124 2 Current flows through
[0012]
In the MOSFET 101 having the trench structure described above, it is possible to reduce the on-resistance by miniaturizing the pattern, but the gate width becomes long, so that the capacitance between the gate and the drain increases. In particular, when the power MOSFET 101 is used for a DC / DC converter or the like, it is necessary to reduce the gate-drain capacitance as well as the on-resistance for high efficiency. It was.
[0013]
[Problems to be solved by the invention]
The present invention was created to solve the above-described disadvantages of the prior art, and an object of the present invention is to provide a technique capable of reducing the gate-drain capacitance as well as the on-resistance.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the invention according to claim 1 is a field effect transistor, which is a drain layer of a first conductivity type and a second conductivity type having a polarity opposite to the first conductivity type, A body region disposed on the drain layer; a plurality of holes formed from a surface of the body region and having a bottom portion reaching the inside of the drain layer; and the first conductivity type, disposed around the hole, and A source diffusion layer separated from the drain layer, a gate insulating film formed on the inner periphery and bottom surface of the hole, and the drain layer, the body region, and the source diffusion layer are insulated by the gate insulating film. In this state, the hole has a gate electrode plug filled from the source diffusion layer to the drain layer, and a source electrode film connected to the source diffusion layer. The opening shape of the hole is a square, and the hole is arranged on a straight line with the same length as one side of the square, with the sides facing each other. .
A field effect transistor according to a second aspect is the field effect transistor according to the first aspect, wherein the gate electrode plugs are connected by a gate electrode film insulated from the source electrode film.
The invention according to claim 3 is the field effect transistor according to claim 1, wherein the field effect transistor has the same conductivity type as the body region, and the surface has a higher concentration than the body region. An ohmic diffusion layer is disposed between the cells formed by the holes and the source diffusion layer.
According to a fourth aspect of the present invention, in the field effect transistor according to the third aspect, the ohmic diffusion layer is connected to the source electrode film.
The invention according to claim 5 is the field effect transistor according to any one of claims 1 to 4, wherein the hole has a rectangular shape.
The invention according to claim 6 is the field effect transistor according to any one of claims 1 to 5, wherein a drain electrode film is connected to the drain layer.
[0015]
The field effect transistor of the present invention has a plurality of holes whose bottom reaches the inside of the drain layer and a gate electrode plug filled in the hole, and a high voltage is applied between the source diffusion layer and the drain layer. In this state, when a voltage is applied to the gate electrode plug, a current flows from the drain layer to the source diffusion layer, so that a so-called trench type field effect transistor is formed.
[0016]
In a conventional trench type field effect transistor, a groove is formed, and a channel region is formed on both sides of the groove. Since the bottom area of the groove is large, the area where the gate electrode filled in the groove faces the drain layer through the gate insulating film is large.
[0017]
On the other hand, when a plurality of holes instead of grooves are formed on the semiconductor substrate as in the field effect transistor of the present invention, the bottom area of the holes is smaller than the bottom area of the grooves, The area in which the gate electrode plug filled in is opposed to the drain layer via the gate insulating film is smaller than in the conventional case. Since the capacitance between the gate and the drain is proportional to the area where the gate electrode and the drain layer face each other, the capacitance between the gate and the drain is smaller than that in the conventional case.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
Reference numeral 1 in FIGS. 1, 2A and 2B shows a trench type power MOSFET according to an embodiment of the present invention. 2A is a cross-sectional view taken along the line AA in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line BB in FIG.
[0019]
As shown in FIG. 2A, this power MOSFET 1 has N + N on the surface of the silicon substrate 11 of the mold - It has a semiconductor substrate 5 in which a drain layer 12 made of a type epitaxial layer and a P-type body region 15 are sequentially formed.
[0020]
The body region 15 includes a plurality of ohmic diffusion layers 25 at a predetermined depth from the surface of the body region 15. 1 , 25 2 , 25 Three Is formed. As shown in FIG. 1, the ohmic diffusion layer 25 is formed on the semiconductor substrate 5. 1 , 25 2 , 25 Three Are arranged on a straight line and are parallel to each other.
[0021]
Each ohmic diffusion layer 25 1 , 25 2 , 25 Three Between the surface of the body region 15 and a depth that does not reach the drain layer 12. + Type source diffusion layer 24 1 , 24 2 Are formed respectively.
[0022]
Each source diffusion layer 24 1 , 24 2 Includes a plurality of holes 18 whose bottom reaches the inside of the drain layer 12 and whose cross section and opening are rectangular. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five Are provided. Each hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five As shown in FIG. 1, these are arranged on a straight line at a predetermined pitch on the semiconductor substrate 5, and the ohmic diffusion layer 25 1 , 25 2 , 25 Three Are arranged in parallel with each other.
[0023]
Each hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five The source diffusion layer 24 around the opening is formed from the bottom surface and the inner peripheral surface thereof. 1 , 24 2 The strip-shaped gate insulating film 19 1 , 19 2 Are formed, and each gate insulating film 19 is formed. 1 , 19 2 On the surface of each hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five The gate electrode plug 30 made of polysilicon so as to fill the inside of 11 ~ 30 15 , 30 twenty one ~ 30 twenty five Are provided. Each gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five Has a source diffusion layer 24 at its upper end. 1 , 24 2 The lower end is positioned below the upper end of the drain layer 12, and the gate insulating film 19 is provided respectively. 11 ~ 19 15 , 19 twenty one ~ 19 twenty five By the body region 15 and the source diffusion layer 24. 1 , 24 2 And insulated.
[0024]
Each gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five Is formed on the gate electrode film 40 made of the same polysilicon. 1 , 40 2 Are provided. This gate electrode film 40 1 , 40 2 Are each 18 holes 11 ~ 18 15 , 18 twenty one ~ 18 twenty five In addition, the semiconductor substrate 5 is arranged on a straight line as shown in FIG. The gate electrode film 40 1 , 40 2 Is the gate insulating film 19 1 , 19 2 By means of the source diffusion layer 24 1 , 24 2 And is electrically insulated.
[0025]
Gate electrode film 40 1 , 40 2 On the top of each gate electrode film 40. 1 , 40 2 Insulating film 28 made of PSG (Phoso-Silicate Glass) film so as to cover 1 , 28 2 The insulating film 28 is formed. 1 , 28 2 A source electrode film 29 made of Al is formed so as to cover the surface of the semiconductor substrate 5. The gate electrode film 40 and the source electrode film 29 are composed of the insulating film 28. 1 , 28 2 Is electrically insulated by. A drain electrode film 51 made of a metal film is formed on the back surface of the semiconductor substrate 5.
[0026]
In the power MOSFET 1 having such a structure, the gate electrode film 40 in a state where a high voltage is applied between the source electrode film 29 and the drain electrode film 51. 1 , 40 2 And source diffusion layer 24 1 , 24 2 When a voltage higher than the threshold voltage is applied between the gate oxide film 19 and the gate oxide film 19 1 , 19 2 An inversion layer is formed at the interface between the drain region 12 and the source diffusion layer 24 through the inversion layer. 1 , 24 2 Current flows through
In this embodiment, the N type is the first conductivity type and the P type is the second conductivity type.
[0027]
Hereinafter, the manufacturing process of the power MOSFET 1 of the present embodiment described above will be described with reference to FIGS.
3A to 17A are cross-sectional views corresponding to the line AA in FIG. 1 in the manufacturing process, and FIGS. 3B to 17B are similarly illustrated. It is sectional drawing corresponding to 1 BB line.
[0028]
First, the resistivity is 3 × 10 -3 N which is Ω · cm + N having a thickness of 4 to 5 μm and a resistivity of 0.3 Ω · cm on the surface of the silicon substrate 11 - The silicon single crystal is epitaxially grown to form the drain layer 12 (FIGS. 3A and 3B).
[0029]
Next, thermal oxidation treatment is performed, and SiO 2 is deposited on the entire surface of the drain layer 12. 2 A film 13 is formed (FIGS. 4A and 4B). Its SiO 2 Boron ions (B) which are P-type impurities are formed on the entire surface of the drain layer 12 through the film 13. + ) Is implanted and then heat-treated, the P-type impurities are diffused in the drain layer 12, and a body region 15 is formed in the drain layer 12 from the surface to a depth of 1.5 μm (FIG. 5A, FIG. 5 (b)).
[0030]
Next, a resist film (not shown) having a strip-shaped opening is formed on the surface of the semiconductor substrate 5, and the resist film is used as a mask to expose the SiO exposed on the bottom of the opening. 2 When boron ions are implanted into the body region 15 through the film 13, a P-type high concentration region having boron as an impurity is formed in the body region 15.
[0031]
When the heat treatment is performed for a predetermined time after removing the resist film, the P-type high concentration region is diffused. The plan view is shown in FIG. As shown in FIG. 18, a strip-shaped ohmic diffusion layer 25 (three ohmic diffusion layers 25 are shown in FIG. 18) in the body region 15. 1 ~ 25 Three Is formed).
[0032]
6 (a) and 6 (b) are cross-sectional views in this state, FIG. 6 (a) is a cross-sectional view taken along line CC in FIG. 18, and FIG. 6 (b) is a cross-sectional view taken along line DD in FIG. It is sectional drawing. 6A shows a cross section of the ohmic diffusion layer 25. Since the DD line in FIG. 18 does not cross the ohmic diffusion layer 25, FIG. 6B shows the ohmic diffusion layer 25. Does not appear.
[0033]
Then SiO 2 A resist film (not shown) is formed on the film 13 to form a band-shaped ohmic diffusion layer 25 1 , 25 2 , 25 Three A band-shaped opening is formed between them. Using the resist film as a mask, the SiO exposed at the bottom of the opening 2 Phosphorus ions (P) in the body region 15 through the membrane 13. + ) Is implanted, an N-type high concentration region having phosphorus ions as impurities is formed in the body region 15.
[0034]
After heat removal for a predetermined time after removing the resist film, the N-type high concentration region is diffused. The plan view is shown in FIG. As shown in FIG. 19, the ohmic diffusion layer 25 1 ~ 25 Three Between the source diffusion layers 24 1 , 24 2 Is formed.
[0035]
7 (a) and 7 (b) are cross-sectional views in this state, FIG. 7 (a) is a cross-sectional view taken along line EE in FIG. 19, and FIG. 7 (b) is a cross-sectional view taken along line FF in FIG. It is sectional drawing. As shown in FIG. 7A, the source diffusion layer 24 1 , 24 2 Is diffused to a depth that does not reach the bottom of the body region 15. In FIG. 7A, two source diffusion layers 24 are provided. 1 , 24 2 The cross section of FIG. 19 is shown by the line FF in FIG. 2 7 (b), one source diffusion layer 24 is shown in FIG. 2 Does not appear.
[0036]
Next, after removing the resist film, the CVD method is used to remove SiO. 2 Thick SiO on film 13 2 A film 16 is formed (FIGS. 8A and 8B), and thick SiO 2 A resist film (not shown) is formed on the surface of the film 16. Next, the resist film is patterned to form each source diffusion layer 24. 1 , 24 2 Inside the source diffusion layer 24 1 , 24 2 Square openings whose one side is smaller than the width of are arranged at a predetermined pitch.
[0037]
Using this resist film as a mask, SiO 2 When the films 16 and 13 are etched and removed, SiO 2 2 Square openings 17 are arranged in the films 16 and 13 at a predetermined pitch. The plan view is shown in FIG. FIG. 20 shows ten openings 17. 11 ~ 17 15 , 17 twenty one ~ 17 twenty five Each opening 17 11 ~ 17 15 , 17 twenty one ~ 17 twenty five Here, one side is 1 μm and the pitch is 1 μm. These openings 17 11 ~ 17 15 , 17 twenty one ~ 17 twenty five A part of the surface of the body region 15 is exposed from the bottom surface.
[0038]
9 (a) and 9 (b) are cross-sectional views in this state, FIG. 9 (a) is a cross-sectional view taken along line GG in FIG. 20, and FIG. 9 (b) is a cross-sectional view taken along line HH in FIG. It is line sectional drawing. The GG line in FIG. 20 shows two openings 17. twenty one , 17 11 Crossing only the HH line with two openings 17 12 , 17 11 Only two openings 17 are shown in FIGS. 9 (a) and 9 (b). twenty one , 17 11 And two openings 17 12 , 17 11 Only show each.
[0039]
Next, the resist film is removed, and openings 17 are formed. 11 ~ 17 15 , 17 twenty one ~ 17 twenty five SiO formed 2 Using the films 16 and 13 as a mask, anisotropic etching such as reactive ion etching is performed for a predetermined time. Then each opening 17 11 ~ 17 15 , 17 twenty one ~ 17 twenty five The source diffusion layer 24 in the region where the film is formed 1 , 24 2 And the body region 15 are etched, the bottom reaches the inside of the drain layer 12, the hole 18 having a width of about 1.0 μm and a rectangular cross section. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five Are formed (FIGS. 10A and 10B). These holes 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five This depth is larger than the thickness of the body region 15, and its bottom surface is located below the upper end of the drain layer 12.
[0040]
From this state, SiO 2 When the films 16 and 13 are removed, the ohmic diffusion layer 25 is removed. 1 ~ 25 Three And source region 24 1 , 24 2 The surface of is exposed. A plan view in this state is shown in FIG. As shown in FIG. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five Is the source diffusion layer 24 1 , 24 2 Are arranged at a predetermined pitch (1 μm).
[0041]
11 (a) and 11 (b) are cross-sectional views in this state, FIG. 11 (a) is a cross-sectional view taken along the line KK of FIG. 21, and FIG. It is line sectional drawing. 11 (a) and 11 (b) show cross sections of the holes 18, respectively, but the KK line in FIG. twenty one , 18 11 Crossing only the JJ line with two holes 18 12 , 18 11 11 (a) and 11 (b), the two holes 18 are crossed. twenty one , 18 11 And two holes 18 12 , 18 11 Only show each.
[0042]
Thereafter, when thermal oxidation is performed, a gate insulating film 19 made of a silicon oxide film is formed on the entire surface (FIGS. 12A and 12B). Here, the gate insulating film 19 is formed to a thickness of 500 mm.
[0043]
Then, a polysilicon doped with phosphorus is grown by CVD to form holes 18. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five The inside of the gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five And a gate electrode film 40 covering the surface of the semiconductor substrate 5 is formed. (FIGS. 13A and 13B).
[0044]
Next, each hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five A strip-shaped resist film (not shown) wider than one side of each source diffusion region 24 is formed. 1 , 24 2 Form on top.
Next, the gate electrode film 40 is etched using the resist film as a mask, the gate electrode film 40 is patterned, and then the resist film is removed. FIG. 22 shows a plan view of this state. As shown in FIG. 22, the patterned gate electrode film 40 1 , 40 2 The hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five So as to cover the source diffusion layer 24 1 , 24 2 Each is arranged in a strip shape above.
[0045]
14 (a) and 14 (b) are cross-sectional views in this state. FIG. 14 (a) is a cross-sectional view taken along line LL in FIG. 22, and FIG. 14 (b) is a cross-sectional view taken along line MM in FIG. It is line sectional drawing. FIG. 14A shows the gate electrode film 40. 1 , 40 2 FIG. 22 is a cross-sectional view of one of the gate electrode films 40. 2 One of the gate electrode films 40 2 Is not shown in FIG. 14 (b).
[0046]
Each gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five Is each gate insulating film 19 11 ~ 19 15 , 19 twenty one ~ 19 twenty five And the lower end is located below the surface of the drain layer 12. That is, the gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five The upper end of the hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five Peripheral source diffusion layer 24 1 , 24 2 The lower end is located below the upper end of the drain layer 12 as described above. Therefore, the gate electrode plug 30 11 ~ 30 15 , 30 twenty one ~ 30 twenty five The hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five The drain layer 12, the body region 15, and the source diffusion layer 24 1 , 24 2 It will be arranged over.
[0047]
Next, a PSG film is formed on the entire surface of the semiconductor substrate 5 by a CVD method to form an interlayer insulating film 28 (FIGS. 15A and 15B).
Next, the gate electrode film 40 1 , 40 2 On the gate electrode film 40 1 , 40 2 When a strip-like resist film wider than the width of the resist film is formed, and the interlayer insulating film 28 and the gate insulating film are etched using the resist film as a mask, the gate electrode film 40 not covered with the resist film is formed. 1 , 40 2 The interlayer insulating film 28 and the gate insulating film 19 between them are removed, and the ohmic diffusion layer 25 and the source diffusion layer 24 are removed. 1 , 24 2 And are exposed. Remaining interlayer insulating film 28 1 , 28 2 The gate electrode film 40 1 , 40 2 Remains to coat. Thereafter, the resist film is removed (FIGS. 16A and 16B).
[0048]
Next, an Al thin film is formed on the entire surface by vapor deposition and patterned to form a source electrode film 29 made of an Al thin film (FIGS. 17A and 17B). Thereafter, a drain electrode film 51 made of a metal film is formed on the back surface of the semiconductor substrate 5 by sputtering or the like, whereby the power MOSFET 1 shown in FIGS. 1, 2A, and 2B is formed.
[0049]
Groove 118 1 , 118 2 Inside polysilicon gate 130 1 , 130 2 In the conventional power MOSFET 101 filled with 1 , 118 2 The bottom surface of the drain layer 112 and the gate insulating film 119 1 119 2 Opposite through. Groove 118 1 , 118 2 Is formed over the substrate surface, so that the groove 118 1 , 118 2 The bottom area was relatively large.
[0050]
On the other hand, the power MOSFET 1 formed through the above steps has a gate electrode plug 30. 11 ~ 30 15 , 30 twenty one ~ 30 twenty five The total area of the bottom of the groove 118 1 , 118 2 It becomes smaller than the total of the bottom area. For this reason, the groove 118 1 , 118 2 And a polysilicon gate 130 therein. 1 , 130 2 Compared with the conventional trench type power MOSFET 101 in which the gate electrode plug 30 is formed. 11 ~ 30 15 , 30 twenty one ~ 30 twenty five The area facing the drain layer 12 is reduced, and the gate-drain capacitance proportional to the area can be reduced as compared with the conventional case.
[0051]
To what extent the power MOSFET 1 of the present embodiment can reduce the capacitance between the gate and the drain as compared with the prior art will be described below.
As shown in FIG. 23A, the hole 18 of the power MOSFET 1 according to the present embodiment is a square having one side x, and the holes 18 adjacent to each other are arranged on a straight line with the same interval x as one side of the hole 18. It is assumed that it is arranged. On the other hand, the groove 118 of the conventional power MOSFET 101 is assumed to have a width x as shown in FIG. Further, the bottom surfaces of the hole 18 and the groove 118 are both positioned at a position lower than the surfaces of the drain layers 12 and 112 by Δz.
[0052]
In the conventional power MOSFET 101, in a rectangular region 150 having a length 2x and a width x, including the trench 118 shown in FIG. 23B, the area ΔS of the portion where the polysilicon gate 130 and the drain layer 112 face each other. 101 Is the sum of the bottom area of the trench 118 and the side area of the trench 118 facing the drain layer. The bottom area of the groove 118 is 2x · x from FIG. 23B, and the side area of the groove 118 facing the drain layer is the length 2x and the depth Δz of the groove 118 from the surface of the drain layer 112. And the product of 101 Is
[0053]
Figure 0004246334
It becomes.
[0054]
In the power MOSFET 1 of this embodiment, a region having the same area as the rectangular region 150 described above is indicated by reference numeral 50 in FIG. This region 50 is a rectangular region including the hole 18 and having a length 2x and a width x.
[0055]
In this region 50, the area ΔS of the portion where the gate electrode plug 30 and the drain layer 12 face each other. 1 Is the sum of the bottom area of the trench 18 and the side area of the hole 18 facing the drain layer. The bottom area of the hole 18 is x from FIG. 2 Since the side area of the hole 18 facing the drain layer is the product of the outer circumference (4x) of the hole 18 and the depth Δz of the hole 18 from the surface of the drain layer 12, ΔS 1 Is
[0056]
Figure 0004246334
It becomes.
[0057]
Thus, ΔS 1 Is ΔS 101 Compared to x 2 Only the area is small. If x is 1 μm and Δz is 0.3 μm,
Figure 0004246334
And
[0058]
Figure 0004246334
Therefore, ΔS 1 Is ΔS 101 The area can be reduced by 31%. ΔS 1 , ΔS 101 Since is proportional to the capacitance between the gate and the drain, it can be seen that the capacitance between the gate and the drain can be reduced by 31% compared to the conventional case.
[0059]
At this time, since the channel is formed along both sides of the groove 118 in the region 150, the channel width W of the region 150 is determined. 101 Is
Figure 0004246334
It becomes.
[0060]
On the other hand, in the region 50, since the channel is formed along the four sides around the hole 18, the channel width W of the region 50 is 1 Is
Figure 0004246334
In the region 50 in FIG. 22A and the region 150 in FIG. 1 , W 101 Are both equal to 4x. Thus, in the power MOSFET 1 of this embodiment, the conventional channel width W 101 Same channel width W 1 Thus, the capacitance between the gate electrode plug 30 and the drain layer 12 can be reduced. When such a power MOSFET 1 is used for a DC / DC converter or the like, the gate-drain capacitance can be reduced without increasing the on-resistance, and a highly efficient DC / DC converter can be obtained.
[0061]
In the above-described embodiment, as shown in the plan view of FIG. 1 , 40 2 However, the field effect transistor of the present invention is not limited to this. For example, as shown by reference numeral 71 in FIG. 24, the gate electrode film 40 is formed on the semiconductor substrate 5. Alternatively, the power MOSFET may be arranged in a mesh pattern.
[0062]
Further, as indicated by reference numeral 81 in FIG. 25, the rectangular source diffusion layer 24 is formed on the body region 15. 1 ~ 24 6 Are arranged in a lattice shape, and a rectangular ohmic diffusion layer 25 at the center of each. 1 ~ 25 6 Are arranged, and each source diffusion layer 24 is 1 ~ 24 6 A power MOSFET having a configuration in which a mesh-like gate electrode film 40 is formed between the two may be used. In the power MOSFET 81 having such a configuration, the holes 18 formed below the mesh-like gate electrode film 40 and arranged on a straight line. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five In the region below the gate electrode film 40 and further in the hole 18. 31 ~ 18 33 Can also be provided.
[0063]
Further, as indicated by reference numeral 91 in FIG. 11 ~ 18 15 , 18 twenty one ~ 18 twenty five Gate electrode film 40 formed on a straight line so as to cover 1 , 40 2 Between the source diffusion layers 24 1 , 24 2 Is disposed, and the source diffusion layer 24 1 , 24 2 On the ohmic diffusion layer 25 at a predetermined pitch so as to be parallel to the gate electrode film 40. 1 ~ 25 Four It is good also as a power MOSFET of the structure by which this is arrange | positioned.
[0064]
Furthermore, in the above-described embodiment, the power MOSFET 1 has been described. However, the field effect transistor of the present invention is not limited to this, and for example, a cross-sectional view thereof is shown in FIGS. In addition, instead of the N-type silicon substrate 11, P + The present invention may be applied to an IGBT (Insulated gate bipolar transistor) 93 configured by using a type silicon substrate 11 ′. Similarly, as shown in the cross-sectional views of FIGS. 28A and 28B, a metal film 52 having a Schottky contact with the drain layer 12 is directly formed on the back surface of the drain layer 12. The present invention may be applied to a Schottky barrier IGBT 95.
[0065]
Further, as shown in FIGS. 29A and 29B, the transistor P having the structure shown in FIGS. 2A and 2B is formed on the surface of the drain layer 12. 1 Is formed and the transistor P is formed on the back surface. 1 Transistor P with exactly the same structure as 2 You may apply to the bidirectional | two-way conduction switch 97 formed by.
[0066]
Further, in the embodiment described above, the N type is the first conductivity type and the P type is the second conductivity type. However, the present invention is not limited to this, and the P type is the first conductivity type and the N type is the second conductivity type. It is good also as a conductivity type.
[0067]
Further, although the PSG film is used as the insulating film 28, the insulating film of the present invention is not limited to this, and for example, a silicon nitride film may be used.
Furthermore, although an Al film is used as the source electrode film 29, the present invention is not limited to this, and a copper film, for example, may be used.
[0068]
Moreover, although the drain layer 12 is formed by epitaxial growth, the formation method of the drain layer 12 of this invention is not restricted to this, You may form by surface diffusion.
Furthermore, in the above-described embodiments, a silicon substrate is used as the semiconductor substrate. However, the semiconductor substrate of the present invention is not limited to this, and may be applied to a substrate such as SiC.
[0069]
Further, although a polysilicon gate is used as the gate electrode, the gate electrode of the present invention is not limited to this and may be applied to a metal gate.
Further, the gate insulating film 19 1 , 19 2 A silicon oxide film was used as the gate insulating film 19 of the present invention. 1 , 19 2 For example, a silicon nitride film may be used, or a composite film of a silicon oxide film and a silicon nitride film may be used.
[0070]
Furthermore, in this embodiment, the hole 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five However, the present invention is not limited to this, and other shapes such as a hexagon or a circle may be used.
[0071]
【The invention's effect】
The gate-drain capacitance of the power MOSFET can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a structure of a power MOSFET according to an embodiment of the present invention.
FIG. 2A is a first cross-sectional view illustrating the structure of a power MOSFET according to an embodiment of the present invention.
(b): Second cross-sectional view illustrating the structure of the power MOSFET of one embodiment of the present invention
FIG. 3A is a first side cross-sectional view illustrating a cell formation process according to an embodiment of the present invention.
(b): Second side cross-sectional view for explaining the cell formation process of one embodiment of the present invention
4A is a cross-sectional view for explaining a step subsequent to the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
5A is a cross-sectional view for explaining a step subsequent to the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
6A is a cross-sectional view for explaining a step subsequent to the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
7A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
8A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
9A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
10A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG. 9 (b)
11A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
12A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
13A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
14A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
FIG. 15A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
16A is a cross-sectional view illustrating a step that follows the step shown in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
17A is a cross-sectional view illustrating a process that follows the process illustrated in FIG.
(b): Cross-sectional view for explaining a step subsequent to the step shown in FIG.
FIG. 18 is a first plan view for explaining the manufacturing process of the power MOSFET of one embodiment of the present invention.
FIG. 19 is a second plan view for explaining the manufacturing process of the power MOSFET according to the embodiment of the invention.
FIG. 20 is a third plan view for explaining the manufacturing process for the power MOSFET according to the embodiment of the present invention;
FIG. 21 is a fourth plan view for explaining the manufacturing process for the power MOSFET according to the embodiment of the present invention;
FIG. 22 is a fifth plan view for explaining the manufacturing process for the power MOSFET according to the embodiment of the present invention;
FIG. 23A is a plan view showing a part of a power MOSFET according to an embodiment of the present invention.
(b): Plan view showing a part of a conventional power MOSFET
FIG. 24 is a first plan view illustrating the structure of a power MOSFET according to an embodiment of the present invention in which a gate electrode film is formed in a mesh shape;
FIG. 25 is a second plan view illustrating the structure of the power MOSFET according to the embodiment of the present invention in which the gate electrode film is formed in a mesh shape;
FIG. 26 is a plan view illustrating the structure of a power MOSFET according to another embodiment of the present invention.
FIG. 27A is a first cross-sectional view showing an IGBT according to an embodiment of the present invention.
(b): Second sectional view showing the IGBT of the embodiment of the present invention.
FIG. 28A is a first cross-sectional view showing a Schottky transistor according to an embodiment of the present invention.
(b): Second sectional view showing a Schottky transistor according to the embodiment of the present invention.
FIG. 29A is a first cross-sectional view showing a bidirectional conduction switch according to an embodiment of the present invention.
(b): Second sectional view showing the bidirectional conduction switch of the embodiment of the present invention.
FIG. 30 is a plan view illustrating the structure of a conventional trench type power MOSFET.
FIG. 31A is a first cross-sectional view for explaining the structure of a conventional trench type power MOSFET;
(b): Second sectional view for explaining the structure of a conventional trench type power MOSFET
[Explanation of symbols]
1 …… Power MOSFET (Field Effect Transistor) 11 …… Silicon substrate
12 …… Drain layer 15 …… Body region 18 11 ~ 18 15 , 18 twenty one ~ 18 twenty five ...... Hole 19 1 , 19 2 ...... Gate insulation film 24 1 , 24 2 …… Source diffusion layer
25 1 , 25 2 , 25 Three ...... Ohmic diffusion layer 28 1 , 28 2 ...... Insulating film
30 1 , 30 2 ...... Gate electrode plug 40 1 , 40 2 ...... Gate electrode film

Claims (6)

第１導電型のドレイン層と、
前記第１導電型とは反対の極性の第２導電型であって、前記ドレイン層上に配置されたボディ領域と、
前記ボディ領域表面から形成され、底部が前記ドレイン層内部に達する複数の孔と、
前記第１導電型であって、前記孔周囲に配置され、底面が前記ドレイン層とは離間したソース拡散層と、
前記孔内周と底面に形成されたゲート絶縁膜と、
前記ドレイン層と前記ボディ領域と前記ソース拡散層とは前記ゲート絶縁膜で絶縁された状態で、前記孔内に、前記ソース拡散層から前記ドレイン層に亘って充填されたゲート電極プラグと、
前記ソース拡散層に接続されたソース電極膜とを有し、
前記孔の開口形状は正方形であり、
前記孔は、前記正方形の一辺と同じ長さの間隔を開け、辺を対向させて直線上に配置された電界効果トランジスタ。A drain layer of a first conductivity type;
A second conductivity type having a polarity opposite to that of the first conductivity type, and a body region disposed on the drain layer;
A plurality of holes formed from the surface of the body region and having bottoms reaching the inside of the drain layer;
A source diffusion layer of the first conductivity type, disposed around the hole and having a bottom surface separated from the drain layer;
A gate insulating film formed on the inner periphery and bottom surface of the hole;
The drain layer, the body region, and the source diffusion layer are insulated by the gate insulating film, and the gate electrode plug filled in the hole from the source diffusion layer to the drain layer;
Have a source electrode film connected to the source diffusion layer,
The opening shape of the hole is a square,
The hole is a field effect transistor arranged on a straight line with an interval having the same length as one side of the square and facing each other . 前記ゲート電極プラグ間は、前記ソース電極膜とは絶縁されたゲート電極膜で接続された請求項１記載の電界効果トランジスタ。The field effect transistor according to claim 1, wherein the gate electrode plugs are connected by a gate electrode film insulated from the source electrode film. 前記ボディ領域と同じ導電型であって、表面が前記ボディ領域よりも高濃度のオーミック拡散層が前記孔と前記ソース拡散層とで形成されたセル間に配置された請求項１又は請求項２のいずれか１項記載の電界効果トランジスタ。3. The ohmic diffusion layer having the same conductivity type as the body region and having a surface with a higher concentration than the body region is disposed between cells formed by the holes and the source diffusion layer. The field effect transistor according to any one of the above. 前記オーミック拡散層は前記ソース電極膜に接続された請求項３記載の電界効果トランジスタ。The field effect transistor according to claim 3, wherein the ohmic diffusion layer is connected to the source electrode film. 前記孔は矩形形状である請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタ。The field effect transistor according to claim 1, wherein the hole has a rectangular shape. 前記ドレイン層には、ドレイン電極膜が接続された請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタ。The field effect transistor according to claim 1, wherein a drain electrode film is connected to the drain layer.
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