JP4907539B2 - 複数の硬質導電性マイクロチップからなるアセンブリを備えた素子、ならびに、そのような素子と、軟質導電性突起を備えた素子と、の電気的接続方法 - Google Patents

複数の硬質導電性マイクロチップからなるアセンブリを備えた素子、ならびに、そのような素子と、軟質導電性突起を備えた素子と、の電気的接続方法 Download PDF

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Description

本発明は、一組をなす複数の硬質導電性チップを備えた素子に関するものであり、また、このような素子と、複数の軟質導電性バンプを備えた素子と、の間においては電気的接続を形成するための方法に関するものである。
『フリップチップ』技術を使用した接続という技術分野における最近の傾向は、ピッチを低減させることである。言い換えれば、チップと基板との間の相互接続ラインどうしの間の距離を低減させることである。そのような技術においては、基板に対するすべてのコンタクトを、単一の面上に配置された複数のマイクロボールまたは複数の金属製バンプという態様のものとする。チップをひっくり返すことにより、複数のバンプを、このチップ上の適切な導体に対して半田付けすることができる。しかしながら、例えばマイクロボールを半田付けするまたはパッドを熱圧縮するといったような従来的なハイブリッド化方法であっても、また、例えばＡＣＦ（“Anisotropic Conductive Films”）や導電性ポリマーの使用といったようなより最近の方法であっても、ピッチの低減化という点においては、限界に達している。
軟質導電性マイクロボール内へと硬質マイクロチップまたは硬質導電性チップを挿入することによって電気的な接続を形成することは、『フラックスを使用しない』という点において、ピッチのそのような低減化に適合した手法であるものと考えられる。なぜなら、小さな機械的圧力しか必要としないからであり、また、チップ内のまたは基板内のすべての歪みを補償し得るからである。
特許文献１には、複数のチップを有した第１部分を、一切のフラックスを使用する必要なくマイクロ半田ボールを取り付け得るようなパッドを有した第２部分内へと挿入することによって接続を形成するという方法が開示されている。この方法においては、第１部分上において真空吸引力を生成し、第１部分の少なくとも１つのチップを、第２部分のパッドに対して接触するように押圧し、このチップを使用することによって、マイクロボールの形成材料の融点以上へのマイクロボールの加熱に基づく自然酸化物外層を穿孔し、マイクロボールを冷却して、溶融したマイクロ半田ボールを凝固させる。半田マイクロボールは、硬質コーティングとしての酸化物フィルムによってコーティングされている。これにより、マイクロボールの形成材料を融点以上へと加熱した際に、たとえチップがマイクロ半田ボールに対して接触するように強く押圧されたとしても、半田は、面上へと到達することがなく、半田ブリッジが形成されることがない。
挿入によって電気的な接続を形成するためのそのような方法の主な利点は、合金の表面上の自然酸化物層を除去し得る化学的攻撃溶液（フラックス）を利用した従来的ハイブリッド化方法（マイクロボールの半田付けおよび熱圧縮）とは異なり、フラックスの必要性がないことである。この方法においては、フラックスの濯ぎステップを、小さなピッチのところにおいて実施することが困難である。残留フラックスは、実際に、チップおよび基板が高温または低温で使用される際に、チップと基板との間の熱的機械的結合を補強するために使用されるコーティング接着剤の伝搬に対する障害物を形成する。これにより、バブルが生成し、積層に関して、否定的な熱的機械的影響をもたらす。
さらに、例えばマイクロボールの半田付けおよび熱圧縮を行うといったような従来的なハイブリッド化方法においては、電気的接続材料として使用される合金の融点以上にまで、温度を上げる必要がある。これにより、ハイブリッド化対象をなす複数の素子の劣化を引き起こしてしまう可能性がある。さらに、チップと基板との間における熱膨張係数の違いのために、互いに対向して支持されるべきパッドどうしが、実際に位置ズレを起こしてしまう。これにより、この場合における非常に小さなピッチでのハイブリッド化におけるこの位置ズレのために、チップの周囲における接続ポイントを見失ってしまう可能性がある。したがって、低温で動作することが有効である。
電気的コンタクトを、ある材料を他の材料内へと挿入することによって形成し、なおかつ、機械的支持を、コーティング接着剤によって確保する場合には、理論的には、温度を上昇させる必要はない。しかしながら、ハイブリッド化時には、マイクロボールを軟化させ得るよう、アセンブリを中程度に加熱することができる。これは、中程度の温度において行うことができる。例えば、マイクロボールの形成材料の融点の２／３といったような中程度の温度において行うことができる。さらに、挿入後に加熱を行うことができ、これにより、良好な電気的コンタクトを形成することができる。この場合、ハイブリッド化時に互いに対向するパッドどうしが位置ズレを起こしてしまうという問題が、起こらない。
さらに、相互接続ラインの密度が増大するにつれて、熱圧縮やＡＣＦやあるいは導電性ポリマーの使用によってチップを移送する際に印加すべき圧力も、増大する。これにより、位置合わせの精度が低下してしまう。このことは、相互接続ラインの密度が大きい場合には、重要な問題となる。しかしながら、チップの形状は、適切な圧力を挿入時に印加し得るようなものである。言い換えれば、現存の『フリップチップ』機械に適合した圧力を挿入時に印加し得るようなものである。
最後に、様々な挿入深さを使用した接続を行うことができる。これにより、基板またはチップの平坦性欠陥の影響を排除し得るとともに、ボール厚さの不均一性の影響を排除することができる。
しかしながら、マイクロボール内へとチップを挿入することによる接続の形成は、従来の『フリップチップ』方法においては必要ではなかったような追加的な位置合わせレベルを必要としてしまう。パッドとボールとチップとのすべてが、正確に位置合わせされなかればならない。
米国特許第６，１７９，１９８号明細書 "Direct Growth of aligned carbon nanotube field emitterarrays onto plastic substrates"by S. Hofman, C. Ducati, B. Kleinsorge, andJ. Robertson （Applied Physics Letters, Volume 83, Number 22, December 1, 2003）
本発明の目的は、一組をなす複数のチップを使用する際の上記欠点を克服することであり、これにより、パッドの上方におけるチップの位置合わせレベルを不要とすることである。
本発明は、面上に一組をなす複数の第１パッドと一組をなす複数の硬質導電性チップとを備えた第１素子と、他の面上に一組をなす複数の第２パッドと一組をなす複数の軟質導電性バンプとを備えた第２素子と、の間において電気的な接続を形成するための方法に関するものであって、２つの面が、互いに対向して配置されているとともに、それら２つの面が、チップがバンプ内へと侵入するようにして、互いに引き合わせられる場合に、この方法においては、２つのチップの間の間隔を、バンプの幅よりも小さなものとし、なおかつ、第１パッドの幅よりも小さなものとする。
一実施形態においては、バンプは、第２パッドの各々上においてキャビティの底部上に材料を成膜することにより、または、エッチングを行うことにより、形成される。
一実施形態においては、チップは、金属の成膜によって、または、電解成長によって、または、金属のナノプリントによって、または、エッチングによって、または、複数のナノチューブの互いに位置合わせされた成長によって、形成される。
本発明は、また、面上に一組をなす複数の第１パッドと一組をなす複数の硬質導電性チップとを備えてなる素子に関するものであって、この素子は、他の面上に一組をなす複数の第２パッドと一組をなす複数の軟質導電性バンプとを備えた他の素子に対して、電気的な接続が形成され得るものとされ、このような素子において、２つのチップの間の間隔は、バンプの幅よりも小さなものとされ、なおかつ、第１パッドの幅よりも小さなものとされている。
バンプは、導電性材料から形成され、例えば、半田付けペーストまたは導電性接着剤といったような導電性材料から形成される。
チップは、金属から形成することができ、より一般的には、導電性材料から形成することができる。チップは、また、ナノチューブまたはナノワイヤから形成することができる。
本発明による方法は、『フリップチップ』技術を使用することによってパッドに関して電気的な接続を形成する方法である。
本発明による方法においては、第１素子１０のパッド８と、例えば基板といったような第２素子１１のパッド９と、の間における接続は、図１Ａおよび図１Ｂに示すように、第１素子１０の１つの面上に配置されている複数の硬質導電性チップ１３からなる『マット』または組１２を、第２素子の１つの面上に配置されている一組をなす複数のマイクロボールすなわち複数の軟質導電性バンプ１４内へと挿入することにより、形成される。
挿入によって接続を形成するという概念は、公知である。例えば、上記の特許文献１に開示されている。しかしながら、特許文献１においては、２つの素子１７，１９のパッド６，７間における接続は、図２に示すように、マイクロチップによって穿孔することを意図した第２素子１９のボール１８に対応させた位置において、第１素子１７にマイクロチップ１６の各々を形成することによって、行われる。
上記のように複数のチップからなる『マット』を形成するという本発明は、２つの利点を有している。第１に、複数のチップの製造時に位置合わせレベルを行う必要がないことである。図２に示すような従来技術による複数の単一的チップの場合とは異なり、パッド８上の複数のチップ１３を位置合わせする必要はない。必要なことは、複数のチップ１３からなる『マット』を、図３に示すように、２つのチップ１３の間の距離ｄが接続パッド８の幅Ｄよりも小さいものとして構成すること、だけである。これにより、１つのパッド８上に少なくとも１つのチップ１３が形成されていることを、確実に達成することができる。第２に、複数のチップからなる『マット』が存在することのために、位置合わせに関する精度が不要である。
さらに、位置ズレが起こったにしてもコンタクトを形成し得るために必要なことは、２つのチップ１３間の距離を、図４に示すように、ボール１４の幅よりも小さなものとすることだけである。これにより、マイクロボール内に挿入されるチップとして少なくとも１つのチップが存在することを、保証することができる。
このタイプの挿入は、チップ１３およびマイクロボール１４のそれぞれを構成する各構成材料のヤング率を変更することによって、および／または、チップ１３の形状を変更することによって、行うことができる。挿入は、２つの構成材料の間のヤング率の比が大きくなるにつれて、より容易なものとなる。したがって、導電性材料からなる任意の組合せを選択することができる。例えば、金属製チップと、半田付けペースト（Ｉｎ、ＳｎＰｂ、ＡｕＳｎ、等）からなるマイクロボールと、を選択することができる。さらに、チップがより尖鋭な形状となるにつれて、印加すべき圧力が、より小さなものとなる。チップ１３は、十分に硬くかつ十分に薄いものでなければならない。チップ１３は、例えば、
−３０°よりも小さなものとされた頂点の角度と、
−１０よりも大きいような、チップのヤング率とバンプのヤング率との間の比率と、
を有している。これにより、最小の機械的圧力でもって、チップは、マイクロボール１４の酸化物外層を穿孔し得るとともに、マイクロボール１４内へと侵入することができる。
『バンプの形成』
バンプは、各電気的コンタクト上において、樹脂キャビティの底部のところにおいて成膜を行うことにより、従来的手法によって形成することができる（従来的な『リフトオフ』プロセス、あるいは、樹脂リフトオフプロセス）。この場合、以下の様々なステップを行う。すなわち、
−複数のパッド２２が既に形成されている基板２１上において、樹脂製の中実層２０を成膜するというステップ（図５Ａ）と、
−マスク２４を介して紫外線２３を照射するというステップ（図５Ｂ）と、
−照射を受けた樹脂部分を除去するというステップ（図５Ｃ）と、
−マイクロボールを形成する材料２５を成膜するというステップ（図５Ｄ）と、
−樹脂現像剤を使用して樹脂を除去するというステップ（図５Ｅ）と、
−材料を溶融させることによってボールを形成するという付加的なステップ（図５Ｆ）と、
を行う。
バンプは、また、他の従来的なプロセスを使用して形成することもできる。一例として、表面全体にわたって軟質材料を成膜し、その後、マスクを通してエッチングを行う、という従来的なプロセスを使用して形成することもできる。
『チップの形成』
一組をなす複数のチップは、様々な手法によって形成することができる。例えば、金属の成膜や、エッチングや、電解成長や、『無電極』電界成膜プロセスや、金属のナノプリントや、互いに位置合わせされた複数のカーボンナノチューブの成長、等といったような様々な手法によって形成することができる。
『（１）金属の成膜』
第１の技術においては、樹脂キャビティ上においてスパッタリングまたは蒸着を行うことによって、金属の成膜体を形成する。成膜が進行するにつれて、開口が閉塞していき、キャビティの底部上へと成膜される金属の量が減少する。よって、キャビティの底部上において得られる形状は、円錐となる。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド３２が既に形成されている基板３１上においてフォトリソグラフィーを行うことにより、樹脂マスク３０を成膜するというステップ（図６Ａ）と、
−金属３３を成膜するというステップ（図６Ｂおよび図６Ｃ）と、
−樹脂を除去するというステップ（図６Ｄ）と、
を行う。
第２技術においては、表面全体にわたって同じ成膜体を成膜して樹脂マスクを形成し、その後、化学的エッチングによって金属をエッチングする。
『（２）電解成長』
また、傾斜側面を有した樹脂キャビティの底部において、金属の電解成長を行うことができる。そのような傾斜は、例えば、二重の樹脂コーティングによって、得ることができる。その場合、照射に対して互いに異なる感度を有した２種類の樹脂を、成膜する。照射後には、それら樹脂は、互いに異なる態様で溶解する。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド４３が既に形成されている基板４２上において２つの樹脂４０，４１を成膜することによって、二重樹脂コーティングを形成するというステップ（図７Ａ）と、
−マスク４５を介して紫外線４４を照射するというステップ（図７Ｂ）と、
−照射を受けた樹脂部分を希薄するというステップ（図７Ｃ）と、
−チップを形成する材料４６の電解成膜を行うというステップ（図７Ｄ）と、
−２つの樹脂４０，４１を除去するというステップ（図７Ｅ）と、
を行う。
『（３）金属的なナノプリント』
また、本発明において独創的な手法として、合金を融点付近へと加熱することによって、合金を成型することができる。低い融点を有した合金を選択する必要がある。
この場合、以下の様々なステップを行う。すなわち、
−従来的手法によって合金層５２が既に成膜されている基板５１上において、モールド５０をスタンピング形成するというステップ（図８Ａおよび図８Ｂ）と、
−モールドを除去するというステップ（図８Ｃおよび図８Ｄ）と、
を行う。
モールドパターンは、様々な手法によって形成することができる。すなわち、例えばシリコン製モールドといったようなモールドであって複数のピラミッド形状穴を備えたモールドは、結晶面に沿った異方性化学的エッチング（ＫＯＨ）によって、形成することができる。モールドは、また、高温スタンピングによって形成することもできる。材料は、力の印加時に劈開することがないように、熱的にも機械的にも十分な耐性を有したものでなければならない。
『（４）カーボンナノチューブチップの成長』
電界の作用下においてナノチューブ（または、ナノワイヤ）を成長させることができ、これにより、ナノチューブを配向させることができる。この技術は、上記の非特許文献１に記載されている。この非特許文献１においては、化学気相蒸着を使用することによって、フレキシブルなプラスチック基板上において鉛直方向に向き揃えされた複数のカーボンナノチューブからなるネットワークを直接的に成長させることを想定している。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド６４が既に形成されている基板６３上において、ＴｉＮ層６０と、Ｎｉ層６１と、触媒層６２と、を成膜するというステップ（図９Ａ）と、
−触媒を液滴の態様とし、４５０℃においてナノチューブ６５を成長させるというステップ（図９Ｂ）と、
を行う。
有利には、ナノチューブの製造に際して必要とされる複数の層の成膜時にマスキングプロセスを適用することによって、これらナノチューブの成長を局所的に行うことができる（図９Ｃ）。
本発明による方法を使用して、一組をなすチップをバンプ内へと挿入することによって接続を形成する様子を示す図である。 本発明による方法を使用して、一組をなすチップをバンプ内へと挿入することによって接続を形成する様子を示す図である。 従来技術による方法を示す図である。 本発明による方法における特性を示す図である。 本発明による方法におけるさらなる特性を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。
符号の説明
８ 第１パッド
９ 第２パッド
１０ 第１素子
１１ 第２素子
１３ 硬質導電性チップ
１４ 軟質導電性バンプ

Claims (8)

  1. 第１素子の第１パッドと、第２素子の第２パッドと、の間において電気的な接続を形成するための方法であって、
    前記第１素子（１０）が、面上に、一組をなす複数の前記第１パッド（８）と、均等に分散配置された一組をなす複数の硬質導電性チップ（１３）と、を備え、
    前記第２素子（１１）が、面上に、一組をなす複数の前記第２パッド（９）と、これら複数の前記第２パッド（９）上に各々が形成された一組をなす複数の軟質導電性バンプ（１４）と、を備え、
    前記第１素子の前記面および前記第２素子の前記面が、互いに対向して配置されているとともに、それら２つの面が、各々の前記バンプ内へと少なくとも１つの前記チップ（１３）が侵入するようにして、互いに引き合わせられる場合に、この方法においては、
    複数の硬質導電性チップ（１３）のうちの互いに隣接する２つのチップ（１３）の間の間隔を、前記バンプ（１４）の幅よりも小さなものとし、なおかつ、前記第１パッド（８）の幅よりも小さなものとすることを特徴とする方法。
  2. 請求項１記載の方法において、
    前記バンプを、前記第２パッド（９）の各々上においてキャビティの底部上に材料を成膜することにより、または、エッチングを行うことにより、形成することを特徴とする方法。
  3. 請求項１記載の方法において、
    前記チップを、金属の成膜によって、または、電解成長によって、または、金属のナノプリントによって、または、エッチングによって、または、複数のナノチューブの互いに位置合わせされた成長によって、形成することを特徴とする方法。
  4. 面上に、一組をなす複数の第１パッド（８）と、均等に分散配置された一組をなす複数の硬質導電性チップ（１３）と、を備えてなる素子であって、
    この素子が、面上に一組をなす複数の第２パッド（９）とこれら複数の前記第２パッド（９）上に各々が形成された一組をなす複数の軟質導電性バンプ（１４）とを備えた他の素子に対して、電気的な接続が形成され得るものとされ、
    このような素子において、
    複数の硬質導電性チップ（１３）のうちの互いに隣接する２つのチップ（１３）の間の間隔が、前記バンプ（１４）の幅よりも小さなものとされ、なおかつ、前記第１パッド（８）の幅よりも小さなものとされていることを特徴とする素子。
  5. 請求項４記載の素子において、
    前記複数の硬質導電性チップの全部が、または、前記複数の硬質導電性チップの一部が、導電性材料から形成されていることを特徴とする素子。
  6. 請求項４記載の素子において、
    前記チップが、ナノチューブまたはナノワイヤから形成されていることを特徴とする素子。
  7. 請求項４記載の素子において、
    前記バンプが、少なくとも１つの導電性材料から形成されていることを特徴とする素子。
  8. 請求項７記載の素子において、
    前記バンプの形成材料が、半田付けペーストまたは導電性接着剤とされていることを特徴とする素子。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2876193B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Dispositif nanoimprime comportant des motifs metalliques et procede de nanoimpression de motifs metalliques
JP4744360B2 (ja) * 2006-05-22 2011-08-10 富士通株式会社 半導体装置
US20080227294A1 (en) * 2007-03-12 2008-09-18 Daewoong Suh Method of making an interconnect structure
JP5245276B2 (ja) * 2007-04-11 2013-07-24 日本電気株式会社 電子部品の実装構造及びその実装方法
EP2197782B1 (en) * 2007-09-12 2020-03-04 Smoltek AB Connecting and bonding adjacent layers with nanostructures
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
JP5064205B2 (ja) * 2007-12-27 2012-10-31 タイコエレクトロニクスジャパン合同会社 コンタクトおよびインタポーザ
US8038479B2 (en) * 2008-12-05 2011-10-18 Nanoridge Materials Carbon nanotube-based electrical connectors
FR2971081B1 (fr) * 2011-02-02 2013-01-25 Commissariat Energie Atomique Procédé de fabrication de deux substrats relies par au moins une connexion mécanique et électriquement conductrice obtenue
FR2990565B1 (fr) 2012-05-09 2016-10-28 Commissariat Energie Atomique Procede de realisation de detecteurs infrarouges
FR2996053A1 (fr) * 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
FR3003688B1 (fr) * 2013-03-22 2016-07-01 Commissariat Energie Atomique Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion
DE102017104922A1 (de) 2017-03-08 2018-09-13 Olav Birlem Verbindung von elektrischen Leitern
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
FR3119047A1 (fr) 2021-01-21 2022-07-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure de micro-insert a armature en silicium
FR3119048A1 (fr) 2021-01-21 2022-07-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Interconnexion avec ame

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68913823T2 (de) * 1988-06-21 1994-09-22 Ibm Lösbare elektrische Verbindung.
US5137461A (en) * 1988-06-21 1992-08-11 International Business Machines Corporation Separable electrical connection technology
JPH04144137A (ja) * 1990-10-05 1992-05-18 Oki Electric Ind Co Ltd 半導体素子のバンプ電極とその基板への実装方法
US5759047A (en) * 1996-05-24 1998-06-02 International Business Machines Corporation Flexible circuitized interposer with apertured member and method for making same
US6139336A (en) * 1996-11-14 2000-10-31 Berg Technology, Inc. High density connector having a ball type of contact surface
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
US6224396B1 (en) * 1997-07-23 2001-05-01 International Business Machines Corporation Compliant, surface-mountable interposer
US6072326A (en) * 1997-08-22 2000-06-06 Micron Technology, Inc. System for testing semiconductor components
JP4420515B2 (ja) * 2000-03-09 2010-02-24 株式会社フジクラ 電気コネクタ
US6650133B1 (en) * 2000-10-25 2003-11-18 Intel Corporation Method and apparatus for buckling beam testing
JP2002313995A (ja) * 2001-04-19 2002-10-25 Mitsubishi Electric Corp ランドグリッドアレイ型半導体装置およびその実装方法
JP2003031613A (ja) * 2001-07-12 2003-01-31 Matsushita Electric Works Ltd フリップチップ実装体及びフリップチップ実装方法
US7078822B2 (en) * 2002-06-25 2006-07-18 Intel Corporation Microelectronic device interconnects
US8223553B2 (en) * 2005-10-12 2012-07-17 Macronix International Co., Ltd. Systems and methods for programming a memory device
US7311554B1 (en) * 2006-08-17 2007-12-25 John Mezzalingua Associates, Inc. Compact compression connector with flexible clamp for corrugated coaxial cable

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