JP4870656B2 - シーモスイメージセンサー及びその製造方法 - Google Patents
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Description
本発明は、シーモス(Complementary Metal Oxide Semiconductor)イメージセンサーに関する。
一般に、イメージセンサーは光学映像(optical image)を電気信号に変換させる半導体素子であり、個別モス(ＭＯＳ、metal oxide-silicon)キャパシター(capacitor)がお互いに非常に近接した位置にありながら、電荷キャリアがキャパシターに保存されて移送される二重結合素子(ＣＣＤ、charge coupled device)と制御回路(control circuit)及び信号処理回路(signal processing circuit)を周辺回路に使用するシーモス(ＣＭＯＳ)技術を利用して、画素数程度にモストランジスターを作って、これを利用して順次に出力を検出するスイッチング方式を採用したシーモス(ＣＭＯＳ、complementary ＭＯＳ)イメージセンサーがある。
そして、被写体の情報を電気的な信号に変換するシーモスイメージセンサーは、フォトダイオードが入っているシグナル処理チップで構成されており、チップ一つに増幅器(Amplifier)、アナログ/デジタル変換器(Ａ/Ｄ converter)、内部電圧発生器(Internal voltage generator)、タイミングジェネレーター(Timing generator)、そして、デジタル論理(Digital logic)などが結合されたりするが、これは空間と電力、そして費用節減に大きな長所を有している。
一方、ＣＭＯＳイメージセンサーはトランジスターの個数によって３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１個のフォトダイオードと３個のトランジスターで構成され、４Ｔ型は１個のフォトダイオードと４個のトランジスターで構成される。
ここで、前記４Ｔ型ＣＭＯＳイメージセンサーの単位画素に対するレイアウト(lay-out)を説明すると次のようである。
図１は従来の４Ｔ型ＣＭＯＳイメージセンサーの等価回路図であり、図２は従来４Ｔ型ＣＭＯＳイメージセンサーの単位画素を示すレイアウトである。
図１及び図２に示すように、シーモスイメージセンサーの単位画素１００は、光電変換部としてのフォトダイオード(photo diode、１０)と、４個のトランジスターを含んで構成される。前記４個のトランジスターのそれぞれは、トランスファートランジスター２０、リセットトランジスター３０、ドライブトランジスター４０及びセレクトトランジスター５０である。そして、前記各単位画素１００の出力端(ＯＵＴ)にはロードトランジスター６０が電気的に連結される。
半導体基板上にＳＴＩ(Shallow Trench Isolation)工程で素子分離膜が形成されて、アクティブ領域を定義して、前記アクティブ領域は前記４個のトランジスターのアクティブ領域を含む。
ここで、未説明符号ＦＤは、フローティング拡散領域であり、Ｔｘはトランスファートランジスター２０のゲート電圧であり、Ｒｘはリセットトランジスター３０のゲート電圧であり、Ｄｘはドライブトランジスター４０のゲート電圧であり、Ｓｘはセレクトトランジスター５０のゲート電圧である。
一般的な、４Ｔ型ＣＭＯＳイメージセンサーの単位画素ＰＸは、図２に示すように、アクティブ領域が定義されて、前記アクティブ領域を除いた部分に素子分離膜が形成される。
前記アクティブ領域のうちで幅が広い部分に１個のフォトダイオードＰＤが形成されて、前記残り部分のアクティブ領域にそれぞれオーバーラップされる４個のトランジスターのゲート電極２３、３３、４３、５３が形成される。
すなわち、前記ゲート電極２３によってトランスファートランジスター２０が形成されて、前記ゲート電極３３によってリセットトランジスター３０が形成されて、前記ゲート電極４３によってドライブトランジスター４０が形成されて、前記ゲート電極５３によってセレクトトランジスター５０が形成される。
ここで、前記各トランジスターのアクティブ領域には各ゲート電極２３、３３、４３、５３下側部を除いた部分に不純物イオンが注入されて、各トランジスターのソース/ドレーン領域Ｓ/Ｄが形成される。
前記素子分離膜を具体的に説明すると、回路の最小線幅が０．３５μmであるシーモスイメージセンサーでは、ＬＯＣＯＳ(Local Oxidation of Silicon)方式で素子分離膜を形成したが、回路の最小線幅が０．１８μm以下である微細なシーモスイメージセンサーでは、素子の高集積化に有利なＳＴＩ(Shallow Trench Isolation)方式で素子分離膜を形成している。
このようなＳＴＩ方法で素子分離膜を形成する場合に、前記素子分離膜と隣接したフォトダイオードの境界部分Ａで、トレンチ構造を形成するための蝕刻工程時の損傷によってシリコン格子構造の誤整列(dislocation)がたくさん発生する。
このようなシリコン格子構造の誤整列部分Ａは電子を捕獲する電子トラップ(electron trap)の役割をするから、シーモスイメージセンサーの低照度特性を悪化させる源泉要因(main source)として作用している。
すなわち、低照度環境ではフォトダイオードに入射する光の量が少ないために、その程度にフォトダイオードで光電変換される電荷の量も少なくなければならないが、前述したような電子トラップに捕獲された電子がトランスファートランジスター１６を経由して、イメージ再現に使用されることで、低照度環境でイメージセンサーの特性が低下されるものである。
本発明は、シーモスイメージセンサーで低照度特性を向上させたシーモスイメージセンサー及びその製造方法を提供することを目的とする。
前記目的を達成するために本発明のある態様に係るシーモスイメージセンサーは、画素アレイ部と信号処理部が形成されたイメージセンサーにおいて、前記画素アレイ部に形成されて、第１導電型の第１イオン注入領域と前記第１イオン注入領域内に第２導電型の第２イオン注入領域が形成された素子分離イオン注入領域を有する半導体基板と、該半導体基板上の前記信号処理部に形成された素子分離膜と、前記画素アレイ部に形成されたフォトダイオードと、前記信号処理部に形成されたトランジスターとを含むことを特徴とする。
前記目的を達成するために本発明のある態様に係るシーモスイメージセンサーの製造方法は、半導体基板上に画素アレイ部と信号処理部を有するシーモスイメージセンサーを製造する方法において、前記半導体基板上の前記信号処理部に形成された素子分離膜を形成する段階と、前記画素アレイ部に形成されて、前記半導体基板上に第１導電型の第１イオン注入領域を形成して予備素子分離イオン注入領域を形成する段階と、前記第１イオン注入領域内に第２導電型の第２イオン注入領域を形成して素子分離イオン注入領域を完成する段階と、及び前記画素アレイ部にフォトダイオード及び前記信号処理部にトランジスターを形成する段階と、を含むことを特徴とする。
本発明によれば、シーモスイメージセンサーで半導体基板にＳＴＩ素子分離膜と素子分離イオン注入領域を素子分離膜で使用してフォトダイオードの周辺に結晶欠陥区域を最小化することで暗電流(dark current)のソース(source)を減少させることができる。この結果、界面トラップの発生を防止することができるので、低照度での特性が向上する効果が得られる。
以下、添付した図面を参照にして本発明の実施の形態に係るシーモスイメージセンサーについて具体的に説明する。
図３は本発明の実施の形態に係る４Ｔ型ＣＭＯＳイメージセンサーの単位画素を示すレイアウトである。
図３に示すように、４Ｔ型単位画素、第１ないし第４単位ピクセル（画素）ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４がお互いに隣接している。
シーモスイメージセンサーは、入射する光を感知して電気的な信号に変換する画素アレイ部と画素アレイ部の出力を信号処理して、イメージを再現し出す信号処理部で大きく分けることができる。
また、前記画素アレイ部は複数個の単位画素が集まってアレイ(array)された構造を有しているが、本実施の形態で使用される素子分離イオン注入領域は、画素アレイ部でフォトダイオード境界で主に使用されて、信号処理部で使用される素子分離膜はＬＯＣＯＳないしＳＴＩによる素子分離膜１６４を使用する。
ここで、前記第１ないし第４単位ピクセルＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４のフォトダイオード領域がお互いに隣接するように配置されているが、これに限定されるものではないし、これは本実施の形態によってフォトダイオード領域の間の素子分離がよくなされることを示すためのレイアウトである。
以下、前記第１ないし第４単位ピクセルＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４のうちで第１及び第２単位ピクセルＰＸ１、ＰＸ２を選択して具体的に説明する。
前記第１単位ピクセルＰＸ１の第１フォトダイオード領域ＰＤ１と前記第２単位ピクセルＰＸ２の第２フォトダイオード領域ＰＤ２は素子分離イオン注入領域１７０によって分離している。
前記第１単位ピクセルＰＸ１及び第２単位ピクセルＰＸ２は、光電変換部としてのフォトダイオード(photo diode、ＰＤ１、ＰＤ２)と、４個のトランジスターＲｘ、Ｄｘ、Ｔｘ、Ｓｘを含んでそれぞれ構成される。
前記４個のトランジスターのそれぞれは、トランスファートランジスター１２０ａ、１２０ｂ、リセットトランジスター１３０ａ、１３０ｂ、ドライブトランジスター１４０ａ、１４０ｂ及びセレクトトランジスター１５０ａ、１５０ｂである。
そして、半導体基板上にＳＴＩ(Shallow Trench Isolation)工程で素子分離膜１６４が形成されてアクティブ領域を定義して、前記アクティブ領域は前記４個のトランジスターＲｘ、Ｄｘ、Ｔｘ、Ｓｘのアクティブ領域を含む。
ここで、未説明符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファートランジスター１２０ａ、１２０ｂのゲート電圧であり、Ｒｘはリセットトランジスター１３０ａ、１３０ｂのゲート電圧であり、Ｄｘはドライブトランジスター１４０ａ、１４０ｂのゲート電圧であり、Ｓｘはセレクトトランジスター１５０ａ、１５０ｂのゲート電圧である。
一般的な４Ｔ型ＣＭＯＳイメージセンサーの単位画素は、アクティブ領域が定義されて前記アクティブ領域を除いた部分に素子分離膜１６４が形成されて、前記フォトダイオード領域の境界には素子分離イオン注入領域が形成されている。
前記第１単位ピクセルＰＸ１で、前記アクティブ領域のうちで幅が広い部分に１個の第１フォトダイオードＰＤ１が形成されて、前記残り部分のアクティブ領域にそれぞれオーバーラップされる４個のトランジスターのゲート電極１２３a、１３３a、１４３a、１５３aが形成される。
前記第２単位ピクセルＰＸ２で、前記アクティブ領域のうちで幅が広い部分に１個の第２フォトダイオードＰＤ２が形成されて、前記残り部分のアクティブ領域にそれぞれオーバーラップされる４個のトランジスターのゲート電極１２３ｂ、１３３ｂ、１４３ｂ、１５３ｂが形成される。
すなわち、前記第１及び第２単位ピクセルＰＸ１、ＰＸ２で、前記ゲート電極１２３a、１２３ｂによってトランスファートランジスター１２０ａ、１２０ｂが形成されて、前記ゲート電極１３３a、１３３ｂによってリセットトランジスター１３０ａ、１３０ｂが形成されて、前記ゲート電極１４３a、１４３ｂによってドライブトランジスター１４０ａ、１４０ｂが形成されて、前記ゲート電極１５３a、１５３ｂによってセレクトトランジスター１５０ａ、１５０ｂが形成される。
前記第１及び第２単位ピクセルＰＸ１、ＰＸ２で、前記各トランジスターのアクティブ領域には、各ゲート電極の下側部を除いた部分に不純物イオンが注入されて各トランジスターのソース/ドレーン領域Ｓ/Ｄが形成される。
前記素子分離イオン注入領域１７０は、第1フォトダイオード領域ＰＤ１、第２フォトダイオード領域ＰＤ２の境界に不純物が注入されて形成される。
前記素子分離イオン注入領域１７０は、第１素子分離イオン注入領域１７１と第２素子分離イオン注入領域１７３とを含む。
前記第１素子分離イオン注入領域１７１は、深く形成された低濃度ｐ型拡散領域であり、前記第２素子分離イオン注入領域１７３内に浅く形成された高濃度ｎ型拡散領域である。
すなわち、前記第２素子分離イオン注入領域１７３は、前記第１素子分離イオン注入領域１７１が取り囲んでいる形象である。
そして、前記第２素子分離イオン注入領域１７３は、コンタクト連結されてリバースバイアス電圧(reverse bias voltage)が印加されるか、または電源(ＶＤＤ)と連結されることができる。
前記リバースバイアス電圧または電源と連結されてリバース電圧が印加された素子分離イオン注入領域１７０は、空乏層１７５がエピ層の下部に深くて厚く形成されるので、十分なアイソレーションを得ることができる。
前記第２素子分離イオン注入領域１７３は、高濃度ｎ型拡散領域であり、前記第１素子分離イオン注入領域１７１は低濃度ｐ型拡散領域であり、前記エピ層１１１はp-ウェルであるので、前記空乏層１７５は前記高濃度ｎ型拡散領域側には薄く形成されて、前記第１素子分離イオン注入領域１７１で前記エピ層方向に深く形成される。
前記素子分離イオン注入領域１７０の両方には第１及び第２フォトダイオード領域ＰＤ１、ＰＤ２が形成されており、前記第１及び第２フォトダイオード領域ＰＤ１、ＰＤ２は低濃度ｎ型拡散領域が形成されているので、前記空乏層１７５は前記第１素子分離イオン注入領域１７１でフォトダイオード領域に広がらないで、さらに前記エピ層の下部方向に深く形成される。
図４ａないし図４ｂは、図３のＩ-Ｉ'線に沿って切断した断面図である。
図４ａは、本発明による第１実施例であり、前記素子分離イオン注入領域に電圧が印加されなかった場合を示す断面図であり、図４ｂは前記素子分離イオン注入領域に電源電圧が印加された場合を示す断面図である。
また、図５ａは本発明による第２実施例であり、前記素子分離イオン注入領域に電圧が印加されなかった場合を示す断面図であり、図５ｂは前記素子分離イオン注入領域にリバースバイアス電圧が印加された場合を示す断面図である。
前記第１実施例及び第２実施例は構造が同一であって、動作が類似であるので一緒に説明する。
図４ａ及び図５ａを見ると、素子分離イオン注入領域１７０が第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２の境界に形成されている。
高濃度のｐ型半導体基板と、該半導体基板上に形成された低濃度のｐ型エピ層１１１と、該ｐ型エピ層１１１に形成されてアクティブ領域を定義する素子分離イオン注入領域１７０と、前記ｐ型エピ層１１１上に低濃度ｎ型不純物が注入されて低濃度ｎ型拡散領域で第１フォトダイオード領域１２８ａと第２フォトダイオード領域１２８ｂが形成されている。
そして、前記半導体基板上に絶縁膜１８０が形成されて、前記絶縁膜１８０は前記素子分離イオン注入領域１７０の第２素子分離イオン注入領域１７３を所定露出させるコンタクトホール１８３が形成されている。
図４ｂ及び図５ｂを見ると、前記コンタクトホール１８３内に埋め立てられたコンタクト電極１８５は、前記第２素子分離イオン注入領域１７３にリバースバイアス電圧または電源が印加されることができるようにする。
前記素子分離イオン注入領域１７０は、前記第１及び第２フォトダイオード領域ＰＤ１、ＰＤ２の境界に不純物が注入されて形成される。
前記素子分離イオン注入領域１７０は、第１素子分離イオン注入領域１７１と第２素子分離イオン注入領域１７３でなされる。
前記第１素子分離イオン注入領域１７１は、深く形成された低濃度ｐ型拡散領域であり、前記第２素子分離イオン注入領域１７３内に浅く形成された高濃度ｎ型拡散領域である。
すなわち、前記第２素子分離イオン注入領域１７３は、前記第１素子分離イオン注入領域１７１が取り囲んでいる形象である。
そして、前記第２素子分離イオン注入領域１７３は、コンタクト連結されてリバースバイアス電圧(reverse bias voltage)が印加されるか、または電源(ＶＤＤ)と連結されることができる。前記リバースバイアス電圧、または電源と連結されてリバース電圧が印加された素子分離イオン注入領域１７０は空乏層１７５がエピ層１１１下部で深くて厚く形成されるので、十分なアイソレーションを得ることができる。
前記第２素子分離イオン注入領域は、高濃度ｎ型拡散領域であり、前記第１素子分離イオン注入領域は、低濃度ｐ型拡散領域であり、前記エピ層は、p-ウェルであるので、前記空乏層は前記高濃度ｎ型拡散領域側には薄く形成されて、前記第１素子分離イオン注入領域で前記エピ層方向に深く形成される。
前記素子分離イオン注入領域１７０の両方には、第１及び第２フォトダイオード領域が形成されており、前記第１及び第２フォトダイオード領域は低濃度ｎ型拡散領域が形成されているので、前記空乏層１７５は前記第１素子分離イオン注入領域１７１でフォトダイオード領域で広がらないで、さらに前記エピ層１１１の下部方向に深く形成される。
このように素子分離イオン注入領域１７０を素子分離膜の代わりに使用するようになると、界面トラップ(interface trap)の発生を防止することができるから低照度での特性の向上する長所がある。
以上で説明した本発明の一実施例のように、フォトダイオードの境界の少なくとも一部にＬＯＣＯＳまたはＳＴＩのような素子分離膜ではなく、不純物を注入させて素子分離イオン注入領域を形成して、前記素子分離イオン注入領域にリバースバイアスを印加して空乏層すなわち、アイソレーション領域を拡張させることで、フォトダイオードとフォトダイオードを電気的にアイソレーションさせることができる。
これで、シリコンウェハーの格子構造に誤整列を発生させるＳＴＩ素子分離膜の代りに素子分離イオン注入領域を素子分離膜で使用してフォトダイオードの周辺に結晶欠陷区域を最小化することで、暗電流(dark current)のソース(source)を減少させることが可能であり、界面トラップの発生を防止することができるので、低照度での特性が向上したシーモスイメージセンサーを得ることができる。
図６は本発明による他の実施例として、４Ｔ型ＣＭＯＳイメージセンサーの単位画素等を示したレイアウトである。
フォトダイオード２００、２０２は前に説明した実施例でのように、素子分離イオン注入領域１７０（図３参照）によって幾つかの領域で分離されている。
前記各フォトダイオード２００、２０２は互いに分離されており、その間に信号処理ユニット２１０が形成される。
前記各フォトダイオード２００、２０２はそれぞれのトランスファートランジスター２２０、２２２を有しており、前記トランスファートランジスター２２０、２２２はセレクトトランジスター２５０、ドライブトランジスター２４０及びリセットトランジスター２３０を共有することができる。これにより、単位ピクセルのトランジスターの個数を減らすことができる。
本発明によれば、シーモスイメージセンサーで半導体基板にＳＴＩ素子分離膜と素子分離イオン注入領域を素子分離膜で使用してフォトダイオードの周辺に結晶欠陥区域を最小化することで暗電流(dark current)のソース(source)を減少させることができる。この結果、界面トラップの発生を防止することができるので、低照度での特性が向上する効果が得られる。
本発明を具体的な実施例を通じて詳しく説明したが、これは本発明を具体的に説明するためのものであり、本発明によるシーモスイメージセンサー及びその製造方法はこれに限定されないし、本発明の技術的思想内で当分野の通常の知識を有した者によってその変形や改良が可能であることが明白である。
１２０ａ、１２０ｂ トランスファートランジスター、１３０ａ、１３０ｂ リセットトランジスター、１４０ａ、１４０ｂ ドライブトランジスター、１５０ａ、１５０ｂ セレクトトランジスター、１２３a、１３３a、１４３a、１５３a、１２３ｂ、１３３ｂ、１４３ｂ、１５３ｂ ゲート電極、１７０ 素子分離イオン注入領域、１７１ 第１素子分離イオン注入領域、１７３ 第２素子分離イオン注入領域、１７５ 空乏層、２００、２０２ フォトダイオード、２１０ 信号処理ユニット、２２０、２２２ トランスファートランジスター、２３０ リセットトランジスター、２４０ ドライブトランジスター、２５０ セレクトトランジスター。
Claims (20)
- 画素アレイ部と信号処理部が形成されたイメージセンサーにおいて、
前記画素アレイ部のフォトダイオード間に形成され、第１導電型の第１イオン注入領域と前記第１イオン注入領域内に形成される第２導電型の第２イオン注入領域とからなる素子分離イオン注入領域と、前記第２イオン注入領域に接続されてバイアスが印加されるコンタクト電極と、を有する半導体基板と、
前記半導体基板上の前記フォトダイオードに隣接する前記信号処理部を素子分離する素子分離膜と、
前記信号処理部に形成された複数のトランジスターを含むことを特徴とするＣＭＯＳイメージセンサー。 - 前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記半導体基板は、ｐ型エピ層であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記コンタクト電極は、前記第２イオン注入領域と接続されて前記第２イオン注入領域にリバース電圧（ｒｅｖｅｒｓｅ ｖｏｌｔａｇｅ）を印加することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記コンタクト電極は、前記第２イオン注入領域と接続されて前記第２イオン注入領域に電源を供給することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記第２イオン注入領域と半導体層の接合位置で前記半導体層の下部方向に形成された空乏層の厚さは、前記第１イオン注入領域と前記第２イオン注入領域の接合位置で前記第１イオン注入領域方向に形成された空乏層の厚さより大きいことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記第２イオン注入領域は、前記第１イオン注入領域が取り囲んでいることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記フォトダイオード領域は、前記素子分離イオン注入領域によって少なくとも２個以上の領域に分離されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記画素アレイ部は少なくとも２個以上の単位画素を含み、各単位画素は少なくとも２個以上のトランジスターを含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記単位画素同士の境界に前記素子分離イオン注入領域が形成されたことを特徴とする請求項９に記載のＣＭＯＳイメージセンサー。
- 前記画素アレイ部は互いに隔離された少なくとも二個のフォトダイオード領域を含み、隣接に配置されたフォトダイオード領域は互いに少なくても一つのトランジスターを共有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 半導体基板上に画素アレイ部と前記画素アレイ部のフォトダイオードに隣接する信号処理部を有するＣＭＯＳイメージセンサーを製造する方法において、
前記画素アレイ部の前記フォトダイオードの間において、前記半導体基板上に第１導電型の第１イオン注入領域を形成して、予備素子分離イオン注入領域を形成する段階と、
前記第１イオン注入領域内に第２導電型の第２イオン注入領域を形成して素子分離イオン注入領域を完成する段階と、
前記画素アレイ部に前記フォトダイオード及び前記信号処理部に複数のトランジスターを形成する段階と、
前記第２イオン注入領域に接続されてバイアスが印加されるコンタクト電極を形成する段階と、
を含むことを特徴とするＣＭＯＳイメージセンサーの製造方法。 - 前記コンタクト電極を形成する段階において、
前記フォトダイオード及び前記複数のトランジスター上に絶縁膜を形成する段階と、
前記絶縁膜に前記第２イオン注入領域の一部を露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内に前記第２イオン注入領域と電気的に連結される前記コンタクト電極を形成する段階をさらに含むことを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。 - 前記第２イオン注入領域にリバース電圧が印加されると、前記素子分離イオン注入領域の空乏層が深くなることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記コンタクト電極は、リバースバイアス電圧が印加されることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記コンタクト電極は、電源電圧が印加されることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記第２イオン注入領域と半導体層の接合位置で前記半導体層の下部方向に形成された空乏層の厚さは、前記第１イオン注入領域と前記第２イオン注入領域の接合位置で前記第１イオン注入領域方向に形成された空乏層の厚さより大きいことを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記画素アレイ部は、少なくとも２個以上の単位画素を含み、各単位画素は少なくとも２個以上のトランジスターを含むことを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記単位画素同士の境界に前記素子分離イオン注入領域が形成されたことを特徴とする請求項１９に記載のＣＭＯＳイメージセンサーの製造方法。
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