JP4837960B2

JP4837960B2 - 低電力ランダムビット生成器及び乱数生成器

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Publication number: JP4837960B2
Application number: JP2005262838A
Authority: JP
Inventors: 哲敏金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-09-09
Filing date: 2005-09-09
Publication date: 2011-12-14
Anticipated expiration: 2025-09-09
Also published as: JP2006079098A; KR20060023305A; US20060049882A1; KR100594292B1; DE102005044084B4; US7286021B2; DE102005044084A1

Description

本発明は、乱数生成器に係り、特に、暗号システムで使用する低電力乱数生成器（ＲａｎｄｏｍＮｕｍｂｅｒＧｅｎｅｒａｔｏｒ）及び生成方法に関する。

情報保安に対する重要性が益々高まっている状況で、暗号化及び復号化のキーを作り出す乱数生成器が占める比重は相当大きいものとなっている。
スマートカードのようなモバイルシステムに搭載されるためには、前記乱数生成器の構造が簡単で、かつ消費電力が小さくなければならない。特に、半導体チップで前記乱数生成器を具現するときに占める面積も小さくなければならない。

図１は、アナログ方式の乱数生成器のブロックダイアグラムである。
図１を参照すると、前記乱数生成器は、ランダムビット生成器（ＲａｎｄｏｍＢｉｔＧｅｎｅｒａｔｏｒ；ＲＢＧ）１００、後処理器２００及び出力バッファ３００を備える。
ＲＢＧ１００は、アナログ信号処理部であって、ノイズソースを用いて所定のランダムビット信号を生成させる。
後処理器２００は、デジタル信号処理パートであって、受信した前記ランダムビット信号に対して所定のデジタル信号処理を行う。前記デジタル信号処理によって前記ランダムビット信号のランダム性がさらに増加する。ここで、デジタル信号処理とは、前記ランダムビット信号に対する訂正及び圧縮などのアルゴリズムをデジタル方式で行うことを言う。
デジタル処理が行われた前記ランダムビット信号は、出力バッファ３００を経て外部に伝えられる。

アナログ信号を用いてランダムビット信号を生成する最も一般的な方法は、一定の電圧でバイアスされていない抵抗などに存在するホワイトノイズを用いることである。一般的にノイズ信号の電圧レベルは非常に小さいために、非常に高い利得（ｇａｉｎ）を有する増幅器を使用して前記ノイズ信号を一定の電圧値で増幅した後で使用しうる。
一般的に増幅器は、消費電力が大きいために、システムが消費する電力を増加させるだけでなく、チップ面積を増加させる短所を有している。また、前記増幅器は、半導体チップ上で高周波で動作する周辺のデジタルロジック回路などによるノイズ、電源電圧からのノイズ（ＰｏｗｅｒＳｕｐｐｌｙＮｏｉｓｅ）によってＰＳＲＲ（ＰｏｗｅｒＳｕｐｐｌｙＲｅｊｅｃｔｉｏｎＲａｔｉｏ）特性が悪くなり、及びフリッカノイズにも脆弱である。言い換えれば、前記増幅器は、ノイズなどの影響を受け、予想していない電圧または電流を出力してしまう恐れがある。

周辺の高周波で動作するデジタル回路からの悪影響を、防止ないしは最大限減少させるために、前記増幅器は、周辺の回路と隔離されねばならない。しかし、前記増幅器と周辺回路との隔離というのが、簡単に達成されるものではなく、かつ大面積を要するという短所を有している。また、電源からのスパイクノイズを抑制するためには、前記電源電圧に大きい抵抗及び大きいキャパシタがさらに設けられねばならない。

本発明が解決しようとする技術的課題は、消費電力の少ないランダムビット生成器（ＲＢＧ）を提供するところにある。
本発明が解決しようとする他の技術的課題は、消費電力の少ないＲＢＧを備える乱数生成器を提供するところにある。

前記技術的課題を達成するための本発明による消費電力の少ないＲＢＧは、ＭＤＡＣ（ＭｕｌｔｉｐｌｙｉｎｇＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｏｒ）、比較器及びデータ保存装置を備える。
前記ＭＤＡＣは、接地電圧ＧＮＤ、基準電圧Ｖｒｅｆ、入力信号Ｖｉｎ及びデジタル信号Ｄｏｕｔを用いてなる所定のアナログ電圧Ｖｏｕｔ１を出力する。前記比較器は、前記アナログ電圧Ｖｏｕｔ１を仮想の接地電圧と比較して決定されたＤＣ電圧Ｖｏｕｔ２を出力する。前記データ保存装置は、前記ＤＣ電圧Ｖｏｕｔ２と対応する所定のデジタル信号を保存し、前記デジタル信号Ｄｏｕｔを出力する。

特に、前記ＭＤＡＣは、一入力端子が前記接地電圧に連結され、前記アナログ電圧Ｖｏｕｔ１を出力する演算増幅器と、前記演算増幅器の他の一入力端子に一端が連結された第１キャパシタと、前記演算増幅器の他の一入力端子に一端が連結された第２キャパシタと、前記デジタル信号Ｄｏｕｔに応答して一端に連結された前記基準電圧及び前記接地電圧を選択して他端に伝達する第１スイッチと、第１制御信号に応答して前記第１スイッチの他端、前記入力信号及び前記アナログ電圧Ｖｏｕｔ１のうち、何れか１つを選択して前記第１キャパシタの他端に伝達する第２スイッチと、第２制御信号に応答して前記入力信号及び前記アナログ電圧Ｖｏｕｔ１のうち、何れか１つを選択して前記第２キャパシタの他端に伝達する第３スイッチと、第３制御信号に応答して前記演算増幅器の他の一入力端子及び出力端子の間をスイッチングする前記第４スイッチと、を備える。

前記他の技術的課題を達成するための本発明による低電力乱数生成器は、ＲＢＧ及びデジタル後処理器を備える。
前記ＲＢＧは、所定の電圧準位を有する入力信号、基準電圧、接地電圧及び接地電圧を用いてランダムビットを生成させるＤＡＣ、前記ＤＡＣのランダムビットと前記仮想の接地電圧とを比較する比較器及び前記比較器の出力データを保存するデータ保存装置を含む。前記デジタル後処理器は、前記ＲＢＧの出力データに対して訂正及び圧縮などのアルゴリズムをデジタル方式で行う。
前記ＲＢＧは、ＭＤＡＣ、比較器及びデータ保存装置を備える。

本発明によるＲＢＧ及びそれを用いる乱数生成器は、キャパシタ、スイッチ及び簡単な構造の演算増幅器を用いて具現できるので、消費電力が少なく、半導体として具現したとき、使用面積が少ない。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図２は、本発明の一実施形態による低電力ランダムビット生成器（ＲＢＧ）のブロックダイアグラムである。
図２を参照すれば、前記ＲＢＧは、ＭＤＡＣ２１０、比較器２３０及びデータ保存装置２５０を備える。
ＭＤＡＣ２１０は、接地電圧ＧＮＤ、基準電圧Ｖｒｅｆ、入力信号Ｖｉｎ及びデジタル信号Ｄｏｕｔを用いて生成された所定のアナログ電圧Ｖｏｕｔ１を出力する。

ＭＤＡＣ２１０は、演算増幅器ＯＰＡＭＰ、第１キャパシタＣ１、第２キャパシタＣ２、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３及び第４スイッチＳＷ４を備える。
演算増幅器ＯＰＡＭＰは、一入力端子（正の入力端子、＋）が前記接地電圧ＧＮＤに連結され、前記アナログ電圧Ｖｏｕｔ１を出力する。第１キャパシタＣ１は、演算増幅器ＯＰＡＭＰの他の一入力端子（負の入力端子、−）に一端が連結される。第２キャパシタＣ２は、演算増幅器ＯＰＡＭＰの他の一入力端子（負の入力端子、−）に一端が連結される。第１スイッチＳＷ１は、デジタル信号Ｄｏｕｔに応答して一端に連結された基準電圧Ｖｒｅｆ及び接地電圧ＧＮＤを選択して他端に伝達する。第２スイッチＳＷ２は、第１制御信号ＣＯＮ１に応答して第１スイッチＳＷ１の他端、入力信号Ｖｉｎ及びアナログ電圧Ｖｏｕｔ１のうち、何れか１つを選択して第１キャパシタＣ１の他端に伝達する。第３スイッチＳＷ３は、第２制御信号ＣＯＮ２に応答して入力信号Ｖｉｎ及びアナログ電圧Ｖｏｕｔ１のうち、何れか１つを選択して第２キャパシタＣ２の他端に伝達する。前記第４スイッチＳＷ４は、第３制御信号ＣＯＮ３に応答して、演算増幅器ＯＰＡＭＰの他の一入力端子−及び出力端子の間をスイッチングする。

比較器２３０は、前記アナログ電圧Ｖｏｕｔ１を接地電圧ＧＮＤと比較して決定されたＤＣ電圧Ｖｏｕｔ２を出力する。
データ保存装置２５０は、前記ＤＣ電圧Ｖｏｕｔ２と対応する所定のデジタル信号を保存し、前記デジタル信号Ｄｏｕｔを出力する。
ここで使用する演算増幅器ＯＰＡＭＰは、一般的に２ステージ演算増幅器でもよく、前記２ステージ演算増幅器の場合、消費電力が相当少ないことを特徴とする。ここで、２ステージとは、演算増幅器が差動入力ステージ及び増幅ステージで構成されるか、差動入力ステージ及びバッファステージのように２つのステージで構成されることを意味する。比較器２３０も２ステージ演算増幅器を使用して具現できるために、比較器で消費される電力も減少させうる。
データ保存装置２５０は、一般的にＤ型フリップフロップを用いて具現することが望ましい。

以下では、ＲＢＧ２１０の動作について説明する。
ＲＢＧ２１０の動作は、サンプル／ホールドモード（Ｓａｍｐｌｅ＆ＨｏｌｄＭｏｄｅ）及び増幅モード（ＡｍｐｌｉｆｙＭｏｄｅ）に大別される。
サンプル／ホールドモードは、ＭＡＤＣ２１０で、初めてサンプリングした電圧をホールドし、それを比較器２３０で接地電圧ＧＮＤと比較したデジタル信号Ｄｏｕｔをデータ保存装置２５０に保存する。

図３は、図２に図示されたＭＤＡＣがサンプリング／ホールドモードを表す回路図である。
図３を参照すれば、サンプリング／ホールドモードでは、第１制御信号ＣＯＮ１及び第２制御信号ＣＯＮ２によって第２スイッチＳＷ２及び第３スイッチＳＷ３は、各々入力信号Ｖｉｎが選択される。第３制御信号ＣＯＮ４によって動作する第４スイッチＳＷ４は、ターンオンされる。デジタル信号Ｄｏｕｔによって動作する第１スイッチＳＷ１は、この瞬間に用いられていないので、如何なる信号を選択するかは関係ない。

前記のようなスイッチの選択及びオン／オフ動作によれば、キャパシタＣ１及びＣ２の一端には、入力信号Ｖｉｎが供給され、他端は演算増幅器ＯＰＡＭＰの負の入力端子−に連結されている。演算増幅器ＯＰＡＭＰの負の入力端子（−）及び出力端子が相互連結され、正の入力端子（＋）には、接地電圧ＧＮＤが連結される。ここで、演算増幅器ＯＰＡＭＰは、バッファと共に動作し、演算増幅器ＯＰＡＭＰの負の入力端子（−）は、仮想の接地電圧（ＶｉｒｔｕａｌＧＮＤ）となるので、２個のキャパシタＣ１、Ｃ２には、Ｃ＊Ｖｉｎの電荷が各々充電される。２個のキャパシタＣ１、Ｃ２が入力信号Ｖｉｎと仮想の接地電圧との間で並列連結されているので、入力信号Ｖｉｎ及び仮想の接地電圧との間の総電荷量は２＊Ｃ＊Ｖｉｎとなる。
増幅モードでは、サンプル／ホールドモードで充電された電荷を増幅させる。

図４は、図２に図示されたＭＤＡＣが増幅モードである時の回路図である。
図４を参照すれば、増幅モードであるとき、第１制御信号ＣＯＮ１によって第２スイッチＳＷ２は、接地電圧ＧＮＤを選択するために、第１キャパシタＣ１の一端は、接地電圧ＧＮＤに連結され、他端は、負の入力端子（−）に連結される。第２制御信号ＣＯＮ２によって第３スイッチＳＷ３が演算増幅器ＯＰＡＭＰの出力端子Ｖｏｕｔ１を選択するので、第２キャパシタＣ２の一端は、演算増幅器ＯＰＡＭＰの出力端子に連結され、他端はそのまま演算増幅器ＯＰＡＭＰの負（−）の入力端子に連結されている。第３制御信号ＣＯＮ４によって動作する第４スイッチＳＷ４は、ターンオフになる。

図４に図示された増幅モードである時の回路は、実際には、２つの段階のスイッチング動作によって決定されたものである。第１段階は、第２制御信号ＣＯＮ２によって動作する第３スイッチＳ３によって第２キャパシタＣ２の一端が演算増幅器ＯＰＡＭＰの出力端子に連結され、この瞬間には、第２スイッチＳＷ２は、以前のスイッチング動作を保持する。第２段階は、第１段階後に所定の時間が経過した後で行われ、第３スイッチＳ３は、以前の状態を保持し、第１制御信号ＣＯＮ２によって第２スイッチＳＷ２が接地電圧ＧＮＤを選択する。

図５Ａないし図５Ｃは、図３に図示したＭＤＡＣがサンプリング／ホールドモードから
図４に図示した増幅モードに変換される過程を表す。
図５Ａは、サンプル／ホールドモードである時の回路図である。
図５Ｂは、増幅モードの第１段階である時の回路図である。
図５Ｃは、増幅モードの第２段階である時の回路図である。
説明の便宜上、図２に図示された２個のキャパシタＣ１、Ｃ２は、同じキャパシタンスを有し、入力信号Ｖｉｎが接地電圧ＧＮＤより高い電圧であると仮定する。

図５Ａを参照すると、サンプリングした瞬間には、入力信号Ｖｉｎに連結されたキャパシタの電極は、正の電荷が充電され、反対側の電極には負の電荷が充電される。
図５Ｂを参照すると、増幅モードの第１段階では、第２キャパシタＣ２が演算増幅器ＯＰＡＭＰの出力端子及び負の入力端子（−）の間を連結する。第１キャパシタＣ１の一端に連結された演算増幅器ＯＰＡＭＰの負の入力端子（−）が仮想の接地電圧と同じ電圧準位を有するので、出力端子Ｖｏｕｔ１は入力電圧Ｖｉｎと同じ電圧準位を有する。

図５Ｃを参照すると、増幅モードの第２段階では、第１キャパシタＣ１の一端が入力電圧Ｖｉｎから接地電圧ＧＮＤにスイッチングされるので、第１キャパシタＣ１の一端が接地電圧ＧＮＤと同じ電圧準位を有するようになる。この際、第１キャパシタＣ１の他端での電荷はエネルギー保存法則によって保存されるために、第１キャパシタＣ１の他端にある負の電荷が第１キャパシタＣ１に移動するために、出力端子Ｖｏｕｔ１の電圧準位は２＊Ｖｉｎになる。入力信号Ｖｉｎは、サンプル／ホールドモード及び増幅モードを経つつ、２倍に増幅される。
サンプル／ホールドモード及び増幅モードを１つのサイクルとする時、前述した内容は、回路動作の最初のサイクルについてのものである。この際、保存装置２５０から出力されるデジタル信号Ｄｏｕｔによって、第１スイッチＳＷ１は接地電圧ＧＮＤを選択する。

以下では、２番目のサイクルについて説明する。
最初のサイクルが終了した時、データ保存装置２５０には、所定のデジタル信号Ｄｏｕｔが保存されている。例えば、デジタル信号Ｄｏｕｔが論理ハイ”１”状態である場合には、第１スイッチＳＷ１が基準電圧Ｖｒｅｆに連結すされるので、ＭＤＡＣ２１０の出力電圧Ｖｏｕｔ１は、式(1)のように表示しうる（もちろん、これと逆になるように設計しても良い）。

デジタル信号Ｄｏｕｔが論理ロー（”０”）である場合には、第１スイッチＳＷ１が接地電圧ＧＮＤに連結されるので、ＭＤＡＣ２１０の出力電圧Ｖｏｕｔ１は式(2)のように表示しうる。

二番目のサイクルからは最初にサンプリングする時に使用した入力信号Ｖｉｎを使用せず、前サイクルで作られたアナログ電圧Ｖｏｕｔ１、接地電圧ＧＮＤ及び基準電圧Ｖｒｅｆを第１キャパシタＣ１の一端にランダムに連結させる。デジタル信号Ｄｏｕｔに応答して動作する第１スイッチＳＷ１は、第１サイクルのサンプル／ホールドモードでは使われず、後続のサイクルでのみ使われる。

後続のサイクルのサンプル／ホールドモードの間、第２スイッチＳＷ２は、前記第１制御信号ＣＯＮ１に応答して、第１スイッチＳＷ１の出力端子またはアナログ出力Ｖｏｕｔ１のうち、１つをランダムに選択する。したがって、第２スイッチＳＷ２及び第３スイッチＳＷ３がアナログ信号Ｖｏｕｔ１を選択し、第４スイッチＳＷ４がターンオンされれば、第１キャパシタＣ１及び第２キャパシタＣ２は放電される。第１スイッチＳＷ１ないし第４スイッチＳＷ４を適切に使用すれば、第１キャパシタＣ１が接地電圧ＧＮＤまたは基準電圧Ｖｒｅｆを充電する間、第２キャパシタＣ２を放電させうる。

前述したような方法で、サイクルを進行させ続ければ、ＭＤＡＣはランダムに生成されるアナログ信号Ｖｏｕｔ１を生成させうる。前記アナログ信号Ｖｏｕｔ１を比較器及びデータ保存装置で利用することによって、消費電力の少ないＲＢＧ及びそれを使用する乱数生成器を作れる。

前述したように図面と明細書において、最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明は、暗号システムで使用する低電力乱数生成器関連の技術分野で好適に適用されうる。

アナログ方式の乱数生成器のブロックダイアグラムである。本発明の一実施形態による低電力ＲＢＧのブロックダイアグラムである。図２に図示されたＭＤＡＣがサンプリング／ホールドモードを表す回路図である。図２に図示されたＭＤＡＣが増幅モードである時の回路図である。サンプル／ホールドモードである時の回路図である。増幅モードの第１段階である時の回路図である。増幅モードの第２段階である時の回路図である。

符号の説明

２１０ＭＤＡＣ
２３０比較器
２５０データ保存装置
ＧＮＤ接地電圧
Ｖｒｅｆ基準電圧
Ｖｉｎ入力信号
Ｄｏｕｔデジタル信号
Ｖｏｕｔ１アナログ電圧
ＯＰＡＭＰ演算増幅器
Ｃ１第１キャパシタ
Ｃ２第２キャパシタ
ＳＷ１第１スイッチ
ＳＷ２第２スイッチ
ＳＷ３第３スイッチ
ＳＷ４第４スイッチ
ＣＯＮ１第１制御信号
ＣＯＮ２第２制御信号
ＣＯＮ３第３制御信号

Claims

接地電圧、基準電圧、入力信号及びデジタル信号を用いて組成された所定のアナログ電圧を出力するＭＤＡＣ（ＭｕｌｔｉｐｌｙｉｎｇＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｏｒ）と、
前記アナログ電圧を前記接地電圧と比較して決定されたＤＣ電圧を出力する比較器と、
前記ＤＣ電圧と対応する所定のデジタル信号を保存し、前記デジタル信号を出力するデータ保存装置と、を備え、
サンプル／ホールドモード及び増幅モードを１つのサイクル単位で動作し、
最初のサイクル時には、前記入力信号を使用してサンプリングを行うが、以後のサイクルの時には、前記アナログ電圧をフィードバックさせて使用することを特徴とするランダムビット生成器。
前記ＭＤＡＣは、
一入力端子が前記接地電圧に連結され、前記アナログ電圧を出力する演算増幅器と、
前記演算増幅器の他の一入力端子に一端が連結された第１キャパシタと、
前記演算増幅器の他の一入力端子に一端が連結された第２キャパシタと、
前記デジタル信号に応答して、一端に連結された前記基準電圧及び前記接地電圧を選択して他端に伝達する第１スイッチと、
第１制御信号に応答して、前記第１スイッチの他端、前記入力信号及び前記アナログ電圧のうち、何れか１つを選択して前記第１キャパシタの他端に伝達する第２スイッチと、
第２制御信号に応答して、前記入力信号及び前記アナログ電圧のうち、何れか１つを選択して前記第２キャパシタの他端に伝達する第３スイッチと、
第３制御信号に応答して、前記演算増幅器の他の一入力端子及び出力端子を選択的に連結する第４スイッチと、を備えることを特徴とする請求項１に記載のランダムビット生成器。
前記サンプル／ホールドモードであるとき、
前記第１制御信号は、最初のサイクルである場合には、前記入力信号を選択し、その後のサイクルである場合には、前記第１スイッチの一端または前記アナログ信号を選択し、
前記第２制御信号は、最初のサイクルである場合には、前記入力信号を選択し、その後のサイクルである場合には、前記アナログ電圧を選択し、
前記第３制御信号は、最初のサイクル、またはその後のサイクルを区分せず、前記第４スイッチを閉じることを特徴とする請求項１に記載のランダムビット生成器。
前記増幅モードは、
第１段階及び第２段階に区分されて動作し、
前記第１段階であるとき、
前記第１制御信号は、前記サンプル／ホールドモードで選択された状態をそのまま保持し、
前記第２制御信号は、前記アナログ電圧を選択し、
前記第３制御信号は、前記第４スイッチを開け、
前記第２段階において、
前記第１制御信号は、前記接地電圧または前記基準電圧を選択し、
前記第２制御信号は、前記アナログ電圧を選択した状態をそのまま保持し、
前記第３制御信号は、前記第４スイッチが開いた状態をそのまま保持することを特徴とする請求項３に記載のランダムビット生成器。
前記データ保存装置は、
Ｄ型フリップフロップであることを特徴とする請求項１に記載のランダムビット生成器。
所定の電圧準位を有する入力信号、基準電圧、接地電圧及びデジタル信号を用いてランダムビットを生成させるＤＡＣ、前記ＤＡＣのランダムビットと前記接地電圧とを比較する比較器及び前記比較器の出力データを保存し、前記デジタル信号を出力するデータ保存装置を含むランダムビット生成器と、
前記ランダムビット生成器の出力データに対して訂正及び圧縮などのアルゴリズムをデジタル方式で行うデジタル後処理器と、を備え、
前記ランダムビット生成器は、
サンプル／ホールドモード及び増幅モードを１つのサイクル単位で動作し、
最初のサイクルでは、前記入力信号を使用してサンプリングを行うが、以後のサイクルでは、前記アナログ電圧をフィードバックさせて使用することを特徴とする乱数生成器。
前記ＤＡＣは、
一入力端子が前記接地電圧に連結され、前記アナログ電圧を出力する演算増幅器と、
前記演算増幅器の他の一入力端子に一端が連結された第１キャパシタと、
前記演算増幅器の他の一入力端子に一端が連結された第２キャパシタと、
前記デジタル信号に応答して一端に連結された前記基準電圧及び前記接地電圧を選択して他端に伝達する第１スイッチと、
第１制御信号に応答して前記第１スイッチの他端、前記入力信号及び前記アナログ電圧のうち、何れか１つを選択して前記第１キャパシタの他端に伝達する第２スイッチと、
第２制御信号に応答して前記入力信号及び前記アナログ電圧のうち、何れか１つを選択して前記第２キャパシタの他端に伝達する第３スイッチと、
第３制御信号に応答して前記演算増幅器の他の一入力端子及び出力端子との間をスイッチングする第４スイッチと、を備えることを特徴とする請求項６に記載の乱数生成器。
前記サンプル／ホールドモードであるとき、
前記第１制御信号は、最初のサイクルである場合には、前記入力信号を選択し、その後のサイクルである場合には、前記第１スイッチの一端または前記アナログ信号を選択し、
前記第２制御信号は、最初のサイクルである場合には、前記入力信号を選択し、その後のサイクルである場合には、前記アナログ電圧を選択し、
前記第３制御信号は、最初のサイクルまたはその後のサイクルを区分せず、前記第４スイッチを閉じることを特徴とする請求項６に記載の乱数生成器。
前記増幅モードは、
第１段階及び第２段階に区分されて動作し、
前記第１段階であるとき、
前記第１制御信号は、前記サンプル／ホールドモードで選択された状態をそのまま保持し、
前記第２制御信号は、前記アナログ電圧を選択し、
前記第３制御信号は、前記第４スイッチを開け、
前記第２段階において、
前記第１制御信号は、前記接地電圧または前記基準電圧を選択し、
前記第２制御信号は、前記アナログ電圧を選択した状態をそのまま保持し、
前記第３制御信号は、前記第４スイッチを開いた状態をそのまま保持することを特徴とする請求項６に記載の乱数生成器。
前記データ保存装置は、
Ｄ型フリップフロップであることを特徴とする請求項６に記載の乱数生成器。
前記乱数生成器は、
前記後処理器の出力データの駆動能力を向上させて出力する出力バッファをさらに備えることを特徴とする請求項６に記載の乱数生成器。