KR20060023305A

KR20060023305A - 저 전력 무작위 비트 생성기 및 난수생성기

Info

Publication number: KR20060023305A
Application number: KR1020040072106A
Authority: KR
Inventors: 김철민
Original assignee: 삼성전자주식회사
Priority date: 2004-09-09
Filing date: 2004-09-09
Publication date: 2006-03-14
Also published as: DE102005044084A1; US7286021B2; DE102005044084B4; KR100594292B1; JP2006079098A; JP4837960B2; US20060049882A1

Abstract

스위치드 커패시터 증폭기 회로(Switched Capacitor Amplify Circuit) 및 파이프라인(Pipeline) 방식의 ADC(Analog to Digital Convertor)에서 사용되는 MDAC(Multiplying Digital to Analog Convertor)를 활용한 저 전력 무작위 비트 생성기를 개시한다. 상기 소비 전력이 적은 무작위 비트 생성기는, MDAC, 비교기(Comparator) 및 데이터 저장장치를 구비한다. 상기 MDAC는, 접지전압(GND), 기준전압(Vref), 입력신호(Vin) 및 디지털신호(Dout)를 이용하여 조성된 소정의 아날로그 전압(Vout1)을 출력한다. 상기 비교기는, 상기 아날로그 전압(Vout1)을 가상의 접지전압(Virtual Ground)과 비교하여 결정된 DC 전압(Vout2)을 출력한다. 상기 데이터 저장장치는, 상기 DC 전압(Vout2)과 대응되는 소정의 디지털신호를 저장하고, 상기 디지털신호(Dout)를 출력한다.

SCF, MDAC, RNG, 난수 생성기

Description

저 전력 무작위 비트 생성기 및 난수생성기{A low power consumption random bit generator and random number generator}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 아날로그 방식의 난수생성기의 블록 다이어그램이다.

도 2는 본 발명의 일 실시 예에 따른 저 전력 무작위 비트 생성기의 블록 다이어그램이다.

도 3은 도 2에 도시된 MDAC가 샘플링/홀드 모드를 나타내는 회로도이다.

도 4는 도 2에 도시된 MDAC가 증폭모드일 때의 회로도이다.

도 5a는, 샘플/홀드 모드일 때의 회로도이다.

도 5b는, 증폭모드의 제1단계일 때의 회로도이다.

도 5c는, 증폭모드의 제2단계일 때의 회로도이다.

본 발명은 난수생성기에 관한 것으로서, 특히, 암호 시스템에서 사용하는 저 전력 난수생성기(Random Number Generator) 및 생성방법에 관한 것이다.

정보보안에 대한 중요성이 점점 커져가고 있는 상황에서, 암호화 및 복호화의 키(Key)를 만들어 내는 난수생성기가 차지하는 비중은 크다고 할 수 있다.

스마트 카드(Smart Card)와 같은 모바일 시스템(Mobile System)에 탑재되기 위해서는, 상기 난수생성기의 구조가 간단하여야 하고 소비되는 전력이 작아야 한다. 특히, 반도체 칩으로 상기 난수생성기를 구현할 때 차지하는 면적도 작아야 한다.

도 1을 참조하면, 상기 난수생성기는, 무작위 비트 생성기(100, Random Bit Generator, RBG), 후 처리기(200, Post Processor) 및 출력버퍼(300, Output Buffer)를 구비한다.

무작위 비트 생성기(100, Random Bit Generator, RBG)는, 아날로그 신호처리 파트(Analog Signal Processing Part)로서, 노이즈 소스(Noise Source)를 이용하여 소정의 무작위 비트 신호(Random Bit Signal)를 생성시킨다.

후 처리기(200)는, 디지털 신호처리 파트(Digital Signal Processing Part)로서, 수신한 상기 무작위 비트 신호를 소정의 디지털 신호처리를 수행한다. 상기 디지털 신호처리에 의하여 상기 무작위 비트 신호의 무작위성(Randomness)이 더욱 증가한다. 여기서 디지털 신호처리는, 상기 무작위 비트 신호에 대한 정정(correct) 및 압축(compress) 등의 알고리즘을 디지털 방식으로 수행하는 것을 말한다.

디지털 처리가 수행된 상기 무작위 비트 신호는 출력버퍼(300)를 거쳐 외부 로 전달된다.

아날로그 신호를 이용하여 무작위 비트 신호(random bit signal)를 생성하는 가장 일반적인 방법은, 일정한 전압으로 바이어스(bais)되지 않은 저항 등에 존재하는 화이트 잡음(White Noise)을 이용하는 것이다. 일반적으로 잡음신호의 전압레벨(Voltage Level of Noise Signal)은 아주 작기 때문에, 아주 높은 이득(gain)을 가진 증폭기(Amplifier)를 사용하여 상기 잡음신호를 일정한 전압 값으로 증폭한 후에야 사용할 수 있다.

일반적으로 증폭기는 소비전력이 크기 때문에, 시스템이 소비하는 전력을 증가시킬 뿐만 아니라, 칩의 면적이 증가시키는 단점을 유발시킨다. 또한 상기 증폭기는 반도체 칩 상에서 고주파로 동작하는 주변의 디지털 로직 회로 등에 의한 잡음, 전원전압으로부터의 잡음(Power Supply Noise)에 의하여 PSRR(Power Supply Rejection Ratio) 특성이 나빠지며 및 플리커 잡음(Flicker Noise)에도 취약하다. 다시 말하면 상기 증폭기는, 잡음들의 영향을 받아, 예상하지 않는 전압 또는 전류를 출력할 수 있다는 것이다.

주변의 고주파로 동작하는 디지털 회로들로부터의 악 영향을 방지하거나 최대한 감소시키기 위해서, 상기 증폭기는 주변의 회로들과 격리되어야 한다. 그러나, 상기 증폭기와 주변회로를 격리하는 것은 간단하게 달성되지 않을 뿐만 아니라 많은 면적을 소비하게 되는 단점을 포함하고 있다. 또한 전원으로부터의 스파이크(spike) 잡음을 억제하기 위해서는, 상기 전원전압에 큰 저항 및 큰 커패시터가 추가로 설치되어야 한다.

본 발명이 이루고자 하는 기술적 과제는, 소비 전력이 적은 무작위 비트 생성기를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 소비 전력이 적은 무작위 비트 생성기를 구비하는 난수생성기를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 소비 전력이 적은 무작위 비트 생성기는, MDAC(Multiplying Digital to Analog Convertor), 비교기(Comparator) 및 데이터 저장장치를 구비한다.

상기 MDAC는, 접지전압(GND), 기준전압(Vref), 입력신호(Vin) 및 디지털신호(Dout)를 이용하여 조성된 소정의 아날로그 전압(Vout1)을 출력한다. 상기 비교기는, 상기 아날로그 전압(Vout1)을 가상의 접지전압(Virtual Ground)과 비교하여 결정된 DC 전압(Vout2)을 출력한다. 상기 데이터 저장장치는, 상기 DC 전압(Vout2)과 대응되는 소정의 디지털신호를 저장하고, 상기 디지털신호(Dout)를 출력한다.

특히, 상기 MDAC는, 일 입력단자가 상기 접지전압에 연결되고 상기 아날로그 전압(Vout1)을 출력하는 연산증폭기; 상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제1 커패시터; 상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제2 커패시터; 상기 디지털신호(Dout)에 응답하여 일단에 연결된 상기 기준전압 및 상기 접지전압을 선택하여 다른 일단으로 전달하는 제1 스위치; 제1 제어신호에 응답하여 상기 제1 스위치의 다른 일단, 상기 입력신호 및 상기 아날로그 전압 (Vout1) 중에서 하나를 선택하여 상기 제1 커패시터의 다른 일단으로 전달하는 제2 스위치; 제2 제어신호에 응답하여 상기 입력신호 및 상기 아날로그 전압(Vout1) 중에서 하나를 선택하여 상기 제2 커패시터의 다른 일단으로 전달하는 제3 스위치; 제3 제어신호에 응답하여 상기 연산증폭기의 다른 일 입력단자 및 출력단자 사이를 스위칭하는 상기 제4 스위치를 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 저 전력 난수생성기는, 무작위 비트 생성기 및 디지털 후 처리기를 구비한다.

상기 무작위 비트 생성기는, 소정의 전압준위를 가지는 입력신호, 기준전압, 접지전압 및 접지전압을 이용하여 무작위 비트를 생성시키는 DAC, 상기 DAC의 무작위 비트와 상기 가상의 접지전압을 비교하는 비교기 및 상기 비교기의 출력데이터를 저장하는 데이터 저장장치를 포함한다. 상기 디지털 후 처리기는, 상기 무작위 비트 생성기의 출력데이터에 대하여 정정(correct) 및 압축(compress) 등의 알고리즘을 디지털 방식으로 수행한다.

상기 무작위 비트 생성기는, MDAC(Multiplying Digital to Analog Convertor), 비교기(Comparator) 및 데이터 저장장치를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2를 참조하면, 상기 무작위 비트 생성기는, MDAC(210), 비교기(230) 및 데이터 저장장치(250)를 구비한다.

MDAC(210)는, 접지전압(GND), 기준전압(Vref) , 입력신호(Vin) 및 디지털신호(Dout)를 이용하여 조성된 소정의 아날로그 전압(Vout1)을 출력한다.

MDAC(210)는, 연산증폭기(OP AMP), 제1커패시터(C1), 제2커패시터(C2), 제1스위치(S1), 제2스위치(S2), 제3스위치(S3) 및 제4스위치(S4)를 구비한다.

연산증폭기(OP AMP)는, 일 입력단자(정 입력단자, +)가 상기 접지전압(GND)에 연결되고 상기 아날로그 전압(Vout1)을 출력한다. 제1커패시터(C1)는, 연산증폭기(OP AMP)의 다른 일 입력단자(부 입력단자, -)에 일단이 연결된다. 제2커패시터(C2)는, 연산증폭기(OP AMP)의 다른 일 입력단자(부 입력단자, -)에 일단이 연결된다. 제1 스위치(S1)는, 디지털신호(Dout)에 응답하여 일단에 연결된 기준전압(Vref) 및 접지전압(GND)을 선택하여 다른 일단으로 전달한다. 제2 스위치(S2)는, 제1제어신호(CON1)에 응답하여 제1 스위치(S1)의 다른 일단, 입력신호(Vin) 및 아날로그 전압(Vout1) 중에서 하나를 선택하여 제1커패시터(C1)의 다른 일단으로 전달한다. 제3 스위치(S3)는, 제2제어신호(CON2)에 응답하여 입력신호(Vin) 및 아날로그 전압(Vout1) 중에서 하나를 선택하여 제2커패시터(C2)의 다른 일단으로 전달한다. 상기 제4 스위치(S4)는, 제3제어신호(CON3)에 응답하여 연산증폭기(OP AMP) 의 다른 일 입력단자(-) 및 출력단자 사이를 스위칭 한다.

비교기(230, Comparator)는, 상기 아날로그 전압(Vout1)을 접지전압(GND)과 비교하여 결정된 DC 전압(Vout2)을 출력한다.

데이터 저장장치(250)는, 상기 DC 전압(Vout2)과 대응되는 소정의 디지털신호를 저장하고, 상기 디지털신호(Dout)를 출력한다.

여기서 사용하는 연산증폭기(OP AMP)는 일반적으로 2 스테이지(Stage) 연산증폭기라도 상관없고, 상기 2 스테이지 연산증폭기의 경우 소비 전력이 상당히 적은 것이 특징이다. 여기서 2스테이지라 함은, 연산증폭기가 차동 입력 스테이지(Differential Input Stage) 및 증폭스테이지(Amplifying Stage)로 구성되거나, 차동 입력스테이지 및 버퍼 스테이지(Buffer Stage)와 같이 두 개의 스테이지로 구성되는 것을 의미한다. 비교기(230)도 2 스테이지 연산증폭기를 사용하여 구현 할 수 있으며, 따라서 비교기에서 소비되는 전력도 감소시킬 수 있다.

데이터 저장장치(250)는, 일반적으로 D형 플립플롭을 이용하여 구현하는 것이 바람직하다.

이하에서는, 무작위 비트 생성기(210)의 동작에 대하여 설명한다.

무작위 비트 생성기(210)의 동작은 크게 샘플/홀드 모드(Sample & Hold Mode) 및 증폭 모드(Amplify Mode)로 구분할 수 있다.

샘플/홀드 모드는, MADC(210)에서 처음 샘플링 한 전압을 홀드(Hold)하고 이것을 비교기(230)에서 접지전압(GND)과 비교한 디지털신호(Dout)를 데이터 저장장치(250)에 저장한다.

도 3을 참조하면, 샘플링/홀드 모드에서는, 제1제어신호(CON1) 및 제2제어신호(CON2)에 의하여 제2스위치(S2) 및 제3스위치(S3)는 각각 입력신호(Vin)가 선택된다. 제3제어신호(CON4)에 의하여 동작하는 제4스위치(S4)는, 턴 온(turn on) 된다. 디지털신호(Dout)에 의하여 동작하는 제1스위치(S1)는, 이 순간에는 사용되지 않으므로, 어떠한 신호를 선택하느냐에 관계없다.

상기와 같은 스위치의 선택 및 온 오프 동작에 의하면, 커패시터들(C1 및 C2)의 일단에는 입력신호(Vin)가 공급되며, 다른 일단은 연산증폭기(OP AMP)의 부 입력단자(-)에 연결되어 있다. 연산증폭기(OP AMP)의 부 입력단자(-) 및 출력단자가 서로 연결되고, 정 입력단자(+)에는 접지전압(GND)이 연결된다. 여기서 연산증폭기(OP AMP)는 버퍼(Buffer)와 같이 동작하고, 연산증폭기(OP AMP)의 부 입력단자(-)는 가상의 접지전압(Virtual GND)이 되므로, 2개의 커패시터(C1 및 C2)에는 C*Vin의 전하가 각각 충전된다. 2개의 커패시터(C1 및 C2)가 입력신호(Vin)와 가상의 접지전압 사이에서 병렬 연결되어 있으므로, 입력신호(Vin) 및 가상의 접지전압 사이의 총 전하량은 2*C*Vin이 된다.

증폭모드에서는 샘플/홀드 모드에서 충전된 전하들을 증폭시킨다.

도 4는 도 2에 도시된 MDAC가 증폭모드일 때의 회로도이다.

도 4를 참조하면, 증폭모드일 때는, 제1제어신호(CON1)에 의하여 제2스위치(S2)가 연산증폭기(OP AMP)의 출력단자를 선택하기 때문에, 제1커패시터(C1)의 일단은 연산증폭기(OP AMP)의 출력단자에 연결되고, 다른 일단은 부 입력단자(-)에 연결된다. 제2제어신호(CON2)에 의하여 제3스위치(S3)가 접지전압(GND)을 선택하게 되므로, 제2커패시터(C2)의 일단은 연산증폭기(OP AMP)의 부 입력단자(-)에 연결되고 다른 일단은 접지전압(GND)에 연결된다. 제3제어신호(CON4)에 의하여 동작하는 제4스위치(S4)는, 턴 오프(turn off) 된다. 디지털신호(Dout)에 의하여 동작하는 제1스위치(S1)는, 이 순간에도 사용되지 않으므로, 어떠한 신호를 선택하느냐에 관계없다.

도 4에 도시된 증폭모드일 때의 회로는, 실제로는 2 단계의 스위칭 동작에 의하여 결정된 것이다. 제1단계는, 제1제어신호(CON2)에 의하여 동작하는 제2스위치(S3)에 의하여 제1커패시터(C1)의 일단이 연산증폭기(OP AMP)의 부 입력단자(-) 및 출력단자에 연결되며, 이 순간에는 제3스위치(S3)는 이전의 스위칭 동작을 유지한다. 제2단계는, 제1단계 후 소정의 시간이 경과한 다음 이루어지며, 제2스위치는 이전의 상태를 유지하고 제2제어신호(CON2)에 의하여 제3스위치(S3)가 접지전압(GND)을 선택하게 된다.

도 5a 내지 도 5c는 도 3에 도시한 MDAC가 샘플링/홀드 모드로부터 도 4에 도시한 증폭모드로 변환되는 과정을 나타낸다.

도 5a는, 샘플/홀드 모드일 때의 회로도이다.

도 5b는, 증폭모드의 제1단계일 때의 회로도이다.

도 5c는, 증폭모드의 제2단계일 때의 회로도이다.

설명의 편의를 위하여, 도 2에 도시된 2개의 커패시터(C1 및 C2)는 동일한 커패시턴스를 가지고, 입력신호(Vin)가 접지전압(GND) 보다 높은 전압이라고 가정 한다.

도 5a를 참조하면, 샘플링 한 순간에는, 입력신호(Vin)에 연결된 커패시터의 전극은 양의 전하들이 충전되고, 반대편의 전극은 부의 전하들이 충전될 것이다.

도 5b를 참조하면, 증폭모드의 제1단계에서는, 제1커패시터(C1)가 연산증폭기(OP AMP)의 출력단자 및 부 입력단자(-) 사이를 연결한다. 제1커패시터(C1)의 일단에 연결된 연산증폭기(OP AMP)의 부 입력단자(-)가 가상의 접지전압과 동일한 전압준위를 가지므로, 출력단자(Vout1)가 입력전압(Vin)과 동일한 전압준위를 가진다.

도 5c를 참조하면, 증폭모드의 제2단계에서는, 제2커패시터(C2)의 일단이 입력전압(Vin)에서 접지전압(GND)으로 스위칭 되므로, 제2커패시터(C2)의 일단이 접지전압(GND)과 동일한 전압준위를 가지게 된다. 이 때 제2커패시터(C2)의 다른 일단에서의 전하는 에너지 보존 법칙에 의하여 보존되기 때문에, 제2커패시터(C2)의 다른 일단에 있는 부의 전하들이 제1커패시터(C1)에 옮겨가게 되기 때문에, 출력단자(Vout1)의 전압준위는 2*Vin이 된다. 입력신호(Vin)는, 샘플/홀드 모드 및 증폭모드를 거치면서, 2배로 증폭된다.

샘플/홀드 모드 및 증폭모드를 하나의 사이클이라고 할 때, 상술한 내용은 회로 동작의 첫 번째 사이클에 대한 것이다. 이하에서는 2번째 사이클에 대하여 설명한다.

첫 번째 사이클이 끝났을 때, 데이터 저장장치(250)에는 소정의 디지털신호(Dout)가 저장되어있을 것이다. 예를 들면, 디지털신호(Dout)가 논리하이("1") 상 태인 경우에는, 제1스위치(S1)가 기준전압(Vref)에 연결되므로, MDAC(210)의 출력전압(Vout1)은 수학식 1과 같이 표시할 수 있다.(물론 이와 반대 되도록 설계하여도 무방하다.)

디지털 신호(Dout)가 논리로우("0") 상태인 경우에는, 제1스위치(S1)가 접지전압(GND)에 연결되므로, MDAC(210)의 출력전압(Vout1)은 수학식 2와 같이 표시할 수 있다.

두 번째 사이클부터는 처음 샘플링 할 때 사용하였던 입력신호(Vin)를 사용하지 않고, 앞 사이클에서 만들어진 아날로그 전압(Vout1) 및 기준전압(Vref)을 입력신호로 하는 궤환(Feedback) 구조를 갖게 한다.

이러한 사이클을 계속하여 진행시키면, MDAC는 무작위적으로 생성되는 아날로그 신호(Vout1)를 생성시킬 수 있다. 상기 아날로그 신호(Vout1)를 비교기 및 데이터 저장장치에서 이용함으로써, 소비 전력이 적은 무작위 비트 생성기 및 이를 사용하는 난수생성기를 만들 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 무작위 비트 생성기 및 이를 사용하는 난수생성기는, 커패시터들, 스위치들 및 간단한 구조의 연산증폭기를 이용하여 구현할 수 있으므로, 소비 전력이 적고 반도체로 구현하였을 때 사용 면적이 적게 소비되는 장점이 있다.

Claims

접지전압, 기준전압, 입력신호 및 디지털신호를 이용하여 조성된 소정의 아날로그 전압을 출력하는 MDAC(Multiplying Digital to Analog Convertor);

상기 아날로그전압을 상기 접지전압과 비교하여 결정된 DC전압을 출력하는 비교기(Comparator) 및

상기 DC전압과 대응되는 소정의 디지털신호를 저장하고, 상기 디지털신호를 출력하는 데이터 저장장치를 구비하는 것을 특징으로 하는 무작위 비트 생성기.
제1항에 있어서, 상기 MDAC는,

일 입력단자가 상기 접지전압에 연결되고 상기 아날로그 전압을 출력하는 연산증폭기;

상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제1 커패시터;

상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제2 커패시터;

상기 디지털신호에 응답하여 일단에 연결된 상기 기준전압 및 상기 접지전압을 선택하여 다른 일단에 전달하는 제1스위치;

제1제어신호에 응답하여 상기 제1 스위치의 다른 일단, 상기 입력신호 및 상기 아날로그전압 중에서 하나를 선택하여 상기 제1 커패시터의 다른 일단으로 전달하는 제2스위치;

제2제어신호에 응답하여 상기 입력신호 및 상기 아날로그전압 중에서 하나를 선택하여 상기 제2커패시터의 다른 일단으로 전달하는 제3스위치;

제3제어신호에 응답하여 상기 연산증폭기의 다른 일 입력단자 및 출력단자 사이를 스위칭하는 제4스위치를 구비하는 것을 특징으로 하는 무작위 비트 생성기.
제1항에 있어서, 상기 무작위 비트 생성기는,

샘플/홀드 모드 및 증폭모드를 하나의 사이클 단위로 동작하며,

최초의 사이클 때에는, 상기 입력신호를 사용하여 샘플링을 수행하지만, 이후의 사이클 때에는, 상기 아날로그 전압을 피드백 시켜서 사용하는 것을 특징으로 하는 무작위 비트 생성기.
제3항에 있어서, 상기 샘플/홀드 모드일 때,

상기 제1제어신호는, 최초의 사이클 일 경우에는 상기 입력신호를 선택하도록 하고 이 후의 사이클 일 경우에는 상기 제1스위치의 일단 또는 상기 아날로그 신호를 선택하도록 하고,

상기 제2제어신호는, 최초의 사이클 일 경우에는 상기 입력신호를 선택하고 이 후의 사이클 일 경우에는 상기 아날로그전압을 선택하며,

상기 제3제어신호는, 최초의 사이클 또는 이 후의 사이클을 구분하지 않으며, 상기 제4스위치를 닫게 하는 것을 특징으로 하는 무작위 비트 생성기.
제4항에 있어서, 상기 증폭모드는,

제1단계 및 제2단계로 구분되어 동작하며,

상기 제1단계일 때,

상기 제1제어신호는, 상기 샘플/홀드 모드에서 선택된 상태를 그대로 유지하도록 하며,

상기 제2제어신호는, 상기 아날로그전압을 선택하도록 하고,

상기 제3제어신호는, 상기 제4스위치를 열게 하며,

상기 제2단계에서,

상기 제1제어신호는, 상기 접지전압 또는 상기 기준전압을 선택하도록 하며,

상기 제2제어신호는, 상기 아날로그전압을 선택한 상태를 그대로 유지하고,

상기 제3제어신호는, 상기 제4스위치를 연 상태를 그대로 유지하는 것을 특 징으로 하는 무작위 비트 생성기.
제1항에 있어서, 상기 데이터 저장장치는,

D 형 플립플롭인 것을 특징으로 하는 무작위 비트 생성기.
소정의 전압준위를 가지는 입력신호, 기준전압, 접지전압 및 디지털신호를 이용하여 무작위 비트를 생성시키는 DAC, 상기 DAC의 무작위 비트와 상기 접지전압을 비교하는 비교기 및 상기 비교기의 출력데이터를 저장하고 상기 디지털신호를 출력하는 데이터 저장장치를 포함하는 무작위 비트 생성기; 및

상기 무작위 비트 생성기의 출력데이터에 대하여 정정(correct) 및 압축(compress) 등의 알고리즘을 디지털 방식으로 수행하는 디지털 후 처리기를 구비하는 것을 특징으로 하는 난수생성기.
제7항에 있어서, 상기 DAC는,

일 입력단자가 상기 접지전압에 연결되고 상기 아날로그전압을 출력하는 연산증폭기;

상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제1커패시터;

상기 연산증폭기의 다른 일 입력단자에 일단이 연결된 제2커패시터;

상기 디지털신호에 응답하여 일단에 연결된 상기 기준전압 및 상기 접지전압을 선택하여 다른 일단으로 전달하는 제1스위치;

제1제어신호에 응답하여 상기 제1스위치의 다른 일단, 상기 입력신호 및 상기 아날로그전압 중에서 하나를 선택하여 상기 제1커패시터의 다른 일단으로 전달하는 제2스위치;

제2제어신호에 응답하여 상기 입력신호 및 상기 아날로그전압 중에서 하나를 선택하여 상기 제2커패시터의 다른 일단으로 전달하는 제3스위치;

제3제어신호에 응답하여 상기 연산증폭기의 다른 일 입력단자 및 출력단자 사이를 스위칭 하는 제4스위치를 구비하는 것을 특징으로 하는 난수생성기.
제8항에 있어서, 상기 무작위 비트 생성기는,

샘플/홀드 모드 및 증폭모드를 하나의 사이클 단위로 동작하며,

최초의 사이클 때에는, 상기 입력신호를 사용하여 샘플링을 수행하지만, 이후의 사이클 때에는, 상기 아날로그 전압을 피드백 시켜서 사용하는 것을 특징으로 하는 난수생성기.
제9항에 있어서, 상기 샘플/홀드 모드일 때,

상기 제1제어신호는, 최초의 사이클 일 경우에는 상기 입력신호를 선택하도록 하고 이 후의 사이클 일 경우에는 상기 제1스위치의 일단 또는 상기 아날로그 신호를 선택하도록 하고,

상기 제2제어신호는, 최초의 사이클 일 경우에는 상기 입력신호를 선택하고 이 후의 사이클 일 경우에는 상기 아날로그전압을 선택하며,

상기 제3제어신호는, 최초의 사이클 또는 이 후의 사이클을 구분하지 않으며, 상기 제4스위치를 닫게 하는 것을 특징으로 하는 난수생성기.
제9항에 있어서, 상기 증폭모드는,

제1단계 및 제2단계로 구분되어 동작하며,

상기 제1단계일 때,

상기 제1제어신호는, 상기 샘플/홀드 모드에서 선택된 상태를 그대로 유지하도록 하며,

상기 제2제어신호는, 상기 아날로그전압을 선택하도록 하고,

상기 제3제어신호는, 상기 제4스위치를 열게 하며,

상기 제2단계에서,

상기 제1제어신호는, 상기 접지전압 또는 상기 기준전압을 선택하도록 하며,

상기 제2제어신호는, 상기 아날로그전압을 선택한 상태를 그대로 유지하고,

상기 제3제어신호는, 상기 제4스위치를 연 상태를 그대로 유지하는 것을 특징으로 하는 난수생성기.
제7항에 있어서, 상기 데이터 저장장치는,

D 형 플립플롭인 것을 특징으로 하는 난수생성기.
제7항에 있어서, 상기 난수생성기는,

상기 후 처리기의 출력데이터의 구동능력을 향상시켜 출력하는 출력버퍼를 더 구비하는 것을 특징으로 하는 난수생성기.