JP4836980B2 - Ｄｃ／ｄｃ電力変換装置 - Google Patents

Description

本発明は、直流電圧を昇圧あるいは降圧した直流電圧に変換する、ＤＣ／ＤＣ電力変換装置に関するものである。

従来のＤＣ／ＤＣ電力変換装置には、例えば、正の電位に接続する半導体スイッチおよび負の電位に接続する半導体スイッチを有する少なくとも２個以上の半導体スイッチを具備してなるインバータ回路と、直列に接続される複数の整流器および直列に接続される複数のコンデンサからなる多倍圧整流回路とを設け、インバータ回路で交流電圧を作り、更に、多倍圧整流回路で高圧直流電圧を作り負荷に供給するようにしたものが提案されている（例えば、特許文献１参照）。

また、他の従来のＤＣ／ＤＣ電力変換装置としては、インバータ回路と２倍圧整流回路とを有し、さらにコンデンサと直列にインダクタを接続してスイッチトキャパシタコンバータを構成し、ＬＣ共振現象を利用してコンデンサへの充放電電流を増大させ、大きな電力を移行させても効率の低下が少ない電力変換を実現したものが提案されている（例えば、非特許文献１参照）。

特開平９−１９１６３８号公報 出利葉史俊他：「共振形スイッチトキャパシタコンバータの制御特性」，信学技法，ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ，ＥＥ２００５−６２，ｐｐ７−１２，２００６年

上記の特許文献１および非特許文献１に記載された従来のＤＣ／ＤＣ電力変換装置は、インバータ回路と整流回路とを備え、コンデンサの充放電を利用してＤＣ／ＤＣ電力変換を行うものであり、また、コンデンサと直列にインダクタを接続してＬＣ共振現象を利用しているので、高効率で大きな電力を移行しうるという利点がある。

しかしながら、上記の各従来技術では、整流回路としてダイオードを使用しているため、ダイオードに導通損失が発生し、このため、さらなる高効率化を図る上で自ずと限界がある。また、上記の各従来技術では、直流電圧を昇圧するのみであり、直流電圧を昇圧のみならず降圧した直流電圧に変換し、かつその際に昇降圧動作を確実に行わせるようにすることまでは実現されていない。

本発明は、上記のような問題点を解消するためになされたものであって、インバータ回路と整流回路とを備えるとともに、コンデンサに直列にインダクタを接続してＬＣ共振現象を利用して高効率で電力を移行させるＤＣ／ＤＣ電力変換装置において、整流回路の導通損失を低減して変換効率の更なる向上を図り、しかも、直流電圧の昇圧および降圧の双方が可能で、かつその際の昇降圧変換動作を確実に行わせることを目的とする。

本発明によるＤＣ／ＤＣ電力変換装置は、ゲート信号によりオンオフ動作が制御される高圧側と低圧側の半導体スイッチング素子の直列体に平滑コンデンサを並列接続してなる複数の回路を備え、これらの各回路を、その隣接回路間にそれぞれコンデンサおよびインダクタの直列体を配して互いに直列接続するとともに、電圧入出力用の低圧側の電圧端子対と高圧側の電圧端子対とを設け、かつ上記複数の回路の内、所定の回路をインバータ回路として、他の回路を整流回路として用いて、上記各直列体のコンデンサの充放電により直流／直流変換を行うＤＣ／ＤＣ電力変換装置であって、低圧側の電圧端子対間と高圧側の電圧端子対間でのエネルギの流れる方向をそれぞれ判別する判別手段と、この判別手段によるエネルギの流れる方向の判別に応じて、上記所定の回路がインバータ回路として動作するように当該回路の上記各半導体スイッチング素子に対してオンオフ制御用のインバータ用ゲート信号を、上記他の回路が整流回路として動作するように当該回路の上記各半導体スイッチング素子に対してオンオフ制御用の整流用ゲート信号を、それぞれ個別に生成するゲート信号生成手段と、を備えることを特徴としている。

本発明のＤＣ／ＤＣ電力変換装置は、コンデンサとインダクタを直列接続して共振現象を利用するとともに、ゲート信号によりオンオフ動作が制御される複数の半導体スイッチング素子および平滑コンデンサを用いて整流回路を構成しているので、この整流回路の導通損失を低減することができ、大きな電力の電力変換を高効率で行うことができる。

また、インバータ用ゲート信号および整流用ゲート信号を個別に生成するゲート信号生成手段を備えたことにより、インバータ回路の半導体スイッチのオン動作に同期させ、整流回路のスイッチング素子をオンし、整流回路のスイッチング素子に流れる電流の極性が反転する前にオフすることが可能となる。このため、コンデンサに充電されたエネルギの逆流を防止することができて変換効率の高い動作が実現できるとともに、制御に係る遅延などの問題も回避することができるため、装置の信頼性が向上する。

さらに、装置内のエネルギの流れる方向に応じて、インバータ回路として動作させるためのインバータ用ゲート信号と、整流回路として動作させるための整流用ゲート信号とをそれぞれ個別に生成することができるため、低圧側の電圧端子対あるいは高圧側の電圧端子対に負荷が接続されることに伴うエネルギの流れる方向に応じて昇降圧動作を確実に行うことができる。

実施の形態１．
図１は本発明の実施の形態１におけるＤＣ／ＤＣ電力変換装置を示す回路構成図である。

図１に示すように、この実施の形態１のＤＣ／ＤＣ電力変換装置は、電圧入出力用としての低圧側の電圧端子ＶＬと共通側の電圧端子Ｖｃｏｍ間に入力された電圧Ｖ１を約４倍に昇圧された電圧Ｖ２にして高圧側の電圧端子ＶＨと共通側の電圧端子Ｖｃｏｍ間に出力する昇圧動作と、電圧入出力用としての高圧側の電圧端子ＶＨと共通側の電圧端子Ｖｃｏｍ間に入力された電圧Ｖ２を約１／４倍に降圧された電圧Ｖ１にして低圧側の電圧端子ＶＬと共通側の電圧端子Ｖｃｏｍ間に出力する降圧動作とを行う、双方向のＤＣ／ＤＣ電力変換機能を有する主回路部１３を備える。また、このＤＣ／ＤＣ電力変換装置は、上記主回路部１３の上記昇圧動作と降圧動作とを判別する昇降圧判別部１４と、この昇降圧判別部１４による昇降圧判別結果に応じて主回路部１３に対して動作制御用のゲート信号を出力するゲート信号生成部１５とを備えている。そして、上記の昇降圧判別部１４が特許請求の範囲の判別手段に、また、ゲート信号生成部１５が特許請求の範囲のゲート信号生成手段にそれぞれ対応している。

ここで、上記の主回路部１３は、入出力電圧Ｖ１，Ｖ２を平滑化し、またエネルギ移行のための電圧源としても機能する平滑コンデンサＣｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４と、複数のＭＯＳＦＥＴとを備える。そして、低圧側と高圧側の各スイッチング素子となる２つのＭＯＳＦＥＴ（Ｍｏｓ１Ｌ，Ｍｏｓ１Ｈ）、（Ｍｏｓ２Ｌ，Ｍｏｓ２Ｈ）、（Ｍｏｓ３Ｌ，Ｍｏｓ３Ｈ）、（Ｍｏｓ４Ｌ，Ｍｏｓ４Ｈ）からなる直列体を各平滑コンデンサＣｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４の両端子間に並列に接続して各回路Ａ１，Ａ２，Ａ３，Ａ４が構成され、これらの各回路Ａ１，Ａ２，Ａ３，Ａ４が互いに直列接続されている。なお、各ＭＯＳＦＥＴは、ソース、ドレイン間に寄生ダイオードが形成されているパワーＭＯＳＦＥＴである。

そして、各回路Ａ１，Ａ２，Ａ３，Ａ４内の高圧側と低圧側の２つのＭＯＳＦＥＴの接続点を中間端子として、互いに隣接する各回路Ａ１，Ａ２，Ａ３，Ａ４の中間端子間に、コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４、およびインダクタＬｒ１２，Ｌｒ２３，Ｌｒ３４の直列体で構成されたエネルギ移行素子として機能するＬＣ直列回路がそれぞれ接続されている。なお、各平滑コンデンサＣｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４の容量値は、ＬＣ直列回路の各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４の容量値と比較して予め十分大きな値に設定されている。

さらに、上記の主回路部１３の接続の詳細について説明する。
平滑コンデンサＣｓ１の両端子は、それぞれ電圧端子ＶＬとＶｃｏｍに接続され、電圧端子Ｖｃｏｍは接地されている。平滑コンデンサＣｓ１のＶＬ側電圧端子は、平滑コンデンサＣｓ２の一方の端子に接続され、平滑コンデンサＣｓ２の他方の端子は平滑コンデンサＣｓ３の一方の端子に、平滑コンデンサＣｓ３の他方の端子は平滑コンデンサＣｓ４の一方の端子に、平滑コンデンサＣｓ４の他方の端子は電圧端子ＶＨに接続されている。

Ｍｏｓ１Ｌのソース端子は電圧端子Ｖｃｏｍに、ドレイン端子はＭｏｓ１Ｈのソース端子に、Ｍｏｓ１Ｈのドレイン端子は電圧端子ＶＬに接続されている。Ｍｏｓ２Ｌのソース端子は平滑コンデンサＣｓ２の低電圧側の端子に、Ｍｏｓ２Ｌのドレイン端子はＭｏｓ２Ｈのソース端子に、Ｍｏｓ２Ｈのドレイン端子は平滑コンデンサＣｓ２の高電圧側の端子に接続されている。Ｍｏｓ３Ｌのソース端子は平滑コンデンサＣｓ３の低電圧側の端子に、Ｍｏｓ３Ｌのドレイン端子はＭｏｓ３Ｈのソース端子に、Ｍｏｓ３Ｈのドレイン端子は平滑コンデンサＣｓ３の高電圧側の端子に接続されている。Ｍｏｓ４Ｌのソース端子は平滑コンデンサＣｓ４の低電圧側の端子に、Ｍｏｓ４Ｌのドレイン端子はＭｏｓ４Ｈのソース端子に、Ｍｏｓ４Ｈのドレイン端子は平滑コンデンサＣｓ４の高電圧側の端子に接続されている。

インダクタＬｒ１２とコンデンサＣｒ１２のＬＣ直列回路の一端は、Ｍｏｓ１ＬとＭｏｓ１Ｈの接続点に接続され、他端はＭｏｓ２ＬとＭｏｓ２Ｈの接続点に接続されている。インダクタＬｒ２３とコンデンサＣｒ２３のＬＣ直列回路の一端は、Ｍｏｓ２ＬとＭｏｓ２Ｈの接続点に接続され、他端はＭｏｓ３ＬとＭｏｓ３Ｈの接続点に接続されている。インダクタＬｒ３４とコンデンサＣｒ３４のＬＣ直列回路の一端は、Ｍｏｓ３ＬとＭｏｓ３Ｈの接続点に接続され、他端はＭｏｓ４ＬとＭｏｓ４Ｈの接続点に接続されている。そして、各段のインダクタＬｒとコンデンサＣｒのインダクタンス値と容量値から定まる共振周期の値は、それぞれ等しくなるように設定されている。

Ｍｏｓ１Ｌ、Ｍｏｓ１Ｈのゲート端子はゲート駆動回路１１１の出力端子に接続され、ゲート駆動回路１１１の入力端子には、Ｍｏｓ１Ｌのソース端子の電圧を基準としたそれぞれのゲート駆動信号が入力される。Ｍｏｓ２Ｌ、Ｍｏｓ２Ｈのゲート端子はゲート駆動回路１１２の出力端子に接続され、ゲート駆動回路１１２の入力端子には、Ｍｏｓ２Ｌのソース端子の電圧を基準としたそれぞれのゲート駆動信号が入力される。Ｍｏｓ３Ｌ、Ｍｏｓ３Ｈのゲート端子はゲート駆動回路１１３の出力端子に接続され、ゲート駆動回路１１３の入力端子には、Ｍｏｓ３Ｌのソース端子の電圧を基準としたそれぞれのゲート駆動信号が入力される。Ｍｏｓ４Ｌ、Ｍｏｓ４Ｈのゲート端子はゲート駆動回路１１４の出力端子に接続され、ゲート駆動回路１１４の入力端子には、Ｍｏｓ４Ｌのソース端子の電圧を基準としたそれぞれのゲート駆動信号が入力される。

なお、上記の各ゲート駆動回路１１１，１１２，１１３，１１４は、一般的なブートストラップ方式の駆動回路であり、ハーフブリッジインバータ回路駆動用のドライバＩＣや高電圧側のＭＯＳＦＥＴを駆動するためのコンデンサ等で構成されている。

Ｍｏｓ１Ｌ駆動用のゲート駆動信号はフォトカプラ１２１Ｌから、Ｍｏｓ１Ｈ駆動用のゲート駆動信号はフォトカプラ１２１Ｈからそれぞれゲート駆動回路１１１に対して出力される。フォトカプラ１２１Ｌ，１２１Ｈには、ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈが入力される。Ｍｏｓ２Ｌ駆動用のゲート駆動信号はフォトカプラ１２２Ｌから、またＭｏｓ２Ｈ駆動用のゲート駆動信号はフォトカプラ１２２Ｈからそれぞれゲート駆動回路１１２に対して出力される。フォトカプラ１２２Ｌ，１２２Ｈには、ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈが入力される。Ｍｏｓ３Ｌ駆動用のゲート駆動信号はフォトカプラ１２３Ｌから、またＭｏｓ３Ｈ駆動用のゲート駆動信号はフォトカプラ１２３Ｈからそれぞれゲート駆動回路１１３に対して出力される。フォトカプラ１２３Ｌ，１２３Ｈには、ゲート信号Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈが入力される。Ｍｏｓ４Ｌ駆動用のゲート駆動信号はフォトカプラ１２４Ｌから、またＭｏｓ４Ｈ駆動用のゲート駆動信号はフォトカプラ１２４Ｈからそれぞれゲート駆動回路１１４に対して出力される。フォトカプラ１２４Ｌ，１２４Ｈには、ゲート信号Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈが入力される。なお、各々のフォトカプラは、入出力信号をアイソレーションして信号の基準電圧の変換を行うためのものである。

電源Ｖｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４は、それぞれＭｏｓ１Ｌ，Ｍｏｓ２Ｌ，Ｍｏｓ３Ｌ，Ｍｏｓ４Ｌのソース端子を基準とした、ＭＯＳＦＥＴ、ゲート駆動回路、およびフォトカプラを駆動するために備えられた電源で、全て同じ電源電圧に設定されている。

昇降圧判別部１４は、入力された各端子電圧ＶＨ，ＶＬ，Ｖｃｏｍに基づいて、低圧側の電圧端子ＶＬと共通側の電圧端子Ｖｃｏｍ間に入力された電圧Ｖ１（＝ＶＬ−Ｖｃｏｍ）、および高圧側の電圧端子ＶＨと共通側の電圧端子Ｖｃｏｍ間に入力された電圧Ｖ２（＝ＶＨ−Ｖｃｏｍ）を求め、４・Ｖ１＞Ｖ２の場合には昇圧動作と認識し、４・Ｖ１＜Ｖ２の場合には降圧動作と認識して昇降圧判別信号をゲート信号生成部１５に出力する。なお、この昇降圧判別部１４の構成およびその動作については、主回路部１３の昇降圧動作について説明した後に詳細に説明する。

ゲート信号生成部１５は、図２に示すように、マイクロコンピュータ等の信号処理回路からなるもので、上記の昇降圧判別部１４による昇降圧判別に応じて、主回路部１３に与える動作制御用の各ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈ，Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈがインバータ用ゲート信号および整流用ゲート信号になるように、各信号を個別に生成するように構成されている。

すなわち、主回路部１３の昇圧動作時において、回路Ａ１は電圧端子ＶＬ−Ｖｃｏｍ間に入力されるエネルギを、ＭＯＳＦＥＴ（Ｍｏｓ１Ｌ，Ｍｏｓ１Ｈ）のオンオフ動作により高電圧側に送るインバータ回路として用いられる。また、他の回路Ａ２，Ａ３，Ａ４は、インバータ回路Ａ１で駆動された電流を整流してエネルギを高電圧側へ移行する整流回路として用いられる。そのため、ゲート信号生成部１５は、昇圧時、所定の回路Ａ１がインバータ回路として動作するようにインバータ用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈを生成し、また、他の回路Ａ２，Ａ３，Ａ４が整流回路として動作するように整流用ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈを生成する（図３参照）。

また、主回路部１３の降圧動作時において、回路Ａ４はインバータ回路として、また回路Ａ１，Ａ２，Ａ３は整流回路として用いられる。そのため、ゲート信号生成部１５は、降圧時、所定の回路Ａ４がインバータ回路として動作するようにインバータ用ゲート信号Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈを生成し、また、他の回路Ａ１，Ａ２，Ａ３が整流回路として動作するように整流用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈ，Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈを生成する（図５参照）。

なお、後述するように、整流回路Ａ１〜Ａ３の内、回路Ａ１は実質的に整流のために用いられるが、回路Ａ２，Ａ３は、ＭＯＳＦＥＴ（Ｍｏｓ２Ｌ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｌ，Ｍｏｓ３Ｈ）のオンオフ動作により、コンデンサＣｒ１２，Ｃｒ２３の移行エネルギ量を制御するので、インバータ回路と考えることもできる。しかしながら、降圧動作において、回路Ａ２、Ａ３を駆動するためのゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈを、仮にインバータ回路Ａ４を駆動するためのインバータ用ゲート信号Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈと同様の信号にして、Ｌｒ，Ｃｒから定まる共振周期の１／２の期間ｔを過ぎてもＭＯＳＦＥＴのオン状態を継続させると、ＬＣ直列回路で電流の逆流が発生してエネルギの移行量が減少する。この事態を回避するため、ここではゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈを、ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈと同様に整流用ゲート信号としてゲート信号生成部１５にて生成しており、回路Ａ２，Ａ３も整流回路と称する。

次に、上記構成を有するＤＣ／ＤＣ電力変換装置の昇降圧動作について説明する。
（１）昇圧動作
上述したように、電圧端子ＶＬ−Ｖｃｏｍ間に入力された電圧Ｖ１を、約４倍に昇圧された電圧Ｖ２にして電圧端子ＶＨ−Ｖｃｏｍ間に出力するため、電圧端子ＶＨ−Ｖｃｏｍ間に負荷が接続される。したがって、負荷電流によって電圧端子ＶＨ−Ｖｃｏｍ間の電圧Ｖ２は幾分降下し、その結果、電圧Ｖ２は４・Ｖ１よりも低い値となっている（Ｖ２＜４・Ｖ１）。また、定常状態では、平滑コンデンサＣｓ１には電圧Ｖ１の電圧が充電されており、各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４には（Ｖ２−Ｖ１）間の電圧が平均的に３分割された（Ｖ２−Ｖ１）／３の電圧が充電されている。

昇圧時において、インバータ用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈと、整流用ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈと、整流回路Ａ２，Ａ３，Ａ４内のＭｏｓ２Ｌ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｌ，Ｍｏｓ３Ｈ，Ｍｏｓ４Ｌ，Ｍｏｓ４Ｈのソースからドレインに流れる電流との関係を図３に示す。なお、ＭＯＳＦＥＴはゲート信号がハイ電圧でオンする。

図３に示すように、インバータ用ゲート信号Ｇａｔｅ１Ｈ，Ｇａｔｅ１Ｌは、ＬｒとＣｒによるＬＣ直列回路にて定まる共振周期よりもやや大きな周期Ｔをもつデューティー比が約５０％のオンオフ信号である。なお、ｔは共振周期の１／２の期間を示し、１ａ，１ｂはインバータ用ゲート信号Ｇａｔｅ１Ｈ，Ｇａｔｅ１Ｌのパルス（以下、インバータ用パルスと称す）である。

整流回路Ａ２，Ａ３，Ａ４内の高圧側ＭＯＳＦＥＴへの整流用ゲート信号Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｈ、および低圧側ＭＯＳＦＥＴへの整流用ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ３Ｌ，Ｇａｔｅ４Ｌは、インバータ用ゲート信号Ｇａｔｅ１Ｈ，Ｇａｔｅ１Ｌの各インバータ用パルス１ａ，１ｂの立ち上がりタイミングから期間ｔの範囲内で発生されるパルス（以下、整流用パルス２ａ，２ｂと称す）からなるオンオフ信号である。ここで、整流用パルス２ａ，２ｂは、インバータ用パルス１ａ，１ｂと立ち上がりタイミングが一致するが、立ち下がりタイミングは所定時間τＨ、τＬ分だけ早くなるように設定されている。

低圧側ＭＯＳＦＥＴへのゲート信号としてのインバータ用パルス１ｂおよび整流用パルス２ｂにより各回路Ａ１〜Ａ４の低圧側ＭＯＳＦＥＴであるＭｏｓ１Ｌ，Ｍｏｓ２Ｌ，Ｍｏｓ３Ｌ，Ｍｏｓ４Ｌが共にオン状態となると、電圧差があるため、平滑コンデンサＣｓ１，Ｃｓ２，Ｃｓ３に蓄えられた一部のエネルギが、以下に示す各経路をそれぞれ経由してコンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４に移行する。なお、Ｍｏｓ２Ｌ，Ｍｏｓ３Ｌ，Ｍｏｓ４Ｌでは、整流用パルス２ｂがオフ状態の時もＭＯＳＦＥＴの寄生ダイオードによりソースからドレインに電流が流れるため、ＬＣ直列回路の共振周期の１／２の期間ｔにわたって電流３ｂが流れ、その期間ｔが経過すると寄生ダイオードの逆流防止機能により電流が遮断される。

Ｃｓ１⇒Ｍｏｓ２Ｌ⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｌ
Ｃｓ１⇒Ｃｓ２⇒Ｍｏｓ３Ｌ⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｌ
Ｃｓ１⇒Ｃｓ２⇒Ｃｓ３⇒Ｍｏｓ４Ｌ⇒Ｌｒ３４⇒Ｃｒ３４⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｌ

次いで、高圧側ＭＯＳＦＥＴへのゲート信号としてのインバータ用パルス１ａおよび整流用パルス２ａにより各回路Ａ１〜Ａ４の高圧側ＭＯＳＦＥＴであるＭｏｓ１Ｈ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｈ，Ｍｏｓ４Ｈがオン状態となると、電圧差があるため、コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４に充電されたエネルギが、以下に示す各経路を経由して各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４に移行する。なお、Ｍｏｓ２Ｈ，Ｍｏｓ３Ｈ，Ｍｏｓ４Ｈでは、整流用パルス２ａがオフ状態の時もＭＯＳＦＥＴの寄生ダイオードによりソースからドレインに電流が流れるため、ＬＣ直列回路の共振周期の１／２の期間ｔにわたって電流３ａが流れ、その期間ｔが経過すると寄生ダイオードの逆流防止機能により電流が遮断される。

Ｍｏｓ１Ｈ⇒Ｃｒ１２⇒Ｌｒ１２⇒Ｍｏｓ２Ｈ⇒Ｃｓ２
Ｍｏｓ１Ｈ⇒Ｃｒ１２⇒Ｌｒ１２⇒Ｃｒ２３⇒Ｌｒ２３⇒Ｍｏｓ３Ｈ⇒Ｃｓ３⇒Ｃｓ２
Ｍｏｓ１Ｈ⇒Ｃｒ１２⇒Ｌｒ１２⇒Ｃｒ２３⇒Ｌｒ２３⇒Ｃｒ３４⇒Ｌｒ３４⇒Ｍｏｓ４Ｈ⇒Ｃｓ４⇒Ｃｓ３⇒Ｃｓ２

このように、各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４の充放電により、平滑コンデンサＣｓ１から各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４にエネルギが移行する。そして、電圧端子ＶＬとＶｃｏｍ間に入力された電圧Ｖ１を、約４倍に昇圧された電圧Ｖ２にして電圧端子ＶＨとＶｃｏｍ間に出力する。また、各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４には、インダクタＬｒ１２，Ｌｒ２３，Ｌｒ３４が直列に接続されてＬＣ直列回路を構成するため、上記エネルギの移行は共振現象を利用したものとなり、大きなエネルギ量を効率よく移行できる。

また、この実施の形態１では、整流回路Ａ２〜Ａ４にＭＯＳＦＥＴを用いたため、ダイオードを用いた従来のものに比べて導通損失を低減でき、電力変換の効率が向上する。
また、整流回路Ａ２〜Ａ４のＭＯＳＦＥＴは、インバータ回路Ａ１のＭＯＳＦＥＴと同時にオンし、期間ｔの範囲内でインバータ回路Ａ１のＭＯＳＦＥＴより早くオフする。整流回路Ａ２〜Ａ４のＭＯＳＦＥＴのオン期間を共振周期の１／２のｔと一致させると導通損失を最小にできるが、上記のようにＭＯＳＦＥＴのオン状態を早く終了させても、寄生ダイオードを介して導通するため、その期間もエネルギは移行でき、また制御に係る遅延などによる問題を回避できるので、信頼性が向上する。

また、整流用パルス２ａ，２ｂは、各インバータ用パルス１ａ，１ｂの立ち上がりタイミングから期間ｔの範囲内で発生されるため、ＬＣ直列回路の共振周期の１／２の期間ｔで電流が流れた後、電流は遮断されて逆流しない。このため、ＬＣ直列回路の共振現象を効果的に利用でき、しかもＭＯＳＦＥＴを用いたことで導通損失を低減できるため、変換効率の高いＤＣ／ＤＣ電力変換装置が実現できる。

また、ゲート信号生成部１５において、インバータ用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈと整流用ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈとを別々に生成するようにしたため、整流回路Ａ２〜Ａ４のＭＯＳＦＥＴをインバータ回路Ａ１のＭＯＳＦＥＴと独立して容易に制御することができ、上述した所望の動作を確実に実現でき、変換効率の高いＤＣ／ＤＣ電力変換装置が得られる。

この実施の形態１との比較のために、インバータ用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈと、整流用ゲート信号Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈとを共通にして、ＬＣ直列回路にて定まる共振周期２ｔよりもやや大きな周期Ｔでデューティー比が約５０％のオンオフ信号とした場合の一例を図４に示す。

図４において、１ｃはインバータ用ゲート信号Ｇａｔｅ１Ｈのインバータ用パルス、２ｃは整流用ゲート信号Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｈ，Ｇａｔｅ４Ｈの整流用パルスで、これらのゲート信号により、整流回路Ａ２〜Ａ４のＭＯＳＦＥＴ（Ｍｏｓ２Ｈ，Ｍｏｓ３Ｈ，Ｍｏｓ４Ｈ）では、ソースからドレインに電流３ｃが流れる。

この場合、整流回路Ａ２〜Ａ４のＭＯＳＦＥＴは、インバータ回路Ａ１のＭＯＳＦＥＴと同時にオン状態となり、共振周期の１／２の期間ｔを過ぎてもオン状態を継続するため、電流の逆流が発生する。電流の逆流が発生すると、エネルギの移行量が減少するだけではなく、所望の電力を得るためにはより多くの電流を流す必要があり、損失が増大し電力変換効率が悪化する。これに対して、この実施の形態１では、上述のようにこのような不具合発生を確実に回避することができる。

（２）降圧動作
電圧端子ＶＨ−Ｖｃｏｍ間に入力された電圧Ｖ２を、約１／４倍に降圧された電圧Ｖ１にして電圧端子ＶＬ−Ｖｃｏｍ間に出力するため、電圧端子ＶＬ−Ｖｃｏｍ間には負荷が接続される。したがって、その負荷電流によって電圧端子ＶＬ−Ｖｃｏｍ間の電圧Ｖ１は幾分降下し、その結果、電圧Ｖ２は４・Ｖ１よりも高い値となっている（Ｖ２＞４・Ｖ１）。

インバータ用ゲート信号Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈと、整流用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈ，Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈと、Ｍｏｓ１Ｌ，Ｍｏｓ１Ｈのソースからドレインに流れる電流、Ｍｏｓ２Ｌ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｌ，Ｍｏｓ３Ｈのドレインからソースに流れる電流、Ｍｏｓ４Ｌ，Ｍｏｓ４Ｈのドレインからソースに流れる電流とを図５に示す。なお、ＭＯＳＦＥＴはゲート信号がハイ電圧でオンする。

図５に示すように、インバータ用ゲート信号Ｇａｔｅ４Ｈ，Ｇａｔｅ４Ｌは、ＬｒとＣｒによるＬＣ直列回路で定まる共振周期２ｔよりもやや大きな周期Ｔをもつデューティー比が約５０％のオンオフ信号である。なお、１ｄ、１ｅはインバータ用ゲート信号Ｇａｔｅ４Ｈ，Ｇａｔｅ４Ｌのパルス（以下、インバータ用パルスと称す）である。

整流回路Ａ１，Ａ２，Ａ３内の高圧側ＭＯＳＦＥＴへの整流用ゲート信号Ｇａｔｅ１Ｈ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｈ、および低圧側ＭＯＳＦＥＴへの整流用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ２Ｌ，Ｇａｔｅ３Ｌは、インバータ用ゲート信号Ｇａｔｅ４Ｈ，Ｇａｔｅ４Ｌの各インバータ用パルス１ｄ，１ｅの立ち上がりタイミングから期間ｔの範囲内で発生されるパルス（以下、整流用パルス２ｄ，２ｅと称す）からなるオンオフ信号である。ここでは、整流用パルス２ｄ，２ｅは、インバータ用パルス１ｄ，１ｅと立ち上がりタイミングが一致するが、立ち下がりタイミングは所定時間τＨ、τＬ分だけ早くなるように設定されている。

高圧側ＭＯＳＦＥＴへのゲート信号としてのインバータ用パルス１ｄおよび整流用パルス２ｄにより各回路Ａ４、Ａ１〜Ａ３の高圧側ＭＯＳＦＥＴであるＭｏｓ４Ｈ，Ｍｏｓ１Ｈ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｈがオン状態となると、電圧差があるため、各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４に蓄えられた一部のエネルギが、以下に示す各経路を経由して各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４に移行する。

Ｃｓ２⇒Ｃｓ３⇒Ｃｓ４⇒Ｍｏｓ４Ｈ⇒Ｌｒ３４⇒Ｃｒ３４⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｈ
Ｃｓ２⇒Ｃｓ３⇒Ｍｏｓ３Ｈ⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｈ
Ｃｓ２⇒Ｍｏｓ２Ｈ⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｈ

整流回路Ａ１〜Ａ３の各Ｍｏｓ１Ｈ，Ｍｏｓ２Ｈ，Ｍｏｓ３Ｈがオフすると、Ｍｏｓ１Ｈ，Ｍｏｓ２Ｈ，Ｍｏｓ３ＨではＭＯＳＦＥＴの寄生ダイオードによりソースからドレインに電流が流れるため、エネルギの各移行経路は今までと異なり、以下に示すように変化するが、各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４のエネルギは引き続き各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４に移行する。そして、ＬＣ直列回路の共振周期の１／２の期間ｔで電流が流れた後、電流が遮断される。

Ｃｓ２⇒Ｃｓ３⇒Ｃｓ４⇒Ｍｏｓ４Ｈ⇒Ｌｒ３４⇒Ｃｒ３４⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｌｒ１２⇒Ｃｒ１２⇒Ｍｏｓ１Ｈ
Ｃｓ３⇒Ｃｓ４⇒Ｍｏｓ４Ｈ⇒Ｌｒ３４⇒Ｃｒ３４⇒Ｌｒ２３⇒Ｃｒ２３⇒Ｍｏｓ２Ｈ
Ｃｓ４⇒Ｍｏｓ４Ｈ⇒Ｌｒ３４⇒Ｃｒ３４⇒Ｍｏｓ３Ｈ

次いで、低圧側ＭＯＳＦＥＴへのゲート信号としてのインバータ用パルス１ｅおよび整流用パルス２ｅにより各回路Ａ４、Ａ１〜Ａ３の低圧側ＭＯＳＦＥＴであるＭｏｓ４Ｌ，Ｍｏｓ１Ｌ，Ｍｏｓ２Ｌ，Ｍｏｓ３Ｌがオン状態となると、電圧差があるため、各コンデンサＣｒ１２、Ｃｒ２３、Ｃｒ３４に充電されたエネルギが、以下に示す各経路を経由して各平滑コンデンサＣｓ１、Ｃｓ２、Ｃｓ３に移行する。

Ｃｒ１２⇒Ｌｒ１２⇒Ｃｒ２３⇒Ｌｒ２３⇒Ｃｒ３４⇒Ｌｒ３４⇒Ｍｏｓ４Ｌ⇒Ｃｓ３⇒Ｃｓ２⇒Ｃｓ１⇒Ｍｏｓ１Ｌ
Ｃｒ１２⇒Ｌｒ１２⇒Ｃｒ２３⇒Ｌｒ２３⇒Ｍｏｓ３Ｌ⇒Ｃｓ２⇒Ｃｓ１⇒Ｍｏｓ１Ｌ
Ｃｒ１２⇒Ｌｒ１２⇒Ｍｏｓ２Ｌ⇒Ｃｓ１⇒Ｍｏｓ１Ｌ

整流回路Ａ１〜Ａ３のＭｏｓ１Ｌ、Ｍｏｓ２Ｌ、Ｍｏｓ３Ｌがオフすると、Ｍｏｓ１Ｌ、Ｍｏｓ２Ｌ、Ｍｏｓ３ＬではＭＯＳＦＥＴの寄生ダイオードによりソースからドレインに電流が流れるので、エネルギの移行経路は今までと異なって以下に示す経路に変化するが、各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４のエネルギは引き続き各平滑コンデンサＣｓ１，Ｃｓ２，Ｃｓ３に移行する。そして、ＬＣ直列回路の共振周期の１／２の期間ｔで電流が流れた後、電流が遮断される。

Ｃｒ１２⇒Ｌｒ１２⇒Ｃｒ２３⇒Ｌｒ２３⇒Ｃｒ３４⇒Ｌｒ３４⇒Ｍｏｓ４Ｌ⇒Ｃｓ３⇒Ｃｓ２⇒Ｃｓ１⇒Ｍｏｓ１Ｌ
Ｃｒ２３⇒Ｌｒ２３⇒Ｃｒ３４⇒Ｌｒ３４⇒Ｍｏｓ４Ｌ⇒Ｃｓ３⇒Ｃｓ２⇒Ｍｏｓ２Ｌ
Ｃｒ３４⇒Ｌｒ３４⇒Ｍｏｓ４Ｌ⇒Ｃｓ３⇒Ｍｏｓ３Ｌ

このように、各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４の充放電により、各平滑コンデンサＣｓ２，Ｃｓ３，Ｃｓ４から平滑コンデンサＣｓ１にエネルギを移行する。そして、電圧端子ＶＨとＶｃｏｍ間に入力された電圧Ｖ２を、約１／４倍に降圧された電圧Ｖ１にして電圧端子ＶＬとＶｃｏｍ間に出力する。また、各コンデンサＣｒ１２，Ｃｒ２３，Ｃｒ３４には、インダクタＬｒ１２，Ｌｒ２３，Ｌｒ３４がそれぞれ直列に接続されてＬＣ直列回路を構成するため、上記エネルギの移行は共振現象を利用したものとなり、大きなエネルギ量を効率よく移行できる。

この実施の形態１では、整流回路Ａ１〜Ａ３にＭＯＳＦＥＴを用いたため、ダイオードを用いた従来のものに比べて導通損失を低減でき、電力変換の効率が向上する。
また、整流回路Ａ１〜Ａ３のＭＯＳＦＥＴは、インバータ回路Ａ４のＭＯＳＦＥＴと同時にオンとし、期間ｔの範囲内でインバータ回路Ａ４のＭＯＳＦＥＴより早くオフする。整流回路Ａ１〜Ａ３のＭＯＳＦＥＴのオン期間を共振周期の１／２の期間ｔと一致させると導通損失を最小にできるが、上記のようにＭＯＳＦＥＴのオン状態を早く終了させても、寄生ダイオードを介して導通するためその期間もエネルギは移行でき、また制御に係る遅延などによる問題を回避でき、信頼性が向上する。

また、整流用パルス２ｄ，２ｅは、各インバータ用パルス１ｄ，１ｅの立ち上がりタイミングから期間ｔの範囲内で発生されるため、ＬＣ直列回路の共振周期の１／２の期間ｔで電流が流れた後、電流は遮断されて逆流しない。このため、ＬＣ直列回路の共振現象を効果的に利用でき、しかもＭＯＳＦＥＴを用いたことで導通損失を低減できるため、変換効率の高いＤＣ／ＤＣ電力変換装置が実現できる。

また、ゲート信号生成部１４において、インバータ用ゲート信号Ｇａｔｅ４Ｌ，Ｇａｔｅ４Ｈと整流用ゲート信号Ｇａｔｅ１Ｌ，Ｇａｔｅ１Ｈ，Ｇａｔｅ２Ｌ，Ｇａｔｅ２Ｈ，Ｇａｔｅ３Ｌ，Ｇａｔｅ３Ｈとを別々に生成するようにしたため、整流回路Ａ１〜Ａ３のＭＯＳＦＥＴをインバータ回路Ａ４のＭＯＳＦＥＴと独立して容易に制御することができ、上述した所望の動作を確実に実現でき、変換効率の高いＤＣ／ＤＣ電力変換装置が得られる。

上記のようして、ゲート信号生成部１５は、昇降圧判別部１４の昇降圧判別結果に応じて、昇圧動作用のゲート信号（回路Ａ１にインバータ用ゲート信号、回路Ａ２〜Ａ４に整流用ゲート信号）と、降圧動作用のゲート信号（回路Ａ１〜Ａ３に整流用ゲート信号、回路Ａ４にインバータ用ゲート信号）をそれぞれ生成するが、次に、この昇降圧動作の判別信号を生成する昇降圧判別部１４の詳細について説明する。

図６は、昇降圧判別部の構成を示す回路図、図７は同昇降圧判別部の動作説明に供するタイミングチャートである。

この昇降圧判別部１４は、オペアンプＯＰＡとコンパレータＣＰとを備え、オペアンプＯＰＡの正極性端子にはＶ１（＝ＶＬ−Ｖｃｏｍ）を抵抗Ｒ１，Ｒ２で分圧した電圧ＶＬｓが電流制限用の抵抗Ｒ５，Ｒ６を介して入力され、また、オペアンプＯＰＡの負極性端子には増幅率を規定する負帰還用の抵抗Ｒ７，Ｒ８が接続されている。また、コンパレータＣＰの負極性端子にはＶ２（＝ＶＨ−Ｖｃｏｍ）を抵抗Ｒ３，Ｒ４で分圧した電圧ＶＨｓが入力され、またコンパレータＣＰの正極性端子には、オペアンプＯＰＡの出力が抵抗ｒ１，ｒ２，ｒ３を有するヒステリシス付与回路１６を介して入力されるようになっている。なお、上記のコンパレータＣＰが特許請求の範囲の比較手段に対応している。また、分圧用の各抵抗Ｒ１〜Ｒ４は、Ｒ１／Ｒ２＝Ｒ３／Ｒ４の関係となっている。また、オペアンプＯＰＡの入力抵抗Ｒ５，Ｒ６、帰還抵抗Ｒ７，Ｒ８は、Ｒ６／Ｒ５＝Ｒ８／Ｒ７＝４の関係となっている。

上記構成の昇降圧判別部１４において、電圧Ｖ１は、抵抗Ｒ１，Ｒ２で分圧され、オペアンプＯＰＡを駆動する制御電圧Ｖｃｃ以下の電圧とされる。分圧された電圧ＶＬｓは、オペアンプＯＰＡにより４倍の電圧４・ＶＬｓに増幅され、昇降圧動作を判別するためのしきい値電圧として、抵抗ｒ１を介してコンパレータＣＰの正極性端子に入力される。一方、電圧Ｖ２は、抵抗Ｒ３，Ｒ４で分圧され、コンパレータＣＰを駆動する制御電圧Ｖｃｃ以下の電圧ＶＨｓに調整されてコンパレータＣＰの負極性端子に入力される。

主回路部１３の昇降圧動作において説明したように、昇圧時には電圧端子ＶＨ−Ｖｃｏｍ間に負荷が接続されているので、ＶＨ−Ｖｃｏｍ間の電圧Ｖ２は降下してＶ２＜４・Ｖ１となり、また、降圧時には電圧端子ＶＬ−Ｖｃｏｍ間には負荷が接続されるので、電圧端子ＶＬ−Ｖｃｏｍ間の電圧Ｖ１は降下してＶ２＞４・Ｖ１となる。

したがって、コンパレータＣＰにおいて電圧ＶＨｓと４・ＶＬｓとを単純に比較して、電圧ＶＨｓが４・ＶＬｓよりも小さい場合（ＶＨｓ＜４・ＶＬｓ）は昇圧動作、ＶＨｓが４・ＶＬｓよりも大きい場合（ＶＨｓ＞４・ＶＬｓ）は降圧動作と判定することができる。しかし、ここでは、これらの判別の切り替えを安定化させるために、すなわち、昇降圧用のゲート信号が頻繁に入れ替わらないようにするために、ヒステリシス付与回路１６によってコンパレータＣＰにヒステリシス特性を持たせている。

すなわち、ヒステリシス回路１６を設けることにより、電圧ＶＨｓが低下してしきい値４・ＶＬｓよりも小さくなる場合の第１のしきい値電圧Ｖｓｈ１と、電圧ＶＨｓが増加してしきい値４・ＶＬｓよりも大きくなる場合の第２のしきい値Ｖｓｈ２を、下記のような関係により設定している。

これにより、電圧ＶＨｓが低下して第１のしきい値Ｖｓｈ１よりも小さくなると、コンパレータＣＰからは昇圧動作を判別するハイレベルの信号が出力され、電圧ＶＨｓが増加して第２のしきい値Ｖｓｈ２よりも大きくなると、コンパレータＣＰからは降圧動作になったと判別するローレベルの信号が出力される。このように、コンパレータＣＰにヒステリシス特性を持たせることにより、コンパレータＣＰから出力される昇降圧の判別信号が安定化して不要なチャタリング発生を抑制することができる。

実施の形態２．
図８はこの実施の形態２のＤＣ／ＤＣ電力変換装置における昇降圧判別部の構成を示す回路図、図９は同昇降圧判別部の動作説明に供するタイミングチャートである。

上記の実施の形態１では、昇降圧判別部１４において、昇降圧動作を判別する信号を形成するために、電圧端子ＶＬとＶｃｏｍ間の電圧Ｖ１と、電圧端子ＶＨとＶｃｏｍ間の電圧Ｖ２を検出しているが、この実施の形態２では、電圧端子ＶＬに流入あるいは流出する電流Ｉｉｎを電流検出器ＣＴで検出することにより、昇降圧動作を判別する信号を生成するようにしたものである。

すなわち、この実施の形態２の昇降圧判別部１４は、コンパレータＣＰを備え、このコンパレータＣＰの負極性端子には、低圧側の電圧端子ＶＬに流れる電流を電圧ＶＩｉｎに変換して出力する電流検出器ＣＴが接続され、またコンパレータＣＰの正極性端子には、基準となるしきい値電圧Ｖｒｅｆが抵抗ｒ１，ｒ２，ｒ３を有するヒステリシス付与回路１６を介して入力されるようになっている。

上記構成の昇降圧判別部１４において、しきい値電圧Ｖｒｅｆは、抵抗ｒ１を介してコンパレータＣＰの正極性端子に入力される。また、電流検出器ＣＴは、電圧端子ＶＬに流れる電流Ｉｉｎを電圧ＶＩｉｎに変換してコンパレータＣＰの負極性端子に出力する。この場合、電流Ｉｉｎがゼロのときの出力電圧ＶＩｉｎは、しきい値電圧Ｖｒｅｆと等しくなっている。また、低圧側の電圧端子ＶＬにおいて電流が流れ出す場合には電流は正、電圧端子ＶＬにおいて電流が流れ込む場合には電流は負となる。

ここで、昇圧時には電圧端子ＶＨ−Ｖｃｏｍ間に負荷が接続されるので、低圧側の電圧端子ＶＬには電流が流れ込んで電流が負となり、検出電圧ＶＩｉｎが低下する。また、降圧時には電圧端子ＶＬ−Ｖｃｏｍ間に負荷が接続されるので、低圧側の電圧端子電圧ＶＬからは電流が流れ出して電流が正となり、検出電圧ＶＩｉｎが増加する。

したがって、コンパレータＣＰにおいて電圧ＶＩｉｎとＶｒｅｆとを単純に比較して、電圧ＶＩｉｎがＶｒｅｆよりも小さい場合（ＶＩｉｎ＜Ｖｒｅｆ）には昇圧動作、電圧ＶＩｉｎがＶｒｅｆよりも大きい場合（ＶＩｉｎ＞Ｖｒｅｆ）には降圧動作と判定することができる。しかし、この実施の形態２においても実施の形態１と同様、これらの判別信号の切り替えを安定化させるために、すなわち、昇降圧用のゲート信号が頻繁に入れ替わらないようするために、ヒステリシス付与回路１６によってコンパレータＣＰにヒステリシス特性を持たせている。

すなわち、ヒステリシス回路１６を設けることにより、電圧ＶＩｉｎが低下してしきい値Ｖｒｅｆよりも小さくなる場合の第１のしきい値電圧Ｖｓｈ１と、電圧ＶＩｉｎが増加してしきい値Ｖｒｅｆよりも大きくなる場合の第２のしきい値Ｖｓｈ２を、それぞれ下記のような関係により設定している。

つまり、電圧ＶＩｉｎが低下して第１のしきい値Ｖｓｈ１よりも小さくなると、コンパレータＣＰからは昇圧動作を判別するハイレベルの信号が出力され、電圧ＶＩｉｎが増加して第２のしきい値Ｖｓｈ２よりも大きくなると、コンパレータＣＰからは降圧動作になったと判別するローレベルの信号が出力される。このようにコンパレータＣＰにヒステリシス特性を持たせることにより、実施の形態１の場合と同様に、コンパレータＣＰから出力される判別信号が安定化して不要なチャタリング発生を抑制することができる。

なお、この実施の形態２では、電圧端子ＶＬに流入出する電流Ｉｉｎを電流検出器ＣＴで検出することにより、昇降圧動作を判別する信号を形成したが、これに限らず、高圧側の電圧端子ＶＨに流入出する電流を電流検出器ＣＴで検出し、同様に、検出電流としきい値をコンパレータＣＰで比較して昇降圧動作を判別するようにすることも可能である。

なお、上記実施の形態１，２では、主回路部１３として半導体スイッチング素子と平滑コンデンサを備えた４つの回路Ａ１〜Ａ４を設け、各回路Ａ１〜Ａ４の隣接同士間にそれぞれコンデンサとインダクタとからなる直列体を介して接続した構成としているが、本発明はこのような４つの回路Ａ１〜Ａ４に限定されるものではなく、複数の回路を備えれば本発明を適用することができ、これによって種々の電圧比のＤＣ／ＤＣ電力変換装置を構成することができることは勿論である。

本発明の実施の形態１におけるＤＣ／ＤＣ電力変換装置を示す回路構成図である。 同装置のゲート信号生成部を示すブロック図である。 本発明の実施の形態１による昇圧動作時のゲート信号および各部の電流波形を示す図である。 本発明の実施の形態１の比較例によるゲート信号および各部の電流波形を示す図である。 本発明の実施の形態１による降圧動作時のゲート信号および各部の電流波形を示す図である。 本発明の実施の形態１における昇降圧判別部の構成を示す回路図である。 同昇降圧判別部の動作を示すタイミングチャートである。 本発明の実施の形態２のＤＣ／ＤＣ電力変換装置における昇降圧判別部の構成を示す回路図である。 同昇降圧判別部の動作を示すタイミングチャートである。

符号の説明

１ａ〜１ｅ インバータ用パルス、２ａ〜２ｅ 整流用パルス、
１０ ＤＣ／ＤＣコンバータ、１３ 主回路部、１４ 昇降圧判別部、
１５ ゲート信号生成部、Ａ１〜Ａ４ 回路（インバータ回路／整流回路）、
Ｃｓ１〜Ｃｓ４ 平滑コンデンサ、
Ｍｏｓ１Ｌ〜Ｍｏｓ４Ｌ，Ｍｏｓ１Ｈ〜Ｍｏｓ４Ｈ ＭＯＳＦＥＴ、
Ｃｒ１２，Ｃｒ２３，Ｃｒ３４ コンデンサ、
Ｌｒ１２，Ｌｒ２３，Ｌｒ３４ インダクタ、
ＬＣ１２，ＬＣ２３，ＬＣ３４ ＬＣ直列体、
Ｇａｔｅ１Ｌ〜Ｇａｔｅ４Ｌ，Ｇａｔｅ１Ｈ〜Ｇａｔｅ４Ｈ ゲート信号、
ｔ 共振周期／２、Ｖｓ１〜Ｖｓ４ 電源、ＶＨ，ＶＬ，Ｖｃｏｍ 電圧端子。

Claims (9)

1. ゲート信号によりオンオフ動作が制御される高圧側と低圧側の半導体スイッチング素子の直列体に平滑コンデンサを並列接続してなる複数の回路を備え、上記複数の回路の各回路を、その隣接回路間にそれぞれコンデンサおよびインダクタの直列体を配して互いに直列接続するとともに、電圧入出力用の低圧側の電圧端子対と高圧側の電圧端子対を設け、かつ上記複数の回路の内、所定の回路をインバータ回路として、他の回路を整流回路として用いて、上記各直列体のコンデンサの充放電により直流／直流変換を行うＤＣ／ＤＣ電力変換装置であって、
   上記低圧側の電圧端子対間と上記高圧側の電圧端子対間でのエネルギの流れる方向をそれぞれ判別する判別手段と、上記判別手段によるエネルギの流れる方向の判別に応じて、上記所定の回路がインバータ回路として動作するように当該回路の上記各半導体スイッチング素子に対してオンオフ制御用のインバータ用ゲート信号を、上記他の回路が整流回路として動作するように当該回路の上記各半導体スイッチング素子に対してオンオフ制御用の整流用ゲート信号を、それぞれ個別に生成するゲート信号生成手段と、を備えることを特徴とするＤＣ／ＤＣ電力変換装置。
2. 上記判別手段は、上記低圧側の電圧端子対の電圧と上記高圧側の電圧端子対の電圧をそれぞれ検出することによりエネルギの流れる方向を判別するものであることを特徴とする請求項１記載のＤＣ／ＤＣ電力変換装置。
3. 上記判別手段は、上記低圧側の電圧端子対に流入出する電流を検出することによりエネルギの流れる方向を判別するものであることを特徴とする請求項１記載のＤＣ／ＤＣ電力変換装置。
4. 上記判別手段は、上記高圧側の電圧端子対に流入出する電流を検出することによりエネルギの流れる方向を判別するものであることを特徴とする請求項１記載のＤＣ／ＤＣ電力変換装置。
5. 上記判別手段は、上記高圧側の電圧端子対の電圧を検出値として低圧側の電圧端子対の電圧に基づいて得られる基準電圧と比較、または上記低圧側あるいは高圧側の電圧端子対に流入出する電流を検出値として予め設定される基準値とを比較する比較手段を備え、この比較手段は上記検出値に対してヒステリシス特性を有していることを特徴とする請求項２ないし請求項４のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。
6. 上記各コンデンサのコンデンサ容量とこの各コンデンサの充放電経路内の上記各インダクタのインダクタンスとで決まる共振周期はそれぞれ等しく、かつ、上記整流用ゲート信号は、上記インバータ用ゲート信号の各パルスの立ち上がりタイミングから上記共振周期の１／２の期間の範囲内で発生されることを特徴とする請求項１ないし請求項５のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。
7. 上記整流用ゲート信号は、上記インバータ用ゲート信号と立ち上がりタイミングが一致する一方、上記インバータ用ゲート信号よりも立ち下がりタイミングが所定時間分だけ早いことを特徴とする請求項６に記載のＤＣ／ＤＣ電力変換装置。
8. 上記整流用ゲート信号は、そのパルス幅が上記共振周期の１／２と略一致することを特徴とする請求項６に記載のＤＣ／ＤＣ電力変換装置。
9. 上記各半導体スイッチング素子は、ソース・ドレイン間に寄生ダイオードを有するパワーＭＯＳＦＥＴであることを特徴とする請求項１ないし請求項８のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。

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