JP4818019B2

JP4818019B2 - 光電変換装置および光電変換装置を用いた撮像システム

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Publication number: JP4818019B2
Application number: JP2006210532A
Authority: JP
Inventors: 真人篠原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-08-02
Filing date: 2006-08-02
Publication date: 2011-11-16
Anticipated expiration: 2026-08-02
Also published as: JP2008042289A

Description

本発明は光電変換装置、特に増幅型の光電変換装置とその光電変換装置を用いた撮像システムに関するものである。

増幅型の光電変換装置には、ＣＭＤ型やＣＭＯＳ型など様様な構成がある。しかし、増幅型の光電変換装置は、各画素に備わる増幅用トランジスタの出力オフセットが画素毎に異なるため、光電変換装置の出力に固定パターンノイズ（ＦＰＮ）が乗ってしまう。このＦＰＮを取り除くために、様様な信号読み出しの方法が示されている。

特許文献１の図１には、ＣＭＯＳ型光電変換装置の画素から読み出し回路までの一連の回路が示されている。画素１からの信号が出力される垂直信号線８に、クランプ手段を有し、その後段にアンプ４１を有している。アンプ４１の後には並列に接続される２つの容量２３、２４を有している。そして、２つの容量２３、２４のそれぞれから容量分割によって水平信号線２８に信号が出力され、差分手段３９へと出力される。つまり、各垂直信号線８毎にクランプ手段と、アンプと、並列関係にある２つの容量とを有している。水平信号線２８への信号の出力は、各容量から容量分割にて行われる。画素１からの信号には、画素の電位のリセット時に発生するノイズに基づく信号と、入射した光によって生じる電荷に基づく信号とがある。それらをノイズ信号と光信号とする。光信号を読み出す際にはノイズ信号が重畳されるため、クランプにてノイズ信号を差分して光信号のみを得る。そして、アンプ４１にて光信号を増幅したのち容量２４へ蓄積する。容量２４には光信号とアンプ４１のオフセットノイズが保持される。容量２３には、アンプのオフセットノイズを保持している。そして、容量２４および容量２３の信号を、差分手段３９にて差分し、光信号を得ている。

特許文献２の図１においては、増幅型光電変換装置の読み出し回路が示されている。ノイズ信号が重畳された光信号とノイズ信号とがそれぞれ１５３と１５４から入力され、アンプ１５５にてシリアルに出力される構成である。そして、水平信号線１６４に出力されたのち、別の水平信号線の信号とシリアルにセンサ信号線１７０へ出力される。

また、特許文献３の図４および図６には、ノイズ信号が重畳された光信号とノイズ信号とをパラレルに読み出す回路が示されている。
特開２００３−０５１９８９号公報特開２０００−２８７１３０号公報特開平０６−２８４３４７号公報

しかしながら、特許文献１に記載の光電変換装置では、ノイズ除去回路として差動アンプを使っている。しかし、差動アンプは、一般に多くのＭＯＳトランジスタの組み合わせによる複雑な構成をとる。そして、現在の高速化がなされた光電変換装置における信号出力までの一連の流れにおいて、差動アンプの差分処理が律速となっている。さらに、差動アンプを構成するＭＯＳトランジスタから１／ｆノイズと言われるノイズに起因する低周波ノイズ生じる。このノイズは大きく、光電変換装置にて得られる画像のＳＮ比が低下してしまう。

また、特許文献２に記載の光電変換装置では、画素信号と基準信号とが時系列にアンプ１５５に入力され、アンプ１５５から直接、水平信号線１６４に導く方式を使っている。これは特許文献１に記載の容量の信号を水平出力線に出力する方式と比べると、高速性に劣る。それは、一般に、アンプ１５５の出力抵抗がスイッチ抵抗に比べて大きいためである。また、特許文献３においては、パラレルに画素信号と雑音信号を外部回路に読み出しているものの、パラレルに読み出した後の処理に関しては充分な検討がなされていなかった。

以上の課題を鑑みて、本発明では、従来に比べて高速かつ低ノイズな読み出し回路手段を提供し、高ＳＮ比の画像信号が高速に得られる光電変換装置を実現することである。

本発明は、各々が光電変換素子を有し、光電変換にて生じた電荷に基づく信号を出力する複数の画素と、前記複数の画素から信号が出力される信号線と、前記信号線に設けられた第１の増幅器と、前記第１の増幅器から出力される第１の信号を保持する第１の容量と、前記第１の増幅器から出力される第２の信号を保持する第２の容量と、を有する信号読み出し部を複数有し、前記第１の容量から第１の信号が出力される第１の出力線と、前記第２の容量から前記第２の信号が出力される第２の出力線とを有する光電変換装置において、前記第１の出力線の出力を増幅する第２の増幅器と、前記第２の出力線の出力を増幅する第３の増幅器と、
前記第２、第３の増幅器からの出力を交互に出力する選択部と、前記選択部からの出力を増幅する第４の増幅器と、前記第１の出力線と前記第２の出力線とをリセットするリセット手段と、を有し、前記第１の信号は、前記第１の増幅器のオフセット信号を含み、前記第２の信号は、前記第１の増幅器のオフセット信号に加えて、前記光電変換にて生じた電荷に基づく信号を含み、前記リセット手段は、前記選択部が前記第２の増幅器からの出力を出力する期間に、前記第２の出力線をリセットし、前記選択部が前記第３の増幅器からの出力を出力する期間に、前記第１の出力線をリセットすることを特徴とする。
本発明は、また、行列状に配列された複数の画素と、前記画素の各列に設けられた、複数の前記画素からの信号を伝送する第１の信号線と、前記第１の信号線に対応して設けられた、前記画素に起因するノイズ信号を低減するノイズ除去回路と、前記ノイズ除去回路に対応して設けられた第１の増幅器と、前記第１の増幅器から出力された信号を保持する第１及び第２の容量と、前記第１の容量に保持された第１の信号を伝送する第１の出力線と、前記第２の容量に保持された第２の信号を伝送する第２の出力線と、前記第１の出力線が伝送する信号を増幅する第２の増幅器と、前記第２の出力線が伝送する信号を増幅する第３の増幅器と、第４の増幅器と、前記第２または第３の増幅器の出力を前記第４の増幅器に選択的に伝達させる選択部と、前記第１及び第２の出力線をリセットするリセット部と、を有し、前記複数の画素の各々は光電変換部を有し、光電変換に基づく信号を出力し、前記第１の信号は、前記第１の増幅器のオフセット信号を含み、前記第２の信号は、前記第１の増幅器のオフセット信号に加えて、前記光電変換に基づく信号を含み、前記リセット部は、前記選択部が前記第２の増幅器からの出力を前記第４の増幅器に伝達させる期間に、前記第２の出力線をリセットし、前記選択部が前記第３の増幅器からの出力を伝達させる期間に、前記第１の出力線をリセットすることを特徴とする。

高速に画像信号が出力され、かつ得られる画像信号が高ＳＮ比である光電変換装置およびその光電変換装置を用いた撮像システムを提供することが可能となる。

本発明の光電変換装置は、複数の画素が信号線に配列され、信号線に設けられる第１の増幅器から出力される第１の信号を保持する第１の容量と、第２の信号を保持する第２の容量とを有する。そして、それぞれの容量から第１の信号が出力される第１の出力線と、第２の信号が出力される第２の出力線とを有し、それら第１および第２の信号を並列に出力する。それぞれの出力線に接続される第２および第３の増幅器の出力を順次選択切り替えする選択部によって、１本の出力線へと導かれ、さらに第４の増幅器を経て出力される。

このような構成によって、高速に画像信号が出力され、高ＳＮ比の画像を得ることが可能となる。具体的には、容量から容量分割によって出力線へ出力することで、高速に信号が出力される。さらに、増幅器および選択部によって、その出力された第１の信号と第２の信号とがシリアルに、高速に出力される。そして、出力線の増幅器からは、第１および第２の信号に基づく出力が増幅されて順次出力することが可能となる。この出力をＣＤＳ（相関２重サンプリング）に入力し、画素部分をリセットする際のノイズ成分および信号線に配された増幅器のオフセットノイズが除去された、光によって生じる電荷に基づく信号のみを得ることができる。この光によって生じる電荷に基づく信号を、光信号と称する。もしくは、画像等を形成する画像信号とも称する。このＣＤＳは、光電変換装置内に設けていてもよく、また、出力線の増幅器によって、外部に有することも可能となる。このような構成によって、高速に、高ＳＮ比の画像信号を得ることが可能となる。

また、本発明の構成において、それぞれの出力線のリセットは、その出力が選択部によって選択されていない期間に行うことが出来る。出力線のリセット期間の出力を除くことができ、より高速な出力が実現となる。

（画素の構成）
光電変換装置の画素の一例として、図８Ａにその画素回路を示す。更に図８Ｂにその駆動パルスを示している。ここでは、トランジスタがＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）である場合について説明するが、あくまで一例である。

５０１は１つの画素を示している。光電変換装置においては、その画素が１次元あるいは２次元に配列されている。５０２は光電変換素子、５０４は光電変換素子にて発生した電荷を転送するためのトランジスタ、５０３は電荷が転送されるフローティングディフュージョン（ＦＤ）部に配された容量である。そして、５０５はＦＤ部を含む画素をリセットするためのトランジスタ、５０６はＦＤ容量の電荷をソースフォロワ動作によって出力する増幅用トランジスタである。更に５０７は電源に接続され、増幅用トランジスタ５０６のソースには定電流源が配され、ソースフォロワ回路を構成する。ＦＤ部と増幅用トランジスタのゲート電極とが接続されており、ＦＤ部がソースフォロワ回路の入力部となっている。図示はしてないが、トランジスタ５０５のドレインと増幅用トランジスタ５０６のソースは、信号線に接続されている。その信号線は、定電流源と電位供給手段とに接続されている。

このような画素において、増幅用トランジスタ５０６は、ＦＤ部の電位を信号線に出力し、電荷に対応した信号を読み出すことができる。この読み出された信号は、サンプルホールド回路（不図示）に保持される。例えば、２つのサンプルホールド回路Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）を有している。このＳ／Ｈ（Ｎ）は、ＦＤ部をリセットした際の出力である。いわゆるリセット時のノイズ信号（以降、Ｎ信号と呼ぶ）を保持する。ここで、リセットするとは、リセット用トランジスタ５０５がオンし、ＦＤ部の電位がリセット電位に設定されることをいう。Ｓ／Ｈ（Ｓ）は、Ｎ信号に、光電変換によって生じた電荷に基づく光信号が加わったＳ＋Ｎ信号（以降、光信号をＳ信号と呼ぶ）を保持する。そして、Ｓ＋Ｎ信号とＮ信号の差分を取ることで、Ｓ信号を得ることが可能となる。

駆動を、図８Ｂを用いて説明する。ＰｒｅｓＬ、ＰｒｅｓＨは、供給手段から与えられるリセット電位ＶｒｅｓＬ、ＶｒｅｓＨのタイミングを示している。ＶｒｅｓＨは、ＶｒｅｓＬよりも高い電位である。Ｒｅｓは、リセット用トランジスタ５０５をオンするタイミングを示しており、選択される行とされない行の２つの画素を示している。Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）は、２つのサンプルホールド回路にて、Ｎ信号およびＳ＋Ｎ信号をそれぞれ保持するタイミングを示している。そして、Ｔｘは、転送のためのトランジスタ５０４をＯＮするタイミングを示している。

画素の選択はＦＤ部の電位を制御することで行う。具体的には、まず、Ｒｅｓをオンにし、各画素のＦＤ部を低いリセット電位ＶｒｅｓＬに基づく電位にする。次に、選択したい行、すなわちある列の画素のリセット用トランジスタ５０５のみをオンにし、選択したい画素のＦＤ容量５０３を高いリセット電位ＶｒｅｓＨに基づく電位にする。

このとき、同一の信号線に複数の増幅用トランジスタ５０６が配されているが、最も高い電位のソースフォロワ、すなわち高いリセット電位ＶｒｅｓＨのソースフォロワのみが有効となり、選択したい画素のＦＤ部の電位に依存した信号が出力される。そして、Ｓ／Ｈ（Ｎ）のタイミングで、サンプルホールド回路に信号を保持する。

その後、Ｔｘにて、転送用トランジスタ５０４をオンすることによって、光電変換素子５０２にて生じた電荷をＦＤ部へ転送し、その出力をＳ／Ｈ（Ｓ）のタイミングで、サンプルホールド回路に保持する。

このような駆動によって、画素の信号を得ることが可能となっている。本発明の実施形態においては、異なる画素回路を用いてもよい。また、各実施形態において詳細に述べていくが、サンプルホールド回路にて保持するＳ信号とＮ信号は、上述した信号以外の信号を示す場合もある。

以下、本発明の実施の形態について詳細に説明する。

（第１の実施形態）
図１は第１の実施形態を説明するための読み出し回路図であり、画素部は省略している。図１において、１−１および１−２は画素であり、簡単のため、２つ画素のみを示している。８は出力線であり、垂直出力線とする。選択された画素１の出力が垂直出力線８に導かれ、増幅器４１によって増幅される。増幅器はアンプとも称する。その駆動等は省略する。２２は信号を保持するサンプルホールド回路を示す。その回路内の２３は増幅器４１によって増幅されたＦＤ部のリセット時のノイズ信号と増幅器４１のオフセットを保持するための容量である。また、２４は２３に蓄積された信号に加えて、増幅器４１によって増幅された画素の光信号を保持するための容量である。ここで、容量２３に保持される信号をＮ信号とする。そして、画素の光信号に基づく信号をＳ信号とすると、容量２４に保持される信号はＳ＋Ｎ信号である。これらＮ信号およびＳ＋Ｎ信号の差分を取ることで、Ｓ信号、即ちＳＮ比が良好な画素の光信号を得ることが可能となる。２５および２６は、垂直出力線８と容量２３および２４との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。２７は容量２３に保持されたＮ信号が導かれるＮ用水平出力線、２８は容量２４に保持されたＳ＋Ｎ信号が導かれるＳ＋Ｎ用水平出力線である。２９は容量２３とＮ用水平出力線２７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３０は容量２４とＳ＋Ｎ用水平出力線２８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。ここで、複数の画素から水平出力線へ信号を出力するまでを、信号読み出し部と称する。信号読み出し部は水平出力線に対して複数配される。さらに、３１および３２は、Ｎ用水平出力線２７およびＳ＋Ｎ用水平出力線２８の電位をリセットするためのリセット手段の一例であるＭＯＳトランジスタである。リセットするとは、水平出力線２７および２８の電位を、所望のリセット電位に設定することである。そして、３３はリセット用ＭＯＳトランジスタ３１および３２のソース電極にリセット電位を供給するための電源端子である。ここで、実際には、例えば画素が２次元に配列している場合もあり、その場合には、さらに走査回路を有し、Ｘ−Ｙアドレスにて画素の選択を行うことができる。本実施形態では、簡単のため省略する。

５１はＮ用水平出力線２７に配される増幅器であり、５２はＳ＋Ｎ用水平出力線２８に配される増幅器、５３および５２は、増幅器５１および５２の出力を選択する選択部である。そして、５５は、選択部、即ちスイッチ５３およびスイッチ５４を介してさらに出力を増幅して出力するための増幅器であり、５６は出力端子である。

このような構成の読み出し部の駆動を、図２のタイミングチャートを用い説明する。図２では、例として２画素分の読み出しのみ示している。図１の電荷は電子であり、ＭＯＳトランジスタがＮ型である場合を説明する。図２において、パルスがＨｉｇｈでＭＯＳトランジスタスイッチがオンし、Ｌｏｗでスイッチがオフとなる。Ｐ３５−１は３５−１のパルスを示し、第１列の信号を水平出力線２７および２８に出力するタイミングを示す。図１では、例えば、画素１−１の信号が出力される。同様にＰ３５−２では、画素１−２の信号が水平出力線２７および２８へ出力される。φ３６は水平出力線のリセットを行うタイミングを示す。φ５３およびφ５４はそれぞれスイッチ５３および５４を制御するためのパルスである。ＯＵＴ５６は端子５６の出力を表している。

水平走査回路３４の動作と水平出力線２７および２８のリセットによって水平走査が行われる。まずφ３６にて水平出力線２７および２８のリセットがされ、Ｐ３５−１によって第１列の各容量２３および２４の信号が水平出力線２７および２８に出力される。そしてφ５３によって水平出力線２７へ出力されたＮ信号がプリアンプ５１、そしてスイッチ５３を介して、増幅器５５へ出力される。そのままφ５４がＨｉｇｈになることによって、水平出力線２８へ出力されたＳ＋Ｎ信号が増幅器５２、そしてスイッチ５４を介して増幅器５５へ出力される。その後、Ｐ３５−２がＨｉｇｈになり、第２列の動作が行われる。そして、出力端子５６の出力はＯＵＴ５６に示すようになる。ここで、ＯＵＴ５６のレベルは、水平出力線２８のリセット電位を示した後、第１列の容量２３のＮ信号に基づく電位を取り、第１列の容量２４のＳ＋Ｎ信号に基づく電位を取る。そして、再び水平出力線２８のリセット電位を示した後、第２列の容量２３のＮ信号に基づく電位を取り、第２列の容量２４のＳ＋Ｎ信号に基づく電位を取っている。水平出力線２７および２８に接続する増幅器５１および５２の出力は図２のタイミングに従い、スイッチ５３および５４によって順次切り替えられている。そして、端子５６からは水平出力線のリセットレベル、Ｎ信号、Ｓ＋Ｎ信号とが連続して出力される。

ここで、φ３６とＰ３５−１およびＰ３５−２のオンとなる期間の比率を変えている。このことによって、出力端子５６にて得られる出力において、Ｎ信号およびＳ＋Ｎ信号をリセットレベルよりも長く得ることができる。よって、高速に駆動する場合においても、確実にＮ信号およびＳ＋Ｎ信号を得ることが可能となる。

この後、ＣＤＳに通すことにより、Ｎ信号とＳ＋Ｎ信号との差分をとり、画素のリセット信号および増幅器４１のオフセットが除去された光信号が得られる。さらに、増幅器５５の低周波ノイズも除去された光信号を得ることができる。

また、水平出力線２７および２８によって、水平出力線の容量ＣＨの値は大きくならないため、水平出力線への出力時に信号のゲインを落とすことがない。また、各垂直信号線に増幅器４１を有することによって、さらに水平出力線へ出力される信号のゲインを確保することが可能となる。また、水平出力線２７および２８を有することによって、水平出力線のリセット回数を減らすことができるため、リセット時間が削減でき、より高速の出力が可能となっている。この高速の出力に加えて、増幅器５１および５２と選択部５２および５４を有することによって、リセットをすることなく、増幅器５５へＮ信号およびＳ＋Ｎ信号を連続的に出力することが可能となる。この動作によって、水平出力線への読み出し速度を活かしたまま、高速に出力することが可能となる。

よって、本実施形態の構成によって、高速出力かつ高ＳＮ比の画像信号を得ることが可能となる。

また、本実施形態において、増幅器５１および５２を構成するトランジスタとして、１／ｆノイズ発生が少ない接合型電界効果トランジスタ（ＪＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）、Ｐ型ＭＯＳトランジスタを使用することが望ましい。各水平出力線２７および２８に夫々増幅器５１および５２が配されるため、その低周波ノイズ成分を除くことが困難であるためである。よって増幅器５１および５２を構成するトランジスタとして、１／ｆノイズ発生が少ないトランジスタを使用することで、増幅器５１および５２での低周波ノイズを小さく抑え、結果として、得られる画像のＳＮ比をより向上させることが可能となる。

（第２の実施形態）
図３に第２の実施形態の読み出し回路図を示す。画素部分は省略している。図３において図１と共通する部分については同一の番号を付し、説明を省略する。

第１の実施形態と異なる部分は、水平出力線２７および２８の組が２７−１および２８−１と２７−２および２８−２の２つになり、増幅器、切り替えスイッチが２組配されている部分である。また、水平出力線のリセット手段として、本実施形態ではＭＯＳトランジスタ３１−１および３１−２等が配されており、それぞれを組の符号を用いて示している。そして、それぞれが奇数列と偶数列とに配されており、つまり、画素部に対して２組の読み出し部を有している。この図３において、水平出力線の組は画素の片側に配置されているが、それぞれの組が画素を挟んで対向して配されていてもよい。さらに、例えば、それぞれの出力が、アンプ５５によって、１つの出力端子に出力されていてもよい。この場合、水平走査回路は２つ配される。

第２の実施形態の駆動を、図４のタイミングチャートに示す。図４において、Ｐ３５−１およびＰ３５−２は出力線３５−１および３５−２のパルスを、φ３６−１は水平出力線２７−１および２８−１のリセットを行うタイミングを示す。また、φ３６−２は水平出力線２７−２および２８−２のリセットを行うタイミングを示す。φ５３−２、φ５４−１、φ５４−２はそれぞれスイッチ５３−１、５３−２、５４−１、５４−２を制御するためのパルスである。スイッチのオン、オフとパルスのＨｉｇｈ、Ｌｏｗとの関係は第１の実施形態と同様である。ＯＵＴ５６は出力端子５６の出力を表している。

駆動として、第１の実施形態と異なるのは、水平走査回路３４の出力３５−１、３５−２が時間的に一部重なっている点である。このときの動作は、奇数列のＮ信号およびＳ＋Ｎ信号が選択部５３−１および５４−１によって出力される間に偶数列に対応する水平出力線２７−２および２８−２のリセット、そしてリセット後の水平出力線２７−２および２８−２への出力がされる。また偶数列のＮ信号およびＳ＋Ｎ信号が選択部５３−２および５４−２によって出力される間に偶数列に対応する水平出力線２７−１および２８−１のリセット、そしてリセット後の水平出力線２７−１および２８−１への出力がされる。

よって、ＯＵＴ５６に示す出力端子５６からの出力は、φ５３−１と対応して第１列の画素のＮ信号が出力され、φ５４−１と対応して第１列の画素のＳ＋Ｎ信号が出力される。そして、すぐにφ５３−２の第２列の画素のＮ信号が出力され、そしてφ５４−２の第２列の画素のＳ＋Ｎ信号が出力されている。そして、ＣＤＳにて処理がなされる。本実施形態の読み出しタイミングによれば、このように出力端子５６からの出力から、水平出力線２７および２８のリセット電位の出力を削減することが可能となり、高速に信号の出力が可能となる。

また、水平出力線に接続するスイッチＭＯＳトランジスタ２９および３０の数も第１の実施形態の半分とすることが可能となる。よって、水平出力線の容量ＣＨが低減され、より一層高速、かつゲインが高い出力を得ることが可能となる。したがって、より高ＳＮ比の画像信号を得ることが可能となる。

（第３の実施形態）
第３の実施形態を説明するための読み出し回路図を図５に示す。図１と共通する部分については同一の符号を付し、説明を省略する。図５において、図１に示す第１の実施形態と異なる部分は、水平信号線２７および２８をリセットするリセットＭＯＳトランジスタ３１および３２を制御する入力端子５７および５８である。また、水平走査回路３４から各列の容量に対応して配される出力線３５−１、３５−２、３５−３、３５−４である。

図５の構成における、タイミングチャートを図６に示す。図２等と同様な機能を示している場合には同じ符号を付し、説明を省略する。Ｐ３５−１、Ｐ３５−２、Ｐ３５−３、Ｐ３５−４は、出力線３５−１、３５−２、３５−３、３５−４に対応するパルスである。

選択部のスイッチ５３および５４のオンオフのタイミングにあわせるよう、Ｐ３５−１、Ｐ３５−２、Ｐ３５−３、Ｐ３５−４は駆動し、水平出力線２７および２８に各信号が出力される。また、それぞれの水平出力線リセットも出力タイミングに対応して行われ、スイッチ５３および５４がオフの間に行われるようにする。よって出力ＯＵＴ５６は水平出力線２７および２８のリセット電位を含まず、第１の実施形態と比べてさらに高速の出力が可能となる。

（第４の実施形態）
図７に第４の実施形態における光電変換装置の回路およびレイアウトを示す模式図を示す。画素１が複数配列した画素部１０と、その画素部１０を間に挟んで、出力系１１−１および１１−２が配されている。出力系１１−１および１１−２は、便宜上、画素以降の信号読み出し部から出力端子の前段の増幅器までを示すものである。出力系１１−１および１１−２は類似の構成であり、図面上、類似の部分は省略し、ブロックにて示している。

第４の実施形態において特徴的な部分は、垂直信号線８に配された増幅器４１の前段にクランプ回路４２を設けたことである。この構成によって、リセット動作におけるノイズ信号とノイズ信号に重畳した光電変換によって生じた電荷に基づく信号との差分をとることができる。そして、アンプ４１へ入力される信号は、光電変換によって生じた電荷に基づく信号（光信号）のみとなるので、ノイズ信号を増幅することなく、光信号のみを増幅する。その後、容量２３には、増幅器４１の参照電圧（端子等は不図示）に基づく基準信号および増幅器４１のオフセット信号が保持され、容量２４には増幅器４１にて増幅された光信号および増幅器４１のオフセット信号が保持される。これら容量に保持された信号を差分することで、増幅器４１のオフセット信号を除去した光信号を得ることが出来る。

また、水平出力線５１および５２の組を４組有し、それぞれで出力端子５６−１、５６−２、５６−３、５６−４とを有することで、第３の実施形態に比べ、より高速に出力することが可能となる。ここで、周波数をあげずに高速に出力することができるため、ノイズが増加することなく、また低消費電力で信号読み出しの高速化を行うことができる。さらに、４組に限らず、また、配置場所は、画素部１０を間に対向していなくてもよい。より多くの出力端子５６が必要になるが、より高速に出力することが可能である。

本実施形態の構成によれば、増幅器４１へ入力される信号は、光電変換によって生じた電荷に基づく信号（光信号）のみであるため、最終的に、よりＳＮ比が高い画像信号を得ることが可能となる。

また、本実施形態においては、第２の実施形態のように水平出力線２７および２８の組を２組有している。第２の実施形態では、その後、選択部によって１つの出力端子５６から信号を出力したが、本実施形態のように２つの出力端子５６−１および５６−２から信号を出力してもよい。より高速に信号出力が行える。

（ＣＤＳ回路）
各実施形態において述べてきたＣＤＳ回路（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ）について説明する。ＣＤＳは、各実施形態における出力端子５６の後に配され、それは光電変換装置内部に配されていても、外部に配されていてもよい。

図９Ａは、ＣＤＳ回路の一例を示したものである。図９Ｂにその駆動タイミングを示す。端子５６から入力するＮ信号およびＳ＋Ｎ信号に対して、φｓのタイミングでＮ信号を保持することで、その後入力されるＳ＋Ｎ信号の差分を出力することが出来る。ここで、ＣＤＳ回路を光電変換装置内に配する場合においては、ＣＤＳ回路の構成要素となる増幅器に、１／ｆノイズ発生が少ない接合型電界効果トランジスタ、バイポーラトランジスタ、Ｐ型ＭＯＳトランジスタを使用するとよい。ＣＤＳ回路より発生する低周波ノイズを低減でき、よりＳＮ比の高いセンサ出力を出すことが可能となる。

（撮像システム）
図１０は、各実施形態にて説明した光電変換装置を、撮像システムの一例であるカムコーダへ適用した場合のブロック図である。他の撮像システムとしては、デジタルスチルカメラ等がある。以下、図１０を元に詳細に説明する。

７０１は撮影レンズで焦点調節を行うためのフォーカスレンズ７０１Ａ、ズーム動作を行うズームレンズ７０１Ｂ、結像用のレンズ７０１Ｃといった光学系を備えている。７０２は絞り及びシャッタ、７０３は撮像面に結像された被写体像を光電変換して電気的な光電変換信号に変換する光電変換装置である。７０４は光電変換装置７０３より出力された光電変換信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

７０５は、サンプルホールド回路７０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路７０５から出力されたクロマ信号Ｃは、色信号補正回路７２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路７０５から出力された輝度信号Ｙと、色信号補正回路７２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）７２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。

次いで、７０６はアイリス制御回路で有り、サンプルホールド回路７０４から供給される映像信号に基づいてアイリス駆動回路７０７を制御する。そしてし、映像信号のレベルが所定レベルの一定値となるように、絞り７０２の開口量を制御すべくｉｇメータ７０８を自動制御するものである。

７１３及び７１４は、サンプルホールド回路７０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出するバンドパスフィルタ（ＢＰＦ）である。それぞれ異なる帯域制限である第１のバンドパスフィルタ６１３（ＢＰＦ１）及び第２のバンドパスフィルタ７１４（ＢＰＦ２）から出力された信号は、ゲート回路７１５及びフォーカスゲート枠で各々でゲートされる。ピーク検出回路７１６でピーク値が検出されてホールドされる。それと共に、論理制御回路７１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、７１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、７１９はズームレンズ１Ｂの合焦を検出するズームエンコーダ、７２０は絞り７０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路７１７へと供給される。

その論理制御回路７１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ７１３、７１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ７０１Ａを駆動する。そのために、フォーカス駆動回路７０９にフォーカスモーター７１０の回転方向、回転速度、回転もしくは停止等の制御信号を供給し、これを制御する。

ズーム駆動回路７１１は、ズームが指示されると、ズームモーター７１２を回転させる。ズームモーター７１２が回転すると、ズームレンズ７０１Ｂが移動し、ズームが行われる。このような動作によって、カムコーダが駆動し、タイミングジェネレーター（不図示）によって与えられる信号に基づいて光電変換装置が駆動し、信号が得られる。撮影し得られた信号を信号処理回路（不図示）にて処理して出力する。

本発明の光電変換装置を撮像システムに用いることによって、高速でかつＳＮ比のよい画像が得られる撮像システムを提供することが可能となる。

以上の実施形態において、Ｎ信号、Ｓ信号の順に出力を行っているが、この順番に限られるものではない。また、扱う信号電荷には電子を用いているが、ホールを用いてもよい。その場合、トランジスタ等の極性は反対の極性を取る。

以上、各実施形態の構成によれば、光電変換装置および光電変換装置を用いた撮像システムにおいて、信号読み出しが高速に行え、かつ高ＳＮ比の信号を得ることが可能となる。

第１の実施形態による光電変換装置の回路図である。第１の実施形態による光電変換装置の駆動パルスの説明図である。第２の実施形態による光電変換装置の回路図である。第２の実施形態による光電変換装置の駆動パルスの説明図である。第３の実施形態による光電変換装置の回路図である。第３の実施形態による光電変換装置の駆動パルスの説明図である。第４の実施形態による光電変換装置の回路図である。Ａは光電変換装置の画素を説明する回路図である。Ｂは図８Ａの回路図の駆動パルスである。ＡはＣＤＳ回路の一例である。Ｂは図９Ａの回路図の駆動パルスである。撮像システムの一例を示すブロック図である。

符号の説明

１画素
８垂直信号線
４１増幅器
２７、２８水平出力線
２３、２４容量
５２、５１増幅器
５３、５４スイッチ
５５増幅器
５６出力端子
３４水平走査回路
３１、３２水平走査回路のリセット手段

Claims

各々が光電変換素子を有し、光電変換にて生じた電荷に基づく信号を出力する複数の画素と、
前記複数の画素から信号が出力される信号線と、
前記信号線に設けられた第１の増幅器と、
前記第１の増幅器から出力される第１の信号を保持する第１の容量と、
前記第１の増幅器から出力される第２の信号を保持する第２の容量と、を有する信号読み出し部を複数有し、
前記第１の容量から第１の信号が出力される第１の出力線と、前記第２の容量から前記第２の信号が出力される第２の出力線とを有する光電変換装置において、
前記第１の出力線の出力を増幅する第２の増幅器と、
前記第２の出力線の出力を増幅する第３の増幅器と、
前記第２、第３の増幅器からの出力を交互に出力する選択部と、
前記選択部からの出力を増幅する第４の増幅器と、
前記第１の出力線と前記第２の出力線とをリセットするリセット手段と、を有し、
前記第１の信号は、前記第１の増幅器のオフセット信号を含み、
前記第２の信号は、前記第１の増幅器のオフセット信号に加えて、前記光電変換にて生じた電荷に基づく信号を含み、
前記リセット手段は、前記選択部が前記第２の増幅器からの出力を出力する期間に、前記第２の出力線をリセットし、前記選択部が前記第３の増幅器からの出力を出力する期間に、前記第１の出力線をリセットすることを特徴とする光電変換装置。
前記第４の増幅器の後に、ＣＤＳを有することを特徴とする請求項１に記載の光電変換装置。
前記第２の増幅器と前記第３の増幅器は、少なくとも接合型電界効果トランジスタ、バイポーラトランジスタ、Ｐ型ＭＯＳトランジスタのいずれかで構成されることを特徴とする請求項１もしくは２に記載の光電変換装置。
前記第１の増幅器の前段にクランプ回路を有し、
前記第１の信号は、前記第１の増幅器の参照電圧と前記第１の増幅器のオフセット信号を含み、
前記第２の信号は、前記第１の増幅器のオフセット信号と、前記第１の増幅器によって増幅される前記光電変換にて生じた電荷に基づく信号とを含むことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
前記第４の増幅器の後に、ＣＤＳ回路が配されていることを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
前記画素が２次元に配され、
前記第１の出力線と前記第２の出力線との組が前記画素を間に挟んで対向して複数配されていることを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。
行列状に配列された複数の画素と、
前記画素の各列に設けられた、複数の前記画素からの信号を伝送する第１の信号線と、
前記第１の信号線に対応して設けられた、前記画素に起因するノイズ信号を低減するノイズ除去回路と、
前記ノイズ除去回路に対応して設けられた第１の増幅器と、
前記第１の増幅器から出力された信号を保持する第１及び第２の容量と、
前記第１の容量に保持された第１の信号を伝送する第１の出力線と、
前記第２の容量に保持された第２の信号を伝送する第２の出力線と、
前記第１の出力線が伝送する信号を増幅する第２の増幅器と、
前記第２の出力線が伝送する信号を増幅する第３の増幅器と、
第４の増幅器と、
前記第２または第３の増幅器の出力を前記第４の増幅器に選択的に伝達させる選択部と、
前記第１及び第２の出力線をリセットするリセット部と、
を有し、
前記複数の画素の各々は光電変換部を有し、光電変換に基づく信号を出力し、
前記第１の信号は、前記第１の増幅器のオフセット信号を含み、
前記第２の信号は、前記第１の増幅器のオフセット信号に加えて、前記光電変換に基づく信号を含み、
前記リセット部は、前記選択部が前記第２の増幅器からの出力を前記第４の増幅器に伝達させる期間に、前記第２の出力線をリセットし、前記選択部が前記第３の増幅器からの出力を伝達させる期間に、前記第１の出力線をリセットすることを特徴とする光電変換装置。
前記第１および第２の出力線の組を複数有し、
第１の列に対応して設けられた前記第１及び第２の容量は、第１の列に隣接する列に対応して設けられた前記第１及び第２の容量とは異なる前記第１および第２の出力線の組に対応付けられたことを特徴とする請求項７に記載の光電変換装置。
請求項１から８のいずれか１項に記載の光電変換装置と、前記光電変換装置へ光を結像する光学系と、前記光電変換装置からの出力信号を処理する信号処理回路と、を有することを特徴とする撮像システム。