JP2004241578A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ノイズが小さく出力の大きい半導体装置等を工程を増加させることなく製造して提供する。
【解決手段】Pエピタキシャル層32が形成されたP基板31上に第2のプロセスでなるセンサセルとMOSプロセスでなるCMOSとを形成する際に、MOSプロセスでなるNウェル領域34aと第2のプロセスでなるPウェル領域37aとMOSプロセスでなるエミッタ,コレクタ用のN+領域51a,51bおよびベース用のP+領域52aとを含むNPNトランジスタと、第2のプロセスでなる深いNウェル領域36bとMOSプロセスでなるPウェル領域35cと第2のプロセスでなる浅いNウェル領域48aとMOSプロセスでなるコレクタ,エミッタ用のP+領域52b,52cおよびベース用のN+領域51cとを含む縦型PNPトランジスタと、をプロセス兼用で形成した半導体装置。
【選択図】 図22
【解決手段】Pエピタキシャル層32が形成されたP基板31上に第2のプロセスでなるセンサセルとMOSプロセスでなるCMOSとを形成する際に、MOSプロセスでなるNウェル領域34aと第2のプロセスでなるPウェル領域37aとMOSプロセスでなるエミッタ,コレクタ用のN+領域51a,51bおよびベース用のP+領域52aとを含むNPNトランジスタと、第2のプロセスでなる深いNウェル領域36bとMOSプロセスでなるPウェル領域35cと第2のプロセスでなる浅いNウェル領域48aとMOSプロセスでなるコレクタ,エミッタ用のP+領域52b,52cおよびベース用のN+領域51cとを含む縦型PNPトランジスタと、をプロセス兼用で形成した半導体装置。
【選択図】 図22
Description
【0001】
【発明の属する技術分野】
本発明は、異なる複数種類の回路が形成される半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体装置としての半導体イメージセンサは、従来より、各種の方式のものが提案されているが、近年、その中で、閾値電圧変調方式のMOS型固体撮像素子が、CCD(電荷結合素子)の高性能画質とCMOSの低消費電力とを兼ね備えたものとして注目されており、種々の画像入力装置に利用されることが期待されている。
【0003】
この閾値電圧変調方式のMOS型固体撮像素子は、画質の劣化を抑制し、高密度化および低コスト化を図ることができる優れた特徴を備えており、具体的な技術例としては、特開平11−195778号公報の明細書に開示されたものが挙げられ、深いインプランティングが多数存在するプロセスにより形成される。
【0004】
固体撮像装置は、一般的に、センサセルアレイを組み込むチップ上に、幾つかの周辺回路も組み込むのが普通であり、閾値電圧変調方式のMOS型固体撮像素子においても、通常のMOSプロセスにより構成した周辺回路を組み込むようにしている。この周辺回路としては、センサセルから読み出したセンサ信号とセンサノイズとの差分を取るノイズキャンセラや、このノイズキャンセラによりノイズ低減されたアナログのセンサ信号を増幅するアンプなどが例として挙げられる。
【0005】
図23は、従来のアンプの構成例を示す回路図である。このアンプは、例えば、NチャンネルMOSFETでなる3つのトランジスタTr1,Tr2,Tr5と、PチャンネルMOSFETでなる3つのトランジスタTr3,Tr4,Tr6と、抵抗Rと、を有する差動増幅回路として構成されている。
【0006】
トランジスタTr1は、ゲートに非反転入力が接続されており、ドレインにトランジスタTr3のドレインが、ソースにトランジスタTr5のドレインが、それぞれ接続されている。トランジスタTr2は、ゲートに反転入力が接続されており、ドレインにトランジスタTr4のドレインおよびゲートが、ソースに上記トランジスタTr5のドレインが、それぞれ接続されている。トランジスタTr3,Tr4は互いのゲートが接続されていて、さらにそれぞれのソースが電源電圧VCCに接続されている。トランジスタTr5は、ソースが基準電位AVSSに接続されている。トランジスタTr6は、ゲートがトランジスタTr1,Tr3の各ドレインに、ソースが上記電源電圧VCCに、ドレインが出力端子OUTに、それぞれ接続されている。抵抗RはトランジスタTr6のドレインと上記基準電位AVSSとに接続されている。
【0007】
このように、従来のアンプを構成する各トランジスタは、基本的に、MOSプロセスにより形成されたMOSFETとなっている。
【0008】
【特許文献1】
特開平11−195778号公報
【0009】
【特許文献2】
特開平7−236091号公報
【0010】
【発明が解決しようとする課題】
しかしながら、図23に示したようなMOSプロセスにより形成された回路は、酸化膜部分が高インピーダンスであり、熱雑音がインピーダンスに比例することから、入力段にノイズが比較的多く発生するとともに、出力段の電流出力能力が低いという難点がある。従って、MOSFETをセンサ信号を増幅するための増幅回路、特にセンサセルアレイと同一の半導体基板上に形成された増幅回路に用いると、ノイズが混入するとともに十分な電流出力を得ることができないことがある。
【0011】
一方、特開平7−236091号公報には、バイポーラトランジスタを用いて低入力インピーダンスでかつ高出力インピーダンスの構成とすることにより、入力側のノイズを低減するとともに高い電流出力を得るようにする構成が提案されているが、バイポーラトランジスタを形成する場合には、製造工程が増加して製造コストが増してしまう難点がある。
【0012】
本発明は上記事情に鑑みてなされたものであり、製造工程を増加させることなく形成されるノイズが小さく出力の大きい半導体装置およびその製造方法を提供することを目的としている。
【0013】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて、バイポーラ型トランジスタの反対導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部が深い反対導電型ウェル領域となるように形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの浅い一導電型ウェル領域を上記反対導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのコレクタとなる高濃度反対導電型不純物領域を上記反対導電型ウェル領域内に形成すると同時に該バイポーラ型トランジスタのエミッタとなる高濃度反対導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのベースとなる高濃度一導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、を具備し、バイポーラ型トランジスタを製造するようになされている。
【0014】
このような方法によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上にバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【0015】
また、本発明による半導体装置の製造方法は、一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタの一導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域を形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物を補填する工程と、センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの反対導電型ウェル領域を形成することにより、該反対導電型ウェル領域が、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲むようにする工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための浅い反対導電型ウェル領域を上記一導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなる高濃度反対導電型不純物領域を上記浅い反対導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのコレクタとなる高濃度一導電型不純物領域を上記一導電型ウェル領域内に形成すると同時に該縦型のバイポーラ型トランジスタのエミッタとなる高濃度一導電型不純物領域を上記反対導電型ウェル領域内に形成する工程と、を具備し、縦型のバイポーラ型トランジスタを製造するようになされている。
【0016】
このような方法によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上に縦型のバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【0017】
また、本発明による半導体装置の製造方法は、上記センサセルが、フォトダイオードと絶縁ゲート型電界効果トランジスタとを備えて構成されたものである。
【0018】
このような方法によれば、半導体装置がセンサセルを備えた撮像装置である場合に、センサ信号にノイズの影響を及ぼすことなく高出力を得ることができ、高画質な撮像装置を製造することが可能となる。
【0019】
また、本発明による半導体装置の製造方法は、上記バイポーラ型トランジスタが、上記半導体基板上において上記センサセルの周辺に配置される周辺回路に含まれるものである。
【0020】
このような方法によれば、周辺回路に、必要に応じてバイポーラ型トランジスタを配置することが可能となる。
【0021】
また、本発明による半導体装置の製造方法は、上記周辺回路が、上記センサセルから出力されるセンサ信号を増幅するための増幅回路である。
【0022】
このような方法によれば、増幅回路にバイポーラ型トランジスタを配置することにより、低ノイズ化、高出力化を図ったセンサ信号を得られる半導体装置を製造することが可能となる。
【0023】
また、本発明による半導体装置の製造方法は、上記増幅回路が、差動増幅回路として構成されていて、上記バイポーラ型トランジスタは、この差動増幅回路の入力段と出力段とに形成されているものである。
【0024】
このような方法によれば、入力段における低ノイズ化と、出力段における高出力化を図った半導体装置を製造することが可能となる。
【0025】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタの反対導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部における深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域内の浅い一導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、バイポーラ型トランジスタのコレクタとなる上記反対導電型ウェル領域内の高濃度反対導電型不純物領域および該バイポーラ型トランジスタのエミッタとなる上記浅い一導電型ウェル領域内の高濃度反対導電型不純物領域と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタのベースとなる上記浅い一導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成されるバイポーラ型トランジスタを、さらに具備したものである。
【0026】
このような装置によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【0027】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの一導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物の補填領域と、センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの反対導電型ウェル領域であって、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲む反対導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための上記一導電型ウェル領域内の浅い反対導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなる上記浅い反対導電型ウェル領域内の高濃度反対導電型不純物領域と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、縦型のバイポーラ型トランジスタのコレクタとなる上記一導電型ウェル領域内の高濃度一導電型不純物領域および該縦型のバイポーラ型トランジスタのエミッタとなる上記反対導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成される縦型のバイポーラ型トランジスタを、さらに具備したものである。
【0028】
このような装置によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【0029】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図1から図22は本発明の一実施形態を示したものであり、図1はイメージセンサLSIの構成の概略を示す図である。
【0030】
このイメージセンサLSIは、第1の回路であるセンサセルアレイと、ノイズキャンセラ1と、第2の回路であって周辺回路となる増幅回路であるアンプ2と、を有する半導体装置として構成されている。
【0031】
センサセルアレイは、例えば特開平11−195778号公報に記載されたような、フォトダイオードPDSと光信号検出用絶縁ゲート型電界効果型MOSトランジスタPDTrとを含むセンサセルが、アレイ状(例えば640×480のセンサセル、オプティカルブラック領域を含めると例えば712×500のセンサセル)に配列されたものである。
【0032】
センサセルについて、さらに詳述すると、フォトダイオードは、不純物拡散領域とウエル領域とを含んで構成され、光が入射すると、該入射光に応じたホール(正孔)がウエル領域内に発生する。このウエル領域は、光信号検出用MOSトランジスタと共有されていて、光信号検出用MOSトランジスタのゲート領域を構成している。フォトダイオードの不純物拡散領域と、光信号検出用MOSトランジスタのドレイン拡散領域とは、ウエル領域の表層に一体的に形成されている。上記ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。このリング状のゲート電極の中心部にはソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部には、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。このようなセンサのさらに詳細な構造については、上記特開平11−195778号公報に記載されている。
【0033】
このような構成において、信号読み出しに応じて、Yアドレス線Y1,Y2,Y3,…の何れかを指定して、さらにXアドレス線X1,X2,…を択一的に指定することにより、対応するセンサセルのセンサ信号が読み出され、ノイズ読み出しに応じて同様に指定することによりセンサセルのノイズ信号が読み出されるようになっている。上記ノイズキャンセラ1は、このようにして読み出されたセンサ信号とノイズ信号との差分を取ることにより、ノイズの除去を行うようになっている。
【0034】
図2は、アンプ2の構成例を示す回路図である。このアンプ2は、上記図23に示した従来のアンプと同様に差動増幅回路として構成されていて、該図23に示したアンプの内の、入力段に位置する2つのMOSFETでなるトランジスタTr1,Tr2をバイポーラ型トランジスタでなるトランジスタTrB1,TrB2に置き換え、出力段に位置するMOSFETでなるトランジスタTr6をバイポーラ型トランジスタでなるトランジスタTrB6に置き換えたものとなっている。
【0035】
より詳しくは、トランジスタTrB1は、ベースに非反転入力が接続されており、コレクタにトランジスタTr3のドレインが、エミッタにトランジスタTr5のドレインが、それぞれ接続されている。トランジスタTrB2は、ベースに反転入力が接続されており、コレクタにトランジスタTr4のドレインおよびゲートが、エミッタに上記トランジスタTr5のドレインが、それぞれ接続されている。トランジスタTrB6は、ベースがトランジスタTrB1のコレクタおよびトランジスタTr3のドレインに、エミッタが上記電源電圧VCCに、コレクタが抵抗Rおよび出力端子OUTに、それぞれ接続されている。
【0036】
図3はP基板上に構成したセンサセルとCMOS型トランジスタとを概念的に示す断面図である。
【0037】
センサセルは、P基板11上に閾値電圧変調方式のMOS型固体撮像素子を製造するためのプロセス(後述する第1のプロセスであるMOSプロセスに対応して、以下では、第2のプロセスという。)により形成されるようになっていて、深いNウェル領域12と、浅いNウェル領域13と、これらのNウェル領域12,13内に形成されるPウェル領域14と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極15と、を有して構成されている。
【0038】
CMOS型トランジスタは、上記P基板11上に第1のプロセスであるMOSプロセスにより形成されるようになっており、MOS電界効果型トランジスタであるPチャンネルMOSトランジスタ(P−MOS)とNチャンネルMOSトランジスタ(N−MOS)とを組み合わせて構成されている。P−MOSは、Nウェル領域17と、このNウェル領域17内の表層部分にソース領域およびドレイン領域として形成された高濃度のP型不純物拡散領域であるP+領域19と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極21と、を有して構成されている。N−MOSは、上記Nウェル領域17に隣接して形成されたPウェル領域18と、このPウェル領域18内の表層部分にソース領域およびドレイン領域として形成された高濃度のN型不純物拡散領域であるN+領域20と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極22と、を有して構成されている。
【0039】
MOSプロセスにより形成されるNウェル領域17およびPウェル領域18は、第2のプロセスにより形成される深いNウェル領域12よりは浅く、該第2のプロセスにより形成される浅いNウェル領域13およびPウェル領域14よりは深くなっている。
【0040】
このようなMOSプロセスと、このMOSプロセスよりも深いウェル領域を形成し得る第2のプロセスとを組み合わせることにより、バイポーラ型トランジスタを形成する例について、図4と図5を参照して説明する。
【0041】
図4はP基板上に構成したNPNトランジスタを概念的に示す断面図である。NPNトランジスタは、P基板11にMOSプロセスによりNウェル領域17を形成し、このNウェル領域17内に第2のプロセスによりPウェル領域14を形成して、Pウェル領域14内の表層部分にベースとなる不純物拡散領域であるP+領域19とエミッタとなる不純物拡散領域であるN+領域20を、Pウェル領域14の外部となるNウェル領域17の表層部分にコレクタとなる不純物拡散領域であるN+領域20を、形成することにより製造される。
【0042】
図5はP基板上に構成した縦型のPNPトランジスタを概念的に示す断面図である。縦型のPNPトランジスタ(V−PNPトランジスタ)は、P基板11に第2のプロセスにより深いNウェル領域12を形成し、この深いNウェル領域12内にMOSプロセスによりPウェル領域18を形成し、さらにPウェル領域18内に第2のプロセスによりNウェル領域13を形成して、Nウェル領域13内の表層部分にベースとなる不純物拡散領域であるN+領域20とエミッタとなる不純物拡散領域であるP+領域19を、Nウェル領域13の外部となるPウェル領域18の表層部分にコレクタとなる不純物拡散領域であるP+領域19を、形成することにより製造される。
【0043】
このようにして、閾値電圧変調方式のMOS型固体撮像素子を製造する際に用いられる第2のプロセスとMOSプロセスとを巧みに組み合わせることにより、NPNトランジスタや縦型のPNPトランジスタを形成することが可能となる。
【0044】
図6は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを形成した例を示す平面図である。この図6は、後述する図22に示す状態においてフォトレジストを取り除いた状態を平面図としてほぼ示したものである。
【0045】
この平面図においては、次のような構成要素が表出している。まず、NPNトランジスタは、ベースとなるP+領域52aと、エミッタとなるN+領域51bと、コレクタとなるN+領域51aと、P+領域52aとN+領域51bとの周囲を覆うように設けられたPウェル領域37aと、N+領域51aおよびPウェル領域37aの周囲を覆うように設けられたNウェル領域34aと、がこの平面図に現れている。
【0046】
次に、PNPトランジスタは、ベースとなるN+領域51cと、エミッタとなるP+領域52cと、コレクタとなるP+領域52bと、N+領域51cとP+領域52cとの周囲を覆うように設けられた浅いNウェル領域48aと、P+領域52bと浅いNウェル領域48aとの周囲を覆うように設けられたPウェル領域35cと、このPウェル領域35cのさらに周囲を覆うように設けられたNウェル領域38aと、がこの平面図に現れている。
【0047】
また、CMOS型トランジスタは、P−MOSトランジスタのゲート電極となるポリシリコン46aと、P−MOSトランジスタのソース拡散領域およびドレイン拡散領域となるP+領域52d,52eと、これらの周囲を覆うフィールド絶縁膜となる2酸化シリコン酸化膜33と、P−MOSトランジスタのサブストレート拡散領域となるN+領域51dと、P−MOSトランジスタのNウェル領域34bと、N−MOSトランジスタのゲート電極となるポリシリコン46bと、N−MOSトランジスタのソース拡散領域およびドレイン拡散領域となるN+領域51e,51fと、これらの周囲を覆うフィールド絶縁膜となる上記2酸化シリコン酸化膜33と、N−MOSトランジスタのサブストレート拡散領域となるP+領域52fと、N−MOSトランジスタのPウェル領域35eと、がこの平面図に現れている。
【0048】
そして、センサセルは、リング状のゲート電極となるポリシリコン46dと、リング状のポリシリコン46dの内部に位置するソース拡散領域となるNウェル領域48eと、リング状のポリシリコン46dの外部を取り囲むように設けられたドレイン拡散領域となるNウェル領域48dと、このNウェル領域48dの図6上の上下を挟むように位置しているNウェル領域38bと、これらの左右に設けられたポリシリコン46c,46eと、ポリシリコン46cの図6上の左側に位置している上記2酸化シリコン酸化膜33と、ポリシリコン46eの図2上の左右に位置しているPウェル領域35gと、がこの平面図に現れている。
【0049】
図7から図22は製造工程を順に示したものであり、図7は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における初期状態を示す断面図である。図7から図22は図6のA−A断面を矢印A方向に見た断面図となっている。この初期状態は、シリコンウエーハでなるP基板31上にPエピタキシャル層32がエピタキシャル成長により形成されたものとなっている。
【0050】
図8は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図である。この工程では、フィールド絶縁膜となる図示のような2酸化シリコン酸化膜33のパターンを形成している。
【0051】
図9は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるNウェル領域形成の工程を示す断面図である。この工程では、フォトレジストPRをフォトリソグラフィにより形成した後に、該フォトレジストPRによりマスクされていない部分に、MOSプロセスのイオンインプランテーション(イオン注入)を行うことにより、NPNトランジスタ用のNウェル領域34aとP−MOSトランジスタ用のNウェル領域34bとを形成している。
【0052】
図10は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるPウェル領域形成の工程を示す断面図である。この工程では、フォトレジストPR形成後に、MOSプロセスのイオンインプランテーションを行うことにより、NPNトランジスタ用のNウェル領域34aの外側を覆うPウェル領域35a,35bと、V−PNPトランジスタ用のPウェル領域35cと、V−PNPトランジスタとP−MOSトランジスタとの間のPウェル領域35dと、N−MOSトランジスタ用のPウェル領域35eと、センサセル側のPウェル領域35f,35gと、を各形成している。
【0053】
図11は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第2のプロセスのイオンインプランテーションにより、比較的深いところにNPNトランジスタ用のNウェル領域36a、V−PNPトランジスタ用のNウェル領域36b、センサセル用のNウェル領域36cをそれぞれ形成し、比較的浅いところにNPNトランジスタ用のPウェル領域37a、センサセル用のPウェル領域37cをそれぞれ形成するとともに、V−PNPトランジスタ用のPウェル領域35cにもイオン注入を行っている。こうして、センサセルのフォトダイオードを形成する際の第2のプロセスによる深いNウェル領域を利用して、NPNトランジスタおよびV−PNPトランジスタの各ウェル領域を形成するようにしている。
【0054】
図12は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Nウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第2のプロセスのイオンインプランテーションにより、V−NPNトランジスタ用のNウェル領域38aと、センサセル用のNウェル領域38bと、を形成している。Nウェル領域38aは、Nウェル領域36bとともにPウェル領域35cを取り囲むように形成される。また、Nウェル領域38bは、Pウェル領域37cを取り囲むように形成される。こうして、センサセルを形成する際の第2のプロセスによるNウェル領域を利用して、V−PNPトランジスタのNウェル領域を形成するようにしている。
【0055】
図13は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Pウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Nウェル領域38bよりも深い部分でN型領域36cに隣接するようにP型領域39を形成している。さらにこの工程では、フォトリソグラフィおよびイオンインプランテーションにより、Nウェル領域38bに取り囲まれながらPウェル領域37cに隣接するようにPウェル領域40を形成し、さらにこのPウェル領域40の表層部分にN層(N型不純物をドープした層)41を形成している。
【0056】
図14は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、N層41直下のPウェル領域40内に、キャリアポケット(高濃度埋込層)としてホールポケット42を形成している。
【0057】
図15は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOSチャンネルドープの工程を示す断面図である。この工程では、N−MOSトランジスタ用のPウェル領域35e内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、P層(P型不純物をドープした層)43を形成している。
【0058】
図16は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOSチャンネルドープの工程を示す断面図である。この工程では、P−MOSトランジスタ用のNウェル領域34b内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、N層(N型不純物をドープした層)44を形成している。
【0059】
図17は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図である。この工程では、酸化炉で高温スチームにさらすなどによりシリコンと酸素を反応させて2酸化シリコン酸化膜を形成してからエッチングすることにより酸化膜のパターンを形成する。さらに、例えば化学気相成長法によりポリシリコンを堆積して、その後にフォトリソグラフィやドライエッチング等を行うことにより、酸化膜のパターン上にポリシリコンのパターンを重畳する。これにより、P−MOS用のゲートとして2酸化シリコン酸化膜45a(ゲート絶縁膜)とポリシリコン46a(ゲート電極)が、N−MOS用のゲートとして2酸化シリコン酸化膜45b(ゲート絶縁膜)とポリシリコン46b(ゲート電極)が、センサ用のゲートとして2酸化シリコン酸化膜45c,45d,45e(ゲート絶縁膜)とポリシリコン46c,46d,46e(ゲート電極)とが、それぞれ形成される。
【0060】
図18は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用N+層形成の工程を示す断面図である。この工程では、リング状のゲート電極を構成するポリシリコン46dの近傍の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、図示のようにセンサ用のN+層47を形成している。
【0061】
図19は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、V−PNP用のPウェル領域35cに浅いNウェル領域48aを形成するとともに、N−MOS用のPウェル領域35eにNウェル領域48b,48cを形成し、さらに、センサ用のポリシリコン46dの近傍にもNウェル領域48d,48eを形成している。
【0062】
図20は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、P−MOS用のNウェル領域34bにP+領域49a,49bを形成している。
【0063】
図21は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図である。この工程では、P−MOSトランジスタ用およびN−MOSトランジスタ用のゲート電極にサイドウォール50を形成した後に、フォトリソグラフィおよびイオンインプランテーションにより、NPNトランジスタ用のNウェル領域34aの表層部分にN+領域51aを、該NPNトランジスタ用のPウェル領域37aの表層部分にN+領域51bを、V−PNPトランジスタ用の浅いNウェル領域48aの表層部分にN+領域51cを、P−MOSトランジスタ用のNウェル領域34bの表層部分にN+領域51dを、それぞれ形成するとともに、N−MOSトランジスタ用のNウェル領域48b,48cにN+領域51e,51fをサイドウォール50直下の部分を除いてほぼ重畳するように形成している。
【0064】
図22は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、NPNトランジスタ用のPウェル領域37aの表層部分にP+領域52aを、V−PNPトランジスタ用のPウェル領域35cの表層部分にP+領域52bを、該V−PNPトランジスタ用の浅いNウェル領域48aの表層部分にP+領域52cを、N−MOSトランジスタ用のPウェル領域35eにP+領域52fを、それぞれ形成するとともに、P−MOSトランジスタ用のP+領域49a,49bにP+領域52d,52eをサイドウォール50直下の部分を除いてほぼ重畳するように形成している。
【0065】
このような実施形態によれば、第2のプロセスとMOSプロセスとを組み合わせることにより、製造工程を増やすことなく、バイポーラトランジスタを形成することができる。このようなバイポーラトランジスタを、周辺回路におけるアンプ等に適用することにより、入力段のノイズを減少させるとともに、出力段の電流出力能力を高くすることができる。これにより、コストを抑制しながら、高画質な画像を撮像することができる閾値電圧変調方式のMOS型固体撮像素子を製造することが可能となる。
【0066】
なお、本発明は上述した実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明の一実施形態のイメージセンサLSIの構成の概略を示す図。
【図2】上記実施形態のアンプの構成例を示す回路図。
【図3】上記実施形態のP基板上に構成したセンサセルとCMOS型トランジスタとを概念的に示す断面図。
【図4】上記実施形態のP基板上に構成したNPNトランジスタを概念的に示す断面図。
【図5】上記実施形態のP基板上に構成した縦型のPNPトランジスタを概念的に示す断面図。
【図6】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを形成した例を示す平面図。
【図7】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における初期状態を示す断面図。
【図8】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図。
【図9】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるNウェル領域形成の工程を示す断面図。
【図10】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるPウェル領域形成の工程を示す断面図。
【図11】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図。
【図12】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Nウェル領域形成の工程を示す断面図。
【図13】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Pウェル領域形成の工程を示す断面図。
【図14】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図。
【図15】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOSチャンネルドープの工程を示す断面図。
【図16】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOSチャンネルドープの工程を示す断面図。
【図17】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図。
【図18】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用N+層形成の工程を示す断面図。
【図19】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図。
【図20】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図。
【図21】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図。
【図22】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図。
【図23】従来のアンプの構成例を示す回路図。
【符号の説明】
2…アンプ、 12…深いNウェル領域(第2のプロセス)、 13…浅いNウェル領域(第2のプロセス)、 14…Pウェル領域(第2のプロセス)、 17…Nウェル領域(MOSプロセス)、 18…Pウェル領域(MOSプロセス)、 19…P+領域(MOSプロセス)、 20…N+領域(MOSプロセス)、 34a…Nウェル領域(MOSプロセス)、 35c…Pウェル領域(MOSプロセス)、 36a,36b…Nウェル領域(第2のプロセス)、 37a…Pウェル領域(第2のプロセス)、 38a…Nウェル領域(第2のプロセス)、 48a…浅いNウェル領域(MOSプロセス)、 51a,51b,51c…N+領域(MOSプロセス)、 52a,52b,52c…P+領域(MOSプロセス)、 TrB1,TrB2,TrB6…トランジスタ(バイポーラトランジスタ)
【発明の属する技術分野】
本発明は、異なる複数種類の回路が形成される半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体装置としての半導体イメージセンサは、従来より、各種の方式のものが提案されているが、近年、その中で、閾値電圧変調方式のMOS型固体撮像素子が、CCD(電荷結合素子)の高性能画質とCMOSの低消費電力とを兼ね備えたものとして注目されており、種々の画像入力装置に利用されることが期待されている。
【0003】
この閾値電圧変調方式のMOS型固体撮像素子は、画質の劣化を抑制し、高密度化および低コスト化を図ることができる優れた特徴を備えており、具体的な技術例としては、特開平11−195778号公報の明細書に開示されたものが挙げられ、深いインプランティングが多数存在するプロセスにより形成される。
【0004】
固体撮像装置は、一般的に、センサセルアレイを組み込むチップ上に、幾つかの周辺回路も組み込むのが普通であり、閾値電圧変調方式のMOS型固体撮像素子においても、通常のMOSプロセスにより構成した周辺回路を組み込むようにしている。この周辺回路としては、センサセルから読み出したセンサ信号とセンサノイズとの差分を取るノイズキャンセラや、このノイズキャンセラによりノイズ低減されたアナログのセンサ信号を増幅するアンプなどが例として挙げられる。
【0005】
図23は、従来のアンプの構成例を示す回路図である。このアンプは、例えば、NチャンネルMOSFETでなる3つのトランジスタTr1,Tr2,Tr5と、PチャンネルMOSFETでなる3つのトランジスタTr3,Tr4,Tr6と、抵抗Rと、を有する差動増幅回路として構成されている。
【0006】
トランジスタTr1は、ゲートに非反転入力が接続されており、ドレインにトランジスタTr3のドレインが、ソースにトランジスタTr5のドレインが、それぞれ接続されている。トランジスタTr2は、ゲートに反転入力が接続されており、ドレインにトランジスタTr4のドレインおよびゲートが、ソースに上記トランジスタTr5のドレインが、それぞれ接続されている。トランジスタTr3,Tr4は互いのゲートが接続されていて、さらにそれぞれのソースが電源電圧VCCに接続されている。トランジスタTr5は、ソースが基準電位AVSSに接続されている。トランジスタTr6は、ゲートがトランジスタTr1,Tr3の各ドレインに、ソースが上記電源電圧VCCに、ドレインが出力端子OUTに、それぞれ接続されている。抵抗RはトランジスタTr6のドレインと上記基準電位AVSSとに接続されている。
【0007】
このように、従来のアンプを構成する各トランジスタは、基本的に、MOSプロセスにより形成されたMOSFETとなっている。
【0008】
【特許文献1】
特開平11−195778号公報
【0009】
【特許文献2】
特開平7−236091号公報
【0010】
【発明が解決しようとする課題】
しかしながら、図23に示したようなMOSプロセスにより形成された回路は、酸化膜部分が高インピーダンスであり、熱雑音がインピーダンスに比例することから、入力段にノイズが比較的多く発生するとともに、出力段の電流出力能力が低いという難点がある。従って、MOSFETをセンサ信号を増幅するための増幅回路、特にセンサセルアレイと同一の半導体基板上に形成された増幅回路に用いると、ノイズが混入するとともに十分な電流出力を得ることができないことがある。
【0011】
一方、特開平7−236091号公報には、バイポーラトランジスタを用いて低入力インピーダンスでかつ高出力インピーダンスの構成とすることにより、入力側のノイズを低減するとともに高い電流出力を得るようにする構成が提案されているが、バイポーラトランジスタを形成する場合には、製造工程が増加して製造コストが増してしまう難点がある。
【0012】
本発明は上記事情に鑑みてなされたものであり、製造工程を増加させることなく形成されるノイズが小さく出力の大きい半導体装置およびその製造方法を提供することを目的としている。
【0013】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて、バイポーラ型トランジスタの反対導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部が深い反対導電型ウェル領域となるように形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの浅い一導電型ウェル領域を上記反対導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのコレクタとなる高濃度反対導電型不純物領域を上記反対導電型ウェル領域内に形成すると同時に該バイポーラ型トランジスタのエミッタとなる高濃度反対導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのベースとなる高濃度一導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、を具備し、バイポーラ型トランジスタを製造するようになされている。
【0014】
このような方法によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上にバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【0015】
また、本発明による半導体装置の製造方法は、一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタの一導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域を形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物を補填する工程と、センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの反対導電型ウェル領域を形成することにより、該反対導電型ウェル領域が、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲むようにする工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための浅い反対導電型ウェル領域を上記一導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなる高濃度反対導電型不純物領域を上記浅い反対導電型ウェル領域内に形成する工程と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのコレクタとなる高濃度一導電型不純物領域を上記一導電型ウェル領域内に形成すると同時に該縦型のバイポーラ型トランジスタのエミッタとなる高濃度一導電型不純物領域を上記反対導電型ウェル領域内に形成する工程と、を具備し、縦型のバイポーラ型トランジスタを製造するようになされている。
【0016】
このような方法によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上に縦型のバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【0017】
また、本発明による半導体装置の製造方法は、上記センサセルが、フォトダイオードと絶縁ゲート型電界効果トランジスタとを備えて構成されたものである。
【0018】
このような方法によれば、半導体装置がセンサセルを備えた撮像装置である場合に、センサ信号にノイズの影響を及ぼすことなく高出力を得ることができ、高画質な撮像装置を製造することが可能となる。
【0019】
また、本発明による半導体装置の製造方法は、上記バイポーラ型トランジスタが、上記半導体基板上において上記センサセルの周辺に配置される周辺回路に含まれるものである。
【0020】
このような方法によれば、周辺回路に、必要に応じてバイポーラ型トランジスタを配置することが可能となる。
【0021】
また、本発明による半導体装置の製造方法は、上記周辺回路が、上記センサセルから出力されるセンサ信号を増幅するための増幅回路である。
【0022】
このような方法によれば、増幅回路にバイポーラ型トランジスタを配置することにより、低ノイズ化、高出力化を図ったセンサ信号を得られる半導体装置を製造することが可能となる。
【0023】
また、本発明による半導体装置の製造方法は、上記増幅回路が、差動増幅回路として構成されていて、上記バイポーラ型トランジスタは、この差動増幅回路の入力段と出力段とに形成されているものである。
【0024】
このような方法によれば、入力段における低ノイズ化と、出力段における高出力化を図った半導体装置を製造することが可能となる。
【0025】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタの反対導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部における深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域内の浅い一導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、バイポーラ型トランジスタのコレクタとなる上記反対導電型ウェル領域内の高濃度反対導電型不純物領域および該バイポーラ型トランジスタのエミッタとなる上記浅い一導電型ウェル領域内の高濃度反対導電型不純物領域と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタのベースとなる上記浅い一導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成されるバイポーラ型トランジスタを、さらに具備したものである。
【0026】
このような装置によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【0027】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの一導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物の補填領域と、センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの反対導電型ウェル領域であって、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲む反対導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための上記一導電型ウェル領域内の浅い反対導電型ウェル領域と、CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなる上記浅い反対導電型ウェル領域内の高濃度反対導電型不純物領域と、CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、縦型のバイポーラ型トランジスタのコレクタとなる上記一導電型ウェル領域内の高濃度一導電型不純物領域および該縦型のバイポーラ型トランジスタのエミッタとなる上記反対導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成される縦型のバイポーラ型トランジスタを、さらに具備したものである。
【0028】
このような装置によれば、CMOS型トランジスタを形成するための第1のプロセスとセンサセルを形成するための第2のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【0029】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図1から図22は本発明の一実施形態を示したものであり、図1はイメージセンサLSIの構成の概略を示す図である。
【0030】
このイメージセンサLSIは、第1の回路であるセンサセルアレイと、ノイズキャンセラ1と、第2の回路であって周辺回路となる増幅回路であるアンプ2と、を有する半導体装置として構成されている。
【0031】
センサセルアレイは、例えば特開平11−195778号公報に記載されたような、フォトダイオードPDSと光信号検出用絶縁ゲート型電界効果型MOSトランジスタPDTrとを含むセンサセルが、アレイ状(例えば640×480のセンサセル、オプティカルブラック領域を含めると例えば712×500のセンサセル)に配列されたものである。
【0032】
センサセルについて、さらに詳述すると、フォトダイオードは、不純物拡散領域とウエル領域とを含んで構成され、光が入射すると、該入射光に応じたホール(正孔)がウエル領域内に発生する。このウエル領域は、光信号検出用MOSトランジスタと共有されていて、光信号検出用MOSトランジスタのゲート領域を構成している。フォトダイオードの不純物拡散領域と、光信号検出用MOSトランジスタのドレイン拡散領域とは、ウエル領域の表層に一体的に形成されている。上記ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。このリング状のゲート電極の中心部にはソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部には、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。このようなセンサのさらに詳細な構造については、上記特開平11−195778号公報に記載されている。
【0033】
このような構成において、信号読み出しに応じて、Yアドレス線Y1,Y2,Y3,…の何れかを指定して、さらにXアドレス線X1,X2,…を択一的に指定することにより、対応するセンサセルのセンサ信号が読み出され、ノイズ読み出しに応じて同様に指定することによりセンサセルのノイズ信号が読み出されるようになっている。上記ノイズキャンセラ1は、このようにして読み出されたセンサ信号とノイズ信号との差分を取ることにより、ノイズの除去を行うようになっている。
【0034】
図2は、アンプ2の構成例を示す回路図である。このアンプ2は、上記図23に示した従来のアンプと同様に差動増幅回路として構成されていて、該図23に示したアンプの内の、入力段に位置する2つのMOSFETでなるトランジスタTr1,Tr2をバイポーラ型トランジスタでなるトランジスタTrB1,TrB2に置き換え、出力段に位置するMOSFETでなるトランジスタTr6をバイポーラ型トランジスタでなるトランジスタTrB6に置き換えたものとなっている。
【0035】
より詳しくは、トランジスタTrB1は、ベースに非反転入力が接続されており、コレクタにトランジスタTr3のドレインが、エミッタにトランジスタTr5のドレインが、それぞれ接続されている。トランジスタTrB2は、ベースに反転入力が接続されており、コレクタにトランジスタTr4のドレインおよびゲートが、エミッタに上記トランジスタTr5のドレインが、それぞれ接続されている。トランジスタTrB6は、ベースがトランジスタTrB1のコレクタおよびトランジスタTr3のドレインに、エミッタが上記電源電圧VCCに、コレクタが抵抗Rおよび出力端子OUTに、それぞれ接続されている。
【0036】
図3はP基板上に構成したセンサセルとCMOS型トランジスタとを概念的に示す断面図である。
【0037】
センサセルは、P基板11上に閾値電圧変調方式のMOS型固体撮像素子を製造するためのプロセス(後述する第1のプロセスであるMOSプロセスに対応して、以下では、第2のプロセスという。)により形成されるようになっていて、深いNウェル領域12と、浅いNウェル領域13と、これらのNウェル領域12,13内に形成されるPウェル領域14と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極15と、を有して構成されている。
【0038】
CMOS型トランジスタは、上記P基板11上に第1のプロセスであるMOSプロセスにより形成されるようになっており、MOS電界効果型トランジスタであるPチャンネルMOSトランジスタ(P−MOS)とNチャンネルMOSトランジスタ(N−MOS)とを組み合わせて構成されている。P−MOSは、Nウェル領域17と、このNウェル領域17内の表層部分にソース領域およびドレイン領域として形成された高濃度のP型不純物拡散領域であるP+領域19と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極21と、を有して構成されている。N−MOSは、上記Nウェル領域17に隣接して形成されたPウェル領域18と、このPウェル領域18内の表層部分にソース領域およびドレイン領域として形成された高濃度のN型不純物拡散領域であるN+領域20と、2酸化シリコン酸化膜16を挟んで形成されたゲート電極22と、を有して構成されている。
【0039】
MOSプロセスにより形成されるNウェル領域17およびPウェル領域18は、第2のプロセスにより形成される深いNウェル領域12よりは浅く、該第2のプロセスにより形成される浅いNウェル領域13およびPウェル領域14よりは深くなっている。
【0040】
このようなMOSプロセスと、このMOSプロセスよりも深いウェル領域を形成し得る第2のプロセスとを組み合わせることにより、バイポーラ型トランジスタを形成する例について、図4と図5を参照して説明する。
【0041】
図4はP基板上に構成したNPNトランジスタを概念的に示す断面図である。NPNトランジスタは、P基板11にMOSプロセスによりNウェル領域17を形成し、このNウェル領域17内に第2のプロセスによりPウェル領域14を形成して、Pウェル領域14内の表層部分にベースとなる不純物拡散領域であるP+領域19とエミッタとなる不純物拡散領域であるN+領域20を、Pウェル領域14の外部となるNウェル領域17の表層部分にコレクタとなる不純物拡散領域であるN+領域20を、形成することにより製造される。
【0042】
図5はP基板上に構成した縦型のPNPトランジスタを概念的に示す断面図である。縦型のPNPトランジスタ(V−PNPトランジスタ)は、P基板11に第2のプロセスにより深いNウェル領域12を形成し、この深いNウェル領域12内にMOSプロセスによりPウェル領域18を形成し、さらにPウェル領域18内に第2のプロセスによりNウェル領域13を形成して、Nウェル領域13内の表層部分にベースとなる不純物拡散領域であるN+領域20とエミッタとなる不純物拡散領域であるP+領域19を、Nウェル領域13の外部となるPウェル領域18の表層部分にコレクタとなる不純物拡散領域であるP+領域19を、形成することにより製造される。
【0043】
このようにして、閾値電圧変調方式のMOS型固体撮像素子を製造する際に用いられる第2のプロセスとMOSプロセスとを巧みに組み合わせることにより、NPNトランジスタや縦型のPNPトランジスタを形成することが可能となる。
【0044】
図6は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを形成した例を示す平面図である。この図6は、後述する図22に示す状態においてフォトレジストを取り除いた状態を平面図としてほぼ示したものである。
【0045】
この平面図においては、次のような構成要素が表出している。まず、NPNトランジスタは、ベースとなるP+領域52aと、エミッタとなるN+領域51bと、コレクタとなるN+領域51aと、P+領域52aとN+領域51bとの周囲を覆うように設けられたPウェル領域37aと、N+領域51aおよびPウェル領域37aの周囲を覆うように設けられたNウェル領域34aと、がこの平面図に現れている。
【0046】
次に、PNPトランジスタは、ベースとなるN+領域51cと、エミッタとなるP+領域52cと、コレクタとなるP+領域52bと、N+領域51cとP+領域52cとの周囲を覆うように設けられた浅いNウェル領域48aと、P+領域52bと浅いNウェル領域48aとの周囲を覆うように設けられたPウェル領域35cと、このPウェル領域35cのさらに周囲を覆うように設けられたNウェル領域38aと、がこの平面図に現れている。
【0047】
また、CMOS型トランジスタは、P−MOSトランジスタのゲート電極となるポリシリコン46aと、P−MOSトランジスタのソース拡散領域およびドレイン拡散領域となるP+領域52d,52eと、これらの周囲を覆うフィールド絶縁膜となる2酸化シリコン酸化膜33と、P−MOSトランジスタのサブストレート拡散領域となるN+領域51dと、P−MOSトランジスタのNウェル領域34bと、N−MOSトランジスタのゲート電極となるポリシリコン46bと、N−MOSトランジスタのソース拡散領域およびドレイン拡散領域となるN+領域51e,51fと、これらの周囲を覆うフィールド絶縁膜となる上記2酸化シリコン酸化膜33と、N−MOSトランジスタのサブストレート拡散領域となるP+領域52fと、N−MOSトランジスタのPウェル領域35eと、がこの平面図に現れている。
【0048】
そして、センサセルは、リング状のゲート電極となるポリシリコン46dと、リング状のポリシリコン46dの内部に位置するソース拡散領域となるNウェル領域48eと、リング状のポリシリコン46dの外部を取り囲むように設けられたドレイン拡散領域となるNウェル領域48dと、このNウェル領域48dの図6上の上下を挟むように位置しているNウェル領域38bと、これらの左右に設けられたポリシリコン46c,46eと、ポリシリコン46cの図6上の左側に位置している上記2酸化シリコン酸化膜33と、ポリシリコン46eの図2上の左右に位置しているPウェル領域35gと、がこの平面図に現れている。
【0049】
図7から図22は製造工程を順に示したものであり、図7は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における初期状態を示す断面図である。図7から図22は図6のA−A断面を矢印A方向に見た断面図となっている。この初期状態は、シリコンウエーハでなるP基板31上にPエピタキシャル層32がエピタキシャル成長により形成されたものとなっている。
【0050】
図8は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図である。この工程では、フィールド絶縁膜となる図示のような2酸化シリコン酸化膜33のパターンを形成している。
【0051】
図9は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるNウェル領域形成の工程を示す断面図である。この工程では、フォトレジストPRをフォトリソグラフィにより形成した後に、該フォトレジストPRによりマスクされていない部分に、MOSプロセスのイオンインプランテーション(イオン注入)を行うことにより、NPNトランジスタ用のNウェル領域34aとP−MOSトランジスタ用のNウェル領域34bとを形成している。
【0052】
図10は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるPウェル領域形成の工程を示す断面図である。この工程では、フォトレジストPR形成後に、MOSプロセスのイオンインプランテーションを行うことにより、NPNトランジスタ用のNウェル領域34aの外側を覆うPウェル領域35a,35bと、V−PNPトランジスタ用のPウェル領域35cと、V−PNPトランジスタとP−MOSトランジスタとの間のPウェル領域35dと、N−MOSトランジスタ用のPウェル領域35eと、センサセル側のPウェル領域35f,35gと、を各形成している。
【0053】
図11は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第2のプロセスのイオンインプランテーションにより、比較的深いところにNPNトランジスタ用のNウェル領域36a、V−PNPトランジスタ用のNウェル領域36b、センサセル用のNウェル領域36cをそれぞれ形成し、比較的浅いところにNPNトランジスタ用のPウェル領域37a、センサセル用のPウェル領域37cをそれぞれ形成するとともに、V−PNPトランジスタ用のPウェル領域35cにもイオン注入を行っている。こうして、センサセルのフォトダイオードを形成する際の第2のプロセスによる深いNウェル領域を利用して、NPNトランジスタおよびV−PNPトランジスタの各ウェル領域を形成するようにしている。
【0054】
図12は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Nウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第2のプロセスのイオンインプランテーションにより、V−NPNトランジスタ用のNウェル領域38aと、センサセル用のNウェル領域38bと、を形成している。Nウェル領域38aは、Nウェル領域36bとともにPウェル領域35cを取り囲むように形成される。また、Nウェル領域38bは、Pウェル領域37cを取り囲むように形成される。こうして、センサセルを形成する際の第2のプロセスによるNウェル領域を利用して、V−PNPトランジスタのNウェル領域を形成するようにしている。
【0055】
図13は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Pウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Nウェル領域38bよりも深い部分でN型領域36cに隣接するようにP型領域39を形成している。さらにこの工程では、フォトリソグラフィおよびイオンインプランテーションにより、Nウェル領域38bに取り囲まれながらPウェル領域37cに隣接するようにPウェル領域40を形成し、さらにこのPウェル領域40の表層部分にN層(N型不純物をドープした層)41を形成している。
【0056】
図14は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、N層41直下のPウェル領域40内に、キャリアポケット(高濃度埋込層)としてホールポケット42を形成している。
【0057】
図15は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOSチャンネルドープの工程を示す断面図である。この工程では、N−MOSトランジスタ用のPウェル領域35e内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、P層(P型不純物をドープした層)43を形成している。
【0058】
図16は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOSチャンネルドープの工程を示す断面図である。この工程では、P−MOSトランジスタ用のNウェル領域34b内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、N層(N型不純物をドープした層)44を形成している。
【0059】
図17は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図である。この工程では、酸化炉で高温スチームにさらすなどによりシリコンと酸素を反応させて2酸化シリコン酸化膜を形成してからエッチングすることにより酸化膜のパターンを形成する。さらに、例えば化学気相成長法によりポリシリコンを堆積して、その後にフォトリソグラフィやドライエッチング等を行うことにより、酸化膜のパターン上にポリシリコンのパターンを重畳する。これにより、P−MOS用のゲートとして2酸化シリコン酸化膜45a(ゲート絶縁膜)とポリシリコン46a(ゲート電極)が、N−MOS用のゲートとして2酸化シリコン酸化膜45b(ゲート絶縁膜)とポリシリコン46b(ゲート電極)が、センサ用のゲートとして2酸化シリコン酸化膜45c,45d,45e(ゲート絶縁膜)とポリシリコン46c,46d,46e(ゲート電極)とが、それぞれ形成される。
【0060】
図18は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用N+層形成の工程を示す断面図である。この工程では、リング状のゲート電極を構成するポリシリコン46dの近傍の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、図示のようにセンサ用のN+層47を形成している。
【0061】
図19は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、V−PNP用のPウェル領域35cに浅いNウェル領域48aを形成するとともに、N−MOS用のPウェル領域35eにNウェル領域48b,48cを形成し、さらに、センサ用のポリシリコン46dの近傍にもNウェル領域48d,48eを形成している。
【0062】
図20は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、P−MOS用のNウェル領域34bにP+領域49a,49bを形成している。
【0063】
図21は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図である。この工程では、P−MOSトランジスタ用およびN−MOSトランジスタ用のゲート電極にサイドウォール50を形成した後に、フォトリソグラフィおよびイオンインプランテーションにより、NPNトランジスタ用のNウェル領域34aの表層部分にN+領域51aを、該NPNトランジスタ用のPウェル領域37aの表層部分にN+領域51bを、V−PNPトランジスタ用の浅いNウェル領域48aの表層部分にN+領域51cを、P−MOSトランジスタ用のNウェル領域34bの表層部分にN+領域51dを、それぞれ形成するとともに、N−MOSトランジスタ用のNウェル領域48b,48cにN+領域51e,51fをサイドウォール50直下の部分を除いてほぼ重畳するように形成している。
【0064】
図22は半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、NPNトランジスタ用のPウェル領域37aの表層部分にP+領域52aを、V−PNPトランジスタ用のPウェル領域35cの表層部分にP+領域52bを、該V−PNPトランジスタ用の浅いNウェル領域48aの表層部分にP+領域52cを、N−MOSトランジスタ用のPウェル領域35eにP+領域52fを、それぞれ形成するとともに、P−MOSトランジスタ用のP+領域49a,49bにP+領域52d,52eをサイドウォール50直下の部分を除いてほぼ重畳するように形成している。
【0065】
このような実施形態によれば、第2のプロセスとMOSプロセスとを組み合わせることにより、製造工程を増やすことなく、バイポーラトランジスタを形成することができる。このようなバイポーラトランジスタを、周辺回路におけるアンプ等に適用することにより、入力段のノイズを減少させるとともに、出力段の電流出力能力を高くすることができる。これにより、コストを抑制しながら、高画質な画像を撮像することができる閾値電圧変調方式のMOS型固体撮像素子を製造することが可能となる。
【0066】
なお、本発明は上述した実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明の一実施形態のイメージセンサLSIの構成の概略を示す図。
【図2】上記実施形態のアンプの構成例を示す回路図。
【図3】上記実施形態のP基板上に構成したセンサセルとCMOS型トランジスタとを概念的に示す断面図。
【図4】上記実施形態のP基板上に構成したNPNトランジスタを概念的に示す断面図。
【図5】上記実施形態のP基板上に構成した縦型のPNPトランジスタを概念的に示す断面図。
【図6】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを形成した例を示す平面図。
【図7】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における初期状態を示す断面図。
【図8】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図。
【図9】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるNウェル領域形成の工程を示す断面図。
【図10】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるPウェル領域形成の工程を示す断面図。
【図11】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図。
【図12】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Nウェル領域形成の工程を示す断面図。
【図13】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用Pウェル領域形成の工程を示す断面図。
【図14】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図。
【図15】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOSチャンネルドープの工程を示す断面図。
【図16】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOSチャンネルドープの工程を示す断面図。
【図17】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図。
【図18】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるセンサ用N+層形成の工程を示す断面図。
【図19】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図。
【図20】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図。
【図21】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるN−MOS用N+領域形成の工程を示す断面図。
【図22】上記実施形態の半導体基板上にセンサセルとP−MOS,N−MOS,NPN,V−PNPの各トランジスタとを製造する工程におけるP−MOS用P+領域形成の工程を示す断面図。
【図23】従来のアンプの構成例を示す回路図。
【符号の説明】
2…アンプ、 12…深いNウェル領域(第2のプロセス)、 13…浅いNウェル領域(第2のプロセス)、 14…Pウェル領域(第2のプロセス)、 17…Nウェル領域(MOSプロセス)、 18…Pウェル領域(MOSプロセス)、 19…P+領域(MOSプロセス)、 20…N+領域(MOSプロセス)、 34a…Nウェル領域(MOSプロセス)、 35c…Pウェル領域(MOSプロセス)、 36a,36b…Nウェル領域(第2のプロセス)、 37a…Pウェル領域(第2のプロセス)、 38a…Nウェル領域(第2のプロセス)、 48a…浅いNウェル領域(MOSプロセス)、 51a,51b,51c…N+領域(MOSプロセス)、 52a,52b,52c…P+領域(MOSプロセス)、 TrB1,TrB2,TrB6…トランジスタ(バイポーラトランジスタ)
Claims (8)
- 一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて、バイポーラ型トランジスタの反対導電型ウェル領域を形成する工程と、
センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部が深い反対導電型ウェル領域となるように形成する工程と、
センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、バイポーラ型トランジスタの浅い一導電型ウェル領域を上記反対導電型ウェル領域内に形成する工程と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのコレクタとなる高濃度反対導電型不純物領域を上記反対導電型ウェル領域内に形成すると同時に該バイポーラ型トランジスタのエミッタとなる高濃度反対導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、バイポーラ型トランジスタのベースとなる高濃度一導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、
を具備し、バイポーラ型トランジスタを製造するようになされたことを特徴とする半導体装置の製造方法。 - 一導電型の半導体基板上にCMOS型トランジスタを形成するための第1のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタの一導電型ウェル領域を形成する工程と、
センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域を形成する工程と、
センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物を補填する工程と、
センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて、縦型のバイポーラ型トランジスタの反対導電型ウェル領域を形成することにより、該反対導電型ウェル領域が、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲むようにする工程と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための浅い反対導電型ウェル領域を上記一導電型ウェル領域内に形成する工程と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなる高濃度反対導電型不純物領域を上記浅い反対導電型ウェル領域内に形成する工程と、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて、縦型のバイポーラ型トランジスタのコレクタとなる高濃度一導電型不純物領域を上記一導電型ウェル領域内に形成すると同時に該縦型のバイポーラ型トランジスタのエミッタとなる高濃度一導電型不純物領域を上記反対導電型ウェル領域内に形成する工程と、
を具備し、縦型のバイポーラ型トランジスタを製造するようになされたことを特徴とする半導体装置の製造方法。 - 上記センサセルは、フォトダイオードと絶縁ゲート型電界効果トランジスタとを備えて構成されたものであることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 上記バイポーラ型トランジスタは、上記半導体基板上において上記センサセルの周辺に配置される周辺回路に含まれるものであることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 上記周辺回路は、上記センサセルから出力されるセンサ信号を増幅するための増幅回路であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 上記増幅回路は、差動増幅回路として構成されていて、上記バイポーラ型トランジスタは、この差動増幅回路の入力段と出力段とに形成されているものであることを特徴とする請求項5に記載の半導体装置の製造方法。
- 一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタの反対導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタの反対導電型ウェル領域と、
センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部における深い反対導電型ウェル領域と、
センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域内の浅い一導電型ウェル領域と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、バイポーラ型トランジスタのコレクタとなる上記反対導電型ウェル領域内の高濃度反対導電型不純物領域および該バイポーラ型トランジスタのエミッタとなる上記浅い一導電型ウェル領域内の高濃度反対導電型不純物領域と、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、バイポーラ型トランジスタのベースとなる上記浅い一導電型ウェル領域内の高濃度一導電型不純物領域と、
を有して構成されるバイポーラ型トランジスタを、さらに具備したことを特徴とする半導体装置。 - 一導電型の半導体基板と、この半導体基板上に第1のプロセスにより形成されるCMOS型トランジスタと、上記半導体基板上に上記第1のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第2のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタの一導電型ウェル領域を形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの一導電型ウェル領域と、
センサセルの深い反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域と、
センサセルの浅い一導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物の補填領域と、
センサセルの反対導電型ウェル領域を形成する第2のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの反対導電型ウェル領域であって、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲む反対導電型ウェル領域と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための上記一導電型ウェル領域内の浅い反対導電型ウェル領域と、
CMOS型トランジスタにおける反対導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第1のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなる上記浅い反対導電型ウェル領域内の高濃度反対導電型不純物領域と、
CMOS型トランジスタにおける一導電チャンネル型MOSトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第1のプロセスを兼ねて同時に形成される、縦型のバイポーラ型トランジスタのコレクタとなる上記一導電型ウェル領域内の高濃度一導電型不純物領域および該縦型のバイポーラ型トランジスタのエミッタとなる上記反対導電型ウェル領域内の高濃度一導電型不純物領域と、
を有して構成される縦型のバイポーラ型トランジスタを、さらに具備したことを特徴とする半導体装置。
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JP2003028672A JP2004241578A (ja) | 2003-02-05 | 2003-02-05 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008042289A (ja) * | 2006-08-02 | 2008-02-21 | Canon Inc | 光電変換装置および光電変換装置を用いた撮像システム |
KR100860198B1 (ko) * | 2005-11-11 | 2008-09-24 | 가부시끼가이샤 도시바 | 고체 촬상 장치 |
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JP2009541992A (ja) * | 2006-06-20 | 2009-11-26 | イーストマン コダック カンパニー | 低クロストークpmosピクセル構造 |
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2003
- 2003-02-05 JP JP2003028672A patent/JP2004241578A/ja not_active Withdrawn
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