JP4811671B2 - 電気的接続部を形成する半導体処理方法及び半導体構造 - Google Patents

電気的接続部を形成する半導体処理方法及び半導体構造 Download PDF

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Description

本発明は、電気的接続部を形成する半導体処理方法に関し、また半導体構造に関する。
背景技術
半導体製造処理はしばしば開口内での電気的相互接続部の形成を含む。開口の所望のアスペクト比は、例えば、キャパシタンス又はインダクタンスの損失を補償することを含めて、様々な理由で増大している。アスペクト比の増大とともに、従来の処理により開口を共形的に（コンフォーマルに）充填することがますます困難になる。図１及び図２は、例示的な従来技術の処理と、開口内に電気的相互接続部を形成しようとする間に生じ得る問題を示す。
図１は前処理段階の半導体構造１０を示す。構造１０はベース１２を備える。ベースは、バックグラウンドのｐ型ドーパントで軽くドープされた単結晶シリコンを含み、又は当該単結晶シリコンから本質的に構成され、又は当該単結晶シリコンから構成される。ベース１２は「基板」と呼ばれるが、構造の様々な組合せを「基板」と呼ぶこともある。添付の特許請求の範囲の解釈に役立つために、「半導電性基板」及び「半導体基板」という用語は、半導電性ウェハ（単独で、又はその上に他の材料を含むアセンブリで）などのバルク半導電性材料及び半導電性材料層（単独で、又は他の材料を含むアセンブリで）を含む半導電性材料を含む任意の構造を意味するように定義されるが、これに限定されるものではない。「基板」という用語は、上述の半導電性基板を含む任意の支持構造を指すが、これに限定されない。
導電性ブロック１４がベース１２上に形成される。ブロック１４は例えばディジット線に対応することができる。絶縁性材料１６がベース１２及びブロック１４の上側に形成される。絶縁性材料１６は例えば、ホウリンケイ酸ガラス（ＢＰＳＧ）を含むことができる。
開口１８は、絶縁性材料１６を通って導電性ブロック１４の上部表面までエッチングされる。開口１８は、例えば、フォトリソグラフィ処理を利用して開口１８の位置を規定するパターン化されたフォトレジスト・マスク（図示せず）を生成し、続いて材料１６内へのエッチングによって開口１８を生成し、引き続きフォトレジスト・マスクを除去して形成することができる。開口は垂直の側壁を有するように示されているが、そのようなものは理想化された構造であることが理解されるべきである。しばしば、開口はエッチング処理における制約に起因して、垂直でない側壁を有する。
図２を参照すると、第１の導電性材料２０が絶縁性材料１６の上側及び開口１８の内側に形成される。導電性材料２０は例えば金属窒化物（窒化チタンなどの）を含むことができ、例えば化学蒸着法によって形成することができる。第２の導電性材料２２が導電性材料２０の上側に形成される。第２の導電性材料２２は例えばタングステンを含むことができ、例えば化学蒸着法によって形成することができる。第１の層２０は、第２の層２２を絶縁性材料１６に付着させるための接着剤として機能することができる。
材料２０、２２のうちの一方又は両方の堆積期間に生じる問題は、導電性材料が、開口１８の近くの上部の角で非共形的に（非コンフォーマルに）成長し、拡張部２４を形成することである。拡張部２４は、開口が導電性材料２０及び２２で共形的に充填される前に、最終的に開口１８の最上部を閉じてしまう。したがって、ボイド２６が開口内に残る。そのようなボイドは「キーホール」と呼ばれることが多い。開口１８及びキーホール２６の形状は図１及び図２に図式的に示されているが、開口及びキーホールは他の形状を有し得ることが理解されるべきである。他のそのような形状には、図示された垂直の側壁を形成するためのエッチングの能力の限界に起因して開口２６の最上部近くに凹形状の「湾曲」を含むことがある。湾曲は、共形的充填に対して追加の問題をもたらし、キーホール問題を悪化させ、材料１６の上部表面の直下に大きなキーホールを形成することがある。そのような大きなキーホールは、その後の研磨処理で露出されることがあり、望ましくない。キーホールの形成を緩和する、好ましくは防止する新たな開口充填方法を開発することが望ましい。
発明の概要
一つの態様においては、本発明は、電気的接続部を形成する半導体処理方法を含む。まず、半導体基板が提供される。基板は、無電解メッキに適した表面と、表面上の層と、この層によって支持されるノードとを有する。開口は層を通って上記適した表面まで形成される。開口の周辺部はノードの導電性部分を含む。導電性材料が開口内に無電解メッキされるが、無電解メッキは上記適した表面で開始される。無電解メッキ材料はノードへの電気的接続部を形成する。
一つの態様においては、本発明は、キャパシタ電極とディジット線とに対する電気的接続部を形成する半導体処理方法を含む。まず、半導体基板が提供される。基板はディジット線及びスペーサ構造を支持する。ディジット線は領域を含み、スペーサ構造は別の領域を含み、ディジット線の領域は上部表面を有し、スペーサ構造の領域は別の上部表面を有する。ディジット線領域の上部表面は、スペーサ構造領域の上部表面と、基板上でほぼ同じ高さにある。半導体基板は、さらにディジット線領域及びスペーサ構造領域上の電気絶縁性材料と、絶縁性材料によって支持されたキャパシタ電極とを備える。開口は絶縁性材料を通って形成される。１つの開口は、ディジット線領域の上部表面まで延びる第１の開口であり、他方の開口は第２の開口であり、スペーサ構造領域の上部表面まで延びる。第２の開口はキャパシタ電極の導電性部分を含む周辺部を有する。
導電性材料が第１の開口及び第２の開口の内部に無電解メッキされる。無電解メッキはディジット線領域及びスペーサ構造領域の上部表面から始まる。無電解メッキ材料は、第１の開口においてディジット線と電気的接続部を形成し、第２の開口においてキャパシタ電極と電気的接続部を形成する。スペーサ構造は、その構造が電気的デッドエンドであり、したがって電気的目的を含まないことを示すよう、本発明の特定の態様では「ダミー」構造と呼ばれる。むしろ、スペーサ構造は、ディジット線の高さを模擬する物理的目的を有する。すなわち、「ダミー構造」という用語は、本明細書では、別の構造の物理的性質を模擬する（ディジット線構造の高さを模擬するなど）ために使用され、作動しない回路である（すなわち、それは回路の電流経路の一部でない）構造を指すものとして理解されるべきである。ダミー構造は単層又は様々な層の組合せを含むことができる。
一つの態様においては、本発明は半導体構造を含む。その構造は、半導体基板、その基板によって支持されたディジット線、及びその基板によって支持されたスペーサ構造を備える。ディジット線は単層でも、多層でもよく、ＴｉＮ／シリコン／ＷＳｉｘのスタックを含むことが多い。同様に、スペーサ構造も単層又は多層であり得る。ディジット線は、半導体基板の上側の第１の高さに上部表面を有する第１の領域を含む。スペーサ構造は、第１の高さと基板上でほぼ同じ高さに上部表面を有する第２の領域を含む。スペーサ構造はダミー構造である。半導体構造は、半導体基板によって支持された電気絶縁性材料を備える。電気絶縁性材料はディジット線及びスペーサ構造領域を覆う。キャパシタ構造は絶縁性材料によって支持される。キャパシタ構造は、第１のキャパシタ電極、第２のキャパシタ電極、及び、第１と第２のキャパシタ電極間の少なくとも１つの誘電材料を備える。第１の導電性相互接続部はディジット線領域から絶縁性材料を通って上方に延び、第２の導電性相互接続部はスペーサ構造領域から第１及び第２のキャパシタ電極のうちの一方のみを通り、絶縁性材料を通って上方に延びる。第１及び第２の導電性相互接続部は、互いに同じ組成である。
以下の添付図面を参照しながら、本発明の好ましい実施の形態を以下に説明する。
好ましい実施の形態の詳細な説明
本発明は、無電解メッキを使用して開口内に電気的相互接続部を形成する方法を含む。無電解メッキの利点は、開口の底部から最上部まで開口を充填するようにでき、したがって、充填処理期間に開口の最上部を閉じるという従来技術の問題無しに、高アスペクト比の開口を充填することができることである。
本発明の一つの態様は、無電解メッキを利用して、互いに異なる高さの２つ又はそれより多くの回路構造に相互接続部を形成することである。図３は、本発明のそのような態様に利用することができる半導体構造５０を示す。構造５０はベース５２を備える。ベース５２は単結晶シリコンを含むことができ、また、図１及び図２のベース１２に関して前に説明したものと同じ構造を有することができる。導電性の構造５４がベース５２上に形成される。構造５４は例えばディジット線に対応することができる。構造はその厚さ全体にわたって一様に導電性であるように示されているが、構造は電気絶縁性材料と導電性材料の層を含むことができることが理解されるべきである。最上部の導電性材料は上面を有し、そのような上面は構造５４の最上部の導電面５５に対応する。構造５４が電気絶縁性材料と導電性材料のスタックを含む場合、上面５５はスタックの最上部の表面であっても、電気絶縁性のキャップによって覆われてもよい。それにもかかわらず、上部導電面は、一般に、例えば図４を参照しながら以下に説明する処理等のその後の処理において最終的に露出される。
図３の構造は、ベース５２及び構造５４の上側に電気絶縁層５６を備える。電気絶縁層５６は例えばＢＰＳＧを含む任意の好適な材料を含むことができる。
キャパシタ構造５８は電気絶縁層５６によって支持される。キャパシタ構造５８は、第１のキャパシタ電極６０、第２のキャパシタ電極６２、及び、キャパシタ電極６０、６２間の少なくとも１つの誘電材料６４を備える。キャパシタ電極６０、６２は、例えば、金属、金属組成、及び／又は導電性にドープされたシリコンを含む任意の適宜の導電性材料を含むことができる。特定の態様では、電極６０はキャパシタの記憶ノードに対応し、電極６２はキャパシタのプレート電極に対応する。キャパシタ電極の一方又は両方は、或る態様では、導電性にドープされたシリコン（導電性にドープされた多結晶シリコンなど）及び／又は、例えば、ＴｉＮ、ＷＮ、及びＷＳｉのうちの１つ又は複数などの金属組成を含むが、ここに挙げられた組成は、組成における元素の特定の化学量論に関してではなくそこに含まれる元素に関して示されている。
誘電材料６４は、例えば、二酸化ケイ素、窒化ケイ素、及び様々な高ｋ誘電体材料の１つ又は複数を含む任意の適宜の材料を含むことができる。
キャパシタ記憶ノード６０がトランジスタ・デバイス６９に電気的に接続される様子が示される。当業者に知られているように、トランジスタ・デバイス６９は、一般に、ゲート（図示せず）と１対のソース／ドレイン領域（図示せず）を備える。記憶ノード６０はソース／ドレイン領域の一方に接続され、ソース／ドレイン領域の他方はビット線（又はディジット線）（図示せず）に接続される。したがって、トランジスタ・ゲートは記憶ノード６０をビット線にゲート制御可能に接続する。こうして、キャパシタ構造５８はメモリ・セルのメモリ記憶ユニットとして利用することができる。具体的には、トランジスタ構造とキャパシタの組合せは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスの一般的なユニット・セルである。当業者に知られているように、複数のキャパシタ及びトランジスタをＤＲＡＭアレイに組み込むことができる。
図示されたキャパシタ構造５８は容器の形をした記憶ノード６０を備え、記憶ノード６０の容器形に延びた誘電材料６４及びキャパシタ・プレート電極６２を含む。図示されたキャパシタ構造は、容器開口内の材料６４、６２の部分に横方向に隣接して水平に延びるセグメント６６、６８をも備える。水平に延びるセグメント６６、６８は、正確に水平であっても、実質的に水平であっても、容器開口の側壁に沿った材料６４、６２の一部に対して単に水平であってもよい。キャパシタ・プレート電極６２は、水平に延びるセグメント６６、６８に沿って延び、容器形の記憶ノード６０の内部にも延びる上部表面６３を有する。図示されたキャパシタ構造は例示的な構造であり、多数の他の形状のキャパシタ構造を本発明の種々の態様で利用できることが理解されるべきである。
前に説明したように、「基板」という用語は本明細書では十分広くなるように定義され、任意の支持用の構造又は構造の組合せを含み、「半導体基板」という用語は十分に広いので、１つの構造が半導体材料を含んでいるならば、構造の任意の組合せを含む。したがって、ベース５２又は構造５４を、本発明の様々な態様で基板と考えることができ、構造５４とベース５２の組合せも本発明の様々な態様で基板（又は半導体基板）と考えることができる。そのうえ、キャパシタ構造５８を本発明の様々な態様で基板と考えることができ、電極のいずれかが導電性にドープされたシリコンを含む場合、半導体基板と考えることができる。さらに、キャパシタ５８とベース５２の組合せは半導体基板と考えることができる。さらに、キャパシタ構造５８と層５６とベース５２との組合せを半導体基板と考えることができ、キャパシタ５８と層５６と構造５４とベース５２との組合せも半導体基板と考えることができる。
層５６は均一な組成を含むように示されているが、この層は層のスタックと置換することができることが理解されるべきである。スタックされた層は、互いに同じ組成を有することも、異なる組成を有することもできる。さらに、同じ材料５６が構造５４上及びキャパシタ５８の周囲に示されているが、本発明の幾つかの態様では、キャパシタ５８の周囲とは異なる絶縁性材料を構造５４上に設けることができることを理解すべきである。したがって、構造５４上の絶縁性材料を第１の絶縁性材料と呼び、キャパシタ５８の近くの絶縁性材料を第２の絶縁性材料と呼ぶことができる。
本発明の図示された態様においては、第１の絶縁性材料及び第２の絶縁性材料は共通の層５６によって構成され、本発明の他の態様では、第１の絶縁性材料及び第２の絶縁性材料は互いに異なってもよい。さらに、層５６の材料がキャパシタ５８の上下に示されているが、本発明の幾つかの態様では、キャパシタ５８の下側とは異なる絶縁性材料でキャパシタ５８の上側を覆うことができることを理解すべきである。キャパシタの上側の絶縁性材料がキャパシタの下側の絶縁性材料と異なる場合、キャパシタの下側の絶縁性材料はキャパシタを支持する層と呼ばれ、キャパシタの上側の絶縁性材料はキャパシタによって支持されていると言われる。
図４を参照すると、開口７０、７２は、層５６を通ってキャパシタ構造５８の上部表面６３まで及び導電性構造５４の上部表面５５までエッチングされる。開口７０、７２はフォトリソグラフィ処理及び好適なエッチングを利用して形成することができる。具体的には、フォトリソグラフィ処理を使用して開口７０、７２の位置を規定するパターン化されたフォトレジスト・マスク（図示せず）を形成し、続いてエッチングを使用して層５６を通る開口を形成し、次いでフォトレジスト・マスクを除去することができる。
開口７０、７２は互いに同等の幅を有するが、開口７０は開口７２よりもずっと深い。例えば、本発明の特定の態様では、開口７０は約３ミクロンの深さを有し、開口７２は約１ミクロンの深さを有する。すなわち、本発明の特定の態様では、キャパシタ構造５８のセグメント６８上の層５６の厚さは約１ミクロンであり、導電性構造５４の上部表面５５上の層５６の厚さは約３ミクロンである。
層５６は均一の材料として示されているが、層５６の少なくとも一部は、前に説明したように絶縁性材料のスタックと置換することができる。本発明のそのような態様では、開口７０、７２の少なくとも１つは絶縁性材料のスタックを通って延びることができる。
図５を参照すると、導電性材料８０が開口７０、７２内に無電解メッキされ、それぞれ開口７０、７２内に延びる電気的相互接続部８２、８４が形成される。導電性材料８０は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含んでも、それらの１つ又は複数から実質的に構成されても、それらの１つ又は複数から構成されてもよい。特定の態様では、導電性材料８０は、ニッケル、コバルト、ニッケル含有合金及びコバルト含有合金のうちの１つを含み、又はそれらのうちの１つから実質的に構成され、或いはそれらのうちの１つから構成される。
無電解メッキは構造５４、６２の上部表面５５、６３で始まり、それに応じて、導電性材料８０は開口７０、７２内を開口の底部から開口の最上部まで成長する。そのようなボトムアップ成長により、一様に開口を充填することができる。
当業者に知られているように、無電解メッキは、無電解メッキに適した表面から始まる。無電解メッキに適した表面は、開始のための触媒を必要とせずに、無電解メッキが槽から自己開始する表面である。適した表面は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含むことができる。したがって、表面５５、６３は、その表面をパラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含み、又はそれらの１つ又は複数から実質的に構成され、或いはそれらの１つ又は複数から構成される材料から形成することによって、無電解メッキの開始に適したものにされる。幾つかの態様では、表面５５、６３は、その表面上への層５６の形成の前に、無電解メッキに適した組成を含むことができる。代わりに、表面５５、６３は、無電解メッキに適しておらず開口７０、７２の形成後に活性化される組成で形成することができる。表面は、ニッケル、コバルト、パラジウム、亜鉛及び銀の１つ又は複数を上部表面の組成に組み入れるように、又は、ニッケル、コバルト、パラジウム、亜鉛及び銀の１つ又は複数を含む層を上部表面上に形成するように、ニッケル、コバルト、パラジウム、亜鉛及び銀の１つ又は複数にさらすことによって活性化される。こうして、本発明の特定の態様では、表面５５、６３の組成は、その表面上に層５６が形成される場合には無電解メッキに適さないが、次いで、その表面上の一部分は、開口７０、７２を通して露出された後には無電解メッキに適したものにされる。
典型的には、無電解メッキに適さない組成は、無電解メッキを開始するのに十分な量のニッケル、コバルト、パラジウム、亜鉛又は銀の少なくとも１つを含んでいない組成である。活性化することのない無電解メッキの開始に適した組成は「自己触媒」表面と呼ばれ、無電解メッキの開始に適するように活性化する必要がある表面は「非自己触媒」表面と呼ばれる。
本発明の特定の態様においては、開口７２は開口７０の深さよりずっと小さい深さを有する。無電解メッキは、開口７０内に形成されるのとほぼ同じ量の材料を開口７２内に形成する。したがって、開口７０を充填するのに十分な材料からの形成は、開口７２上に形成された大量の過剰材料をもたらすことになる。したがって、過剰材料の大きな隆起が開口７２上に形成されるのが図示され、材料の実質的に小さい隆起が開口７０上に形成されるのが図示されている。開口７０上の厚さに対する開口７２上の過剰材料８０の厚さの違いが、後の処理を複雑にし得る。具体的には、過剰材料の厚さが層５６の上部表面において大きく変化する場合、過剰な導電性材料を平坦化によって除去するのが難しいことがある。さらに、開口７０、７２間の間隔が高さの差の半分である場合、開口７２を過剰に充填する材料８０が、開口７０が充填される前に、開口７０を塞ぐことがある。
図６〜図８は、開口７０、７２上の材料８０の厚さの違いを緩和する本発明の態様を示している。初めに図６を参照すると、構造１００は本発明の第２の実施の形態の態様の前処理段階を示す。構造１００は、図３〜図５を参照しながら前に説明したものと同じ複数の構成を備え、そのような構成は、図６において図３〜図５で表示されたのと同じに表示されている。
図６の構造１００は、スペーサ構造１０２が構造１００に設けられている点で図３〜図５の構造５０と異なる。スペーサ構造１０２は、上部表面１０５を有する導電性材料１０４を含み、図６の断面図にブロックとして形成されるように示されている。上部導電性表面１０５は、典型的には、構造５４の上部導電性表面５５と同じ化学組成を含む。さらに、上部導電性表面１０５はベース５２上で上部導電性表面５５とほぼ同じ高さを有する。したがって、構造１０２は、構造５４の上部表面５５がベース５２から離間されているのとほぼ同じ距離だけベース５２から離間された上部導電性表面１０５を有するスペーサと考えることができる。
構造１０２は、上部導電性表面１０５をベース５２から離間させること以外の目的を有しない場合、「ダミー」構造と呼ばれる。そのような態様では、構造１０２は回路デバイスに接続されず、最終的に、構造１０２まで延びる任意の電気的相互接続部に対する電気的デッドエンドである。本発明の特定の態様では、構造５４はディジット線であり、構造１０２は、電気的相互接続部が最終的に形成されるディジット線の少なくとも一部を模擬する「ダミー」構造である。
ディジット線５４は、図６の図示された断面でページに出入するように延びる。したがって、図６に示されたディジット線の部分は、ディジット線の特定の領域に対応する。ディジット線の他の領域では、導電性材料は図示された厚さとは異なる厚さを有してもよく、したがって、上部表面５５は、図６では見えないディジット線５４の領域では異なる高さにあり得る。同様に、構造１０２は、図６の図に関連するページに出入するように延びる線であるように形成され、同様に、上部表面１０５は、図６の図では見えない構造１０２の領域ではベース５２に対して異なる高さを有し得る。しかし、上部導電性表面１０５は、少なくとも図６に見える構造１０２、５４の領域内において、ディジット線の上部導電性表面５５とベース５２上で同じ高さにある。
構造１０２は材料のスタックを含み、詳細には、電気絶縁性材料１０６上に導電性材料１０４を含むように図示されている。構造１０２は、導電性材料のみを又は絶縁性材料と組み合わされた導電性材料を含む多数の構成のうちのいずれかを備えることができる。さらに、導電性材料１０４は、スペーサ１０２のスタックの最上部の材料として示されているが、絶縁性キャップを導電性材料１０４上に形成してもよいことを理解すべきである。しかし、最終的には、構造１０２の最上部導電性表面１０５まで延びる開口が典型的には形成され、したがって、そのような開口は、最上部表面１０５上に形成された絶縁性キャップを通って延びることになる。
構造１０２はキャパシタ５８の一部の下側にあり、本発明の図示された態様では、キャパシタ・プレート電極６２の水平に延びるセグメント６８の下側にある。
図７を参照すると、開口１２０、１２２がそれぞれ層５６を通って上部導電性表面５５、１０５まで形成される。以下の説明では開口１２０は第１の開口と呼ばれ、開口１２２は第２の開口と呼ばれる。開口１２０は前に説明した開口７０（図４）と同じである。開口１２２は前に説明した開口７２（図４）と同じ位置にあるが、開口７２と異なり、キャパシタ誘電体６４及びキャパシタ・プレート電極６２を完全に通って延びている。したがって、開口１２２は電極６２の導電性部分を含む周辺部を有する。開口１２２の周辺部のそのような導電性部分は、図７に１２４として表示される。開口１２０は第１の絶縁性材料を通って形成されると言われ、開口１２２は第２の絶縁性材料を通って形成されると言われる。本発明の図示された態様では、第１の絶縁性材料及び第２の絶縁性材料は共通の層によって構成されるが、上で説明したように、第１の絶縁性材料及び第２の絶縁性材料は本発明の他の態様では互いに異なってもよい。
導電性表面５５、１０５が互いにほぼ同じ高さにある（好ましくは半導体製造処理の許容範囲内で同じ高さにある）ので、開口１２０、１２２は互いにほぼ同じ深さになる（好ましくは特定の製造処理に関連する許容範囲の限界内で互いに同じ深さになる）。
本発明の特定の態様では、上部表面１０５は半導体基板の一部と考えることができる。さらに、表面１０５は最終的に無電解メッキに適したものになる。表面１０５が無電解メッキに適している場合、構造１０２と半導体ベース５２との組合せは、無電解メッキに適した表面１０５を有する半導体基板と考えることができる。層６２は導電性ノードと考えることができ、したがって、開口１２２は、導電性ノードを通って無電解メッキに適した表面１０５まで形成されると考えることができる。
上部表面５５、１０５は、材料５４、１０４を無電解メッキに適した組成で作ることによって、及び／又は、開口１２０、１２２の形成後に材料５４、１０４の上部表面を活性化することによって、無電解メッキを開始するのに適するように形成することができる。したがって、上部表面５５、１０５は、層５６の準備に先立って、又は、層５６の形成後に、特に、層５６を通って延びる開口１２０、１２２の形成後に行われる活性化によって、無電解メッキに適したものにされ得る。好ましい態様では、材料１０４の表面１０５は材料５４の表面５５と組成が同じである。そのような態様では、表面５５、１０５は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含むことができる。表面５５、１０５は、特定の半導体処理の応用では、ニッケルとコバルトのうちの一方又は両方を含むことが好ましい。
図８を参照すると、導電性材料８０が開口１２０、１２２内に無電解メッキされる。導電性材料８０は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含み、又はそれらのうちの１つ又は複数から実質的に構成され、或いはそれらのうちの１つ又は複数から構成され、特定の態様では、ニッケル及びコバルトのうちの一方又は両方を含み、又はそれらのうちの一方又は両方から実質的に構成され、或いはそれらのうちの一方又は両方から構成される。材料８０の無電解メッキは従来の方法を含むことができる。例えば、無電解メッキは、例えば次亜リン酸アンモニウム及び／又はジメタルアミノボランなどの好適な還元剤と一緒に硫酸コバルト及び硫酸ニッケルのうちの一方又は両方を利用して行うことができる。典型的には、ホウ素及び／又は亜リン酸が無電解メッキ処理期間に利用される還元剤中に存在するため、導電性材料８０は、無電解メッキされた金属に加えて、幾つかの亜リン酸及び／又はホウ素を含む。したがって、導電性材料８０は、特定の態様では、亜リン酸及び／又はホウ素のうちの一方又は両方と組み合わせて、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を含み、又はそれらのうちの１つ又は複数から実質的に構成され、或いはそれらのうちの１つ又は複数から構成される。パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの１つ又は複数を選ぶことにより、メッキ溶液を安定にすることができ、さらに、材料６２、６４上ではなく材料５４、１０４上に材料８０のメッキを十分に開始させることができる。材料６２、６４は、その上にメッキを開始するのに適した（例えば、Ｐｄ、Ｓｎ、Ｚｎなどのうちの１つ又は複数による）活性化を必要とする。
開口１２０、１２２内の導電性材料は、それぞれ導電性相互接続部１３０、１３２を形成する。導電性相互接続部１３０は構造５４まで延びる。前に説明したように、構造５４はディジット線を含み、したがって、導電性相互接続部１３０はディジット線を他の回路（図示せず）に相互接続するのに使用される。導電性相互接続部１３２はキャパシタ・プレート電極まで延び、したがってこれを利用してプレート電極６２を他の回路（図示せず）に接続することができる。また、導電性相互接続部１３２は導電性材料１０４まで延びる。しかし、典型的な処理では、導電性材料１０４は、導電性相互接続部１３２以外のいかなる回路からも電気的に分離されており、したがって電気的デッドエンド（又は終端）である。
図９を参照すると、電気的相互接続部１３０、１３２の上部表面が平坦化される。これは例えば化学的機械的研磨を利用して達成することができる。次に、相互接続部１３０、１３２は、それぞれ適宜の回路１３８、１３６に接続される。したがって、相互接続部１３０は回路１３８と構造５４（例えば、構造５４はディジット線である）との間の電気的接続部を形成し、相互接続部１３２は回路１３６とキャパシタ・プレート電極６２との間の電気的接続部を形成する。
当業者には理解されるように、本発明の図示された態様に対する様々な変更を行うことができる。例えば、導電性相互接続部１３２は、誘電材料６４及びキャパシタ電極６２を通って延びるように図示されているが、本発明は、キャパシタ電極６２が誘電材料６４を越えて延び、相互接続部がキャパシタ６２と誘電材料６４とを通るのではなくキャパシタ電極６２のみを通って延びる他の態様（図示せず）を含むことができる。本発明の態様に組み入れることができる変更の別の例として、相互接続部１３２が電極６２を通るのではなく電極６２の隣に形成されるよう、相互接続部１３２を電極６２の端部に隣接するように形成することができる。別の例としては、本発明の処理を利用してキャパシタ電極以外のノード６２への電気的接続部を形成することができる。
図９の構造は、特定の態様では、互いにほぼ同じ高さの上部表面５５、１０５をもつ図示された領域を有するディジット線５４とスペーサ構造１０２を備えると考えることができる。この構造は、ベース（又は基板）５２によって支持された層５６と、その層によって支持されたキャパシタ構造をさらに備える。第１の導電性相互接続部１３０はディジット線から層５６を通って延び、第２の導電性相互接続部１３２はスペーサ構造１０２からキャパシタ電極６２及び誘電材料６４を通って（キャパシタ電極６０は通らずに）延びる。第１の電気的相互接続部１３０及び第２の電気的相互接続部１３２は、同じ無電解メッキ手順の期間に同時に形成されるので、互いに同じ組成を含む。
導電性相互接続部１３０、１３２は比較的高いアスペクト比の開口に形成され、そのような開口は、例えば、約３ミクロンより大きい又はそれに等しい深さを含む、任意の適宜の深さに形成される。したがって、層５６は、ディジット線５４の図示された領域のすぐ近くでは少なくとも約３ミクロンの厚さを有することができ、スペーサ構造１０２の図示された領域の近くでも少なくとも約３ミクロンの厚さを有することができる。
キャパシタ５８及びディジット線５４は、図９を参照しながら説明された態様では、互いに隣接して示されているが、多数の介在するデバイス（図示せず）をキャパシタとディジット線との間のスペースに設けることができ、したがって、キャパシタとディジット線を、本発明の他の態様では、比較的大きな距離まで離すことができる（図示せず）ことが理解されるべきである。
図７及び８を参照しながら説明したように、構造５４、１０４の上部表面５５、１０５は、そのような構造を無電解メッキの開始に適した組成で形成することにより、又は、開口１２０、１２２によって組成を露出した後にその組成を活性化することによって無電解メッキに適するようにできる。表面５５、１０５が開口１２０、１２２の形成後に活性化される場合に生じ得る問題は、そのような活性化が電極６２の露出された部分１２４（図７）をも活性化することである。したがって、無電解メッキが表面５５、１０５ではなく電極１６２の露出された部分１２４でも開始することになる。それにより、無電解メッキ材料８０が開口の下の部分を完全に充填する前に、開口１２２の中央部分に望ましくない閉鎖が生じることがある。この問題は図１０に示されており、図１０では、キーホール１５０が導電性相互接続部１３２内に形成されるように図示され、キーホールは、電極６２の露出された部分１２４（図７）から無電解メッキが始まることに起因して、開口１２２の一部（図７）が電極６２の領域の近くで閉鎖される場合に生じる。したがって、活性化なしで無電解メッキが始まる適宜の組成の上部表面５５、１０５を形成し、さらに活性化なしでは無電解メッキが始まらない組成の電極６２を形成することが好ましい。そうすると、無電解メッキは、電極６２の露出された部分１２４（図７）から始まることなく表面５５、１０５から選択的に始まることができるので、キーホール１５０（図１０）は回避することができる。
図１１及び図１２は本発明の更なる態様を示す。そのような態様は図４の処理段階に続くことができる。初めに図４を参照すると、ディジット線５４の表面５５は無電解メッキに適した材料を含むが、表面６３は無電解メッキに適さない材料を含む。図１１は、無電解メッキが十分な時間行われて、開口７０内で導電性材料８０がキャパシタ６２の上部表面６３とほぼ同じ高さレベルまで形成された後の構造５０を示す。続いて、上部表面６３を活性化することができるので、表面は無電解メッキに適するようになる。そのような活性化は、図１１に上部表面６３で示された薄い層１６０によって表わされる。活性化は本願で前に説明した手順に従って行うことができる。
表面６３の活性化の後、導電性材料８０が開口７０及び開口７２を充填するように無電解メッキを継続することができる。開口７０、７２は無電解メッキの第２段階の開始時に（すなわち図１１の処理段階で）互いにほぼ同じ深さなので、開口７０、７２内に形成される導電性材料８０はほぼ同じレベルまで開口を充填する。このようにして、開口７０、７２上に、互いにほぼ同じ大きさのキャップ１６０、１６２がそれぞれ形成される。キャップは、図８及び９を参照しながら前に説明した相互接続部１３０、１３２の平坦化と同様に、後続の平坦化によって除去することができる。
図４、図１１及び図１２の処理は以下の手順を含むと考えることができる。初めに半導体基板５２が準備されるが、このような基板は電気絶縁性材料５６及び１対の電気的ノード５４、６２を支持している。ノード５４は第１のノードと呼ばれ、ノード６２は第２のノードと呼ばれる。図４の処理段階で、第１の開口７０は電気絶縁性材料を通って第１のノードまで延び、第２の開口７２は電気絶縁性材料を通って第２のノードまで延びる。第１のノード５４は基板に対して第１の高さにあり、第２のノード６３は基板に対して第２の高さにあり、第１の高さは第２の高さよりも小さい。したがって、第１の開口７０は第２の開口７２よりも深い。第１の電気的ノードは第１の開口内に露出された第１の表面を有し、第２の電気的ノードは第２の開口内に露出された第２の表面を有する。図４の処理段階では、第１の表面は無電解メッキに適し、第２の表面は無電解メッキに適さない。続いて、第１の導電性材料８０が第１の開口内に無電解メッキされて、第２のノードの高さとほぼ同じ第１の開口内の高さまで延びる第１の導電性材料プラグが形成される。そのようにして図１１の構造が形成される。
次に、第２の表面が活性化されて、第２の表面を無電解メッキに適したものにする。続いて、第２の導電性材料が第１の開口及び第２の開口内に無電解メッキされて、図１２の構造が形成される。第１の開口内の第２の導電性材料は、第１の導電性材料プラグから上方に延びる第２の導電性材料プラグを形成し、第２の開口内の第２の材料は、第２のノードから上方へ延びる第２の導電性材料プラグを形成する。本発明の図示された態様では、第１の無電解メッキ材料と第２の無電解メッキ材料は互いに同じであり、具体的には、両方は材料８０に対応する。しかし、本発明は、第１及び第２の無電解メッキ材料が組成的に互いに同じでない態様も含むことを理解すべきである。
図１３は、一般に本発明の態様によるコンピュータ・システム４００の実施の形態を示す。これは例であって、これに限定されない。コンピュータ・システム４００は、モニター４０１又は他のコミュニケーション出力デバイス、キーボード４０２又は他のコミュニケーション入力デバイス、及びマザーボード４０４を備える。マザーボード４０４は、マイクロプロセッサ４０６又は他のデータ処理ユニット、及び少なくとも１つのメモリ・デバイス４０８を備えることができる。メモリ・デバイス４０８は上述した本発明の様々な態様を含むことができる。メモリ・デバイス４０８はメモリ・セルのアレイを含むことができ、そのようなアレイはアレイ中の個々のメモリ・セルにアクセスするためのアドレス指定回路と結合することができる。さらに、メモリ・セル・アレイを、メモリ・セルからデータを読み出すための読出し回路と結合することができる。アドレス指定及び読出し回路を利用して、メモリ・デバイス４０８とプロセッサ４０６との間で情報を伝達することができる。そうした構成が、図１４に示されたマザーボード４０４のブロック図に示される。そのようなブロック図では、アドレス指定回路は４１０として示され、読出し回路は４１２として示される。プロセッサ４０６を含むコンピュータ・システム４００の様々な構成要素は、この開示で前に説明したメモリ構成のうちの１つ又は複数を備えることができる。
プロセッサ・デバイス４０６はプロセッサ・モジュールに対応することができ、そのモジュールとともに利用される関連メモリは本発明の教示を含むことができる。メモリ・デバイス４０８はメモリ・モジュールに対応することができる。例えば、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）及びデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）は、本発明の教示を利用する実施において使用することができる。メモリ・デバイスは、デバイスのメモリ・セルからの読出し及び書込みを行う様々な方法を実現する多様な設計のうちの任意のものに組み込むことができる。そのような１つの方法はページ・モード動作である。ＤＲＡＭでのページ・モード動作は、メモリ・セル・アレイの行にアクセスし、アレイの様々な列をランダムにアクセスする方法によって規定される。行と列の交差点に記憶されたデータは、その列がアクセスされている間に読み出されて出力される。
代替の型式のデバイスは、メモリ・アレイ・アドレスに記憶されたデータを、アドレス指定された列が閉じられた後に出力として利用できるようにする拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリ・バスで利用可能な時間を低減せずにアクセス信号を短くすることによって、少し通信速度を増加させることができる。他の代替型式のデバイスには、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ、ダイレクトＲＤＲＡＭ、並びにＳＲＡＭやフラッシュメモリ等の他のデバイスが含まれる。メモリ・デバイス４０８は、本発明の１つ又は複数の態様に従って形成されたメモリを備えることができる。
図１５は、本発明の例示的な電子システム７００の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム７００は、例えば、コンピュータ・システム、プロセス制御システム、又は、プロセッサ及び関連メモリを使用する任意の他のシステムに対応することができる。電子システム７００は、プロセッサ又は演算論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリ・デバイス・ユニット７０６及び入出力（Ｉ／Ｏ）デバイス７０８を備える機能要素を有する。一般に、電子システム７００は、プロセッサ７０２によってデータ上で実行される動作と、プロセッサ７０２、メモリ・デバイス・ユニット７０６及びＩ／Ｏデバイス７０８の間での他の相互作用を指定する命令の固有セット有する。制御ユニット７０４は、命令をメモリ・デバイス７０６から取り出し実行させる１組の動作による連続的な繰り返しによって、プロセッサ７０２、メモリ・デバイス７０６及びＩ／Ｏデバイス７０８の全ての動作を調整する。様々な実施の形態においては、メモリ・デバイス７０６はランダム・アクセス・メモリ（ＲＡＭ）デバイス、リード・オンリ・メモリ（ＲＯＭ）デバイスや、フロッピー・ディスク・ドライブ及びコンパクト・ディスクＣＤ−ＲＯＭドライブなどの周辺デバイスを含むが、これに限定されない。当業者であれば理解するように、この開示を読んで意味を把握することによって、図示された電気的構成要素のどれでも本発明の様々な態様によるメモリ構成を備えるように製作することができる。
図１６は、例示的な電子システム８００の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム８００は、メモリ・セルのアレイ８０４、アドレス・デコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読出し／書込み制御回路８１２及び入出力回路８１４を有するメモリ・デバイス８０２を備える。さらに、メモリ・デバイス８０２は、電力回路８１６と、メモリ・セルが低閾値導電状態であるか高閾値非導電状態であるかを判断するための電流センサなどのセンサ８２０とを備える。図示された電力回路８１６は、電源回路８８０、基準電圧を供給する回路８８２、第１のワード線にパルスを供給する回路８８４、第２のワード線にパルスを供給する回路８８６、及び、ビット線にパルスを供給する回路８８８を備える。また、システム８００はプロセッサ８２２すなわちメモリ・アクセス用のメモリ・コントローラを含む。
メモリ・デバイス８０２は、配線又はメタライゼーション線を介してプロセッサ８２２から制御信号８２４を受け取る。メモリ・デバイス８０２はＩ／Ｏラインを介してアクセスされるデータを記憶するために使用される。当業者であれば理解するように、追加の回路及び制御信号を備えることができ、メモリ・デバイス８０２は本発明に焦点を合わすのを助けるために簡略化されている。プロセッサ８２２とメモリ・デバイス８０２のうちの少なくとも一方は、この開示で前に説明した型式のメモリ構成を備えることができる。
この開示の様々な図示されたシステムは、本発明の回路及び構造に対する様々な用途についての一般的な理解を与えるためのものであり、本発明の態様によるメモリ・セルを使用する電子システムの全ての要素及び機構の完全な説明として役立つものではない。当業者であれば理解するように、プロセッサとメモリ・デバイスとの間の交信時間を低減するために、様々な電子システムを単一パッケージ処理ユニットに又は単一の半導体チップ上に製作することができる。
メモリ・セルの用途は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール及び特定用途向けモジュールを含み、マルチレイヤー・マルチチップ・モジュールをも含むことができる。そのような回路は、さらにクロック、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業制御システム、航空機などの多様な電子システムのサブ構成要素になることができる。
相対的な高さの関係を利用して、この開示内で互いの様々な構成の位置（例えば、上方に、下方になどが使用される）を説明していることに留意すべきである。そのような用語は構成要素間の相対的関係を示しているだけであって、外部基準系に対する構成要素の関係を示しているのではないことを理解すべきである。したがって、例えば、別の構成に対して上方に突き出ているとして本明細書で説明した構成は、実際には、外部基準系にいる観察者にはその別の構成に対して下方に延びているように見えることがある。
従来技術の前処理段階で示される半導体ウェハ断片の断面図である。 図１に続く従来技術の処理段階で示される図１のウェハ断片の図である。 本発明の例示的な方法の前処理段階で示される半導体ウェハ断片の断面図である。 図３に続く処理段階で示される図３のウェハ断片の図である。 図４に続く処理段階で示される図３のウェハ断片の図である。 図３とは別の、前処理段階で示される半導体ウェハ断片の断面図である。 図６に続く処理段階で示される図６のウェハ断片の図である。 図７に続く処理段階で示される図６のウェハ断片の図である。 図８に続く処理段階で示される図６のウェハ断片の図である。 図７〜９を参照しながら前に説明した実施の形態とは別の、本発明の実施の形態による、図６に続く処理段階で示される図６のウェハ断片の図である。 本発明の第４の態様による、図４に続く処理段階で示される図３のウェハ断片の図である。 本発明の第４の態様による、図１１に続く処理段階で示される図３のウェハ断片の図である。 本発明の例示的な用途を示すコンピュータの図である。 図１３のコンピュータのマザーボードの特定の機構を示すブロック図である。 本発明の例示的な態様による電子システムのハイレベルブロック図である。 本発明の態様による例示的なメモリ・デバイスの簡略化されたブロック図である。

Claims (4)

  1. 電気的接続部を形成する半導体処理方法であって、
    電気絶縁性材料及び１対の電気的ノードを支持する半導体基板を設けるステップであって、前記電気的ノードが第１のノード及び第２のノードであり、第１の開口が前記電気絶縁性材料を通って前記第１のノードまで延び、第２の開口が前記電気絶縁性材料を通って前記第２のノードまで延び、前記第１のノードが前記基板上の第１の高さにあり、前記第２のノードが前記基板上の第２の高さにあり、前記第１の高さが前記第２の高さよりも低く、したがって、前記第１の開口が前記第２の開口よりも深く、前記第１のノードが前記第１の開口内に露出された第１の表面を有し、前記第２のノードが前記第２の開口内に露出された第２の表面を有し、前記第１の表面が無電解メッキに適し、前記第２の表面が無電解メッキに適さない、ステップと、
    前記第１の開口内に、前記第２の高さとほぼ同じ高さまで延びる第１の導電性材料プラグを形成するように、第１の導電性材料を前記第１の開口内に前記第１の表面から無電解メッキするステップと、
    前記第２の表面が無電解メッキに適するよう、前記第２の表面を活性化するステップと、
    前記第２の表面を活性化した後、第２の導電性材料を前記第１及び第２の開口内に無電解メッキするステップであって、前記第１の開口内の前記第２の導電性材料が前記第１の導電性材料プラグから上方に延びる第２の導電性材料プラグを形成し、前記第２の開口内の前記第２の導電性材料が前記第２の表面から上方に延びる第２の導電性材料プラグを形成する、ステップと、
    を含む方法。
  2. 前記第２の表面はキャパシタ電極の表面である、請求項１に記載の方法。
  3. 前記第１の表面はディジット線の表面である、請求項２に記載の方法。
  4. 前記第２の表面を活性化するステップは、前記第２の表面を、ニッケル、コバルト、パラジウム、亜鉛、及び銀のうちの１つ又は複数にさらすことを含む、請求項１に記載の方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005379B2 (en) * 2004-04-08 2006-02-28 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
US7557015B2 (en) * 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7902081B2 (en) * 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US20080136019A1 (en) * 2006-12-11 2008-06-12 Johnson Michael E Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7682924B2 (en) * 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8388851B2 (en) * 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7759193B2 (en) * 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9988734B2 (en) 2011-08-15 2018-06-05 Lam Research Corporation Lipseals and contact elements for semiconductor electroplating apparatuses
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
JP6396653B2 (ja) 2013-10-30 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6745103B2 (ja) * 2014-11-26 2020-08-26 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体電気メッキ装置用のリップシールおよび接触要素
US10053793B2 (en) 2015-07-09 2018-08-21 Lam Research Corporation Integrated elastomeric lipseal and cup bottom for reducing wafer sticking
JP6910480B2 (ja) * 2018-02-05 2021-07-28 東京エレクトロン株式会社 多層配線の形成方法、多層配線形成装置および記憶媒体
WO2019163531A1 (ja) * 2018-02-21 2019-08-29 東京エレクトロン株式会社 多層配線の形成方法および記憶媒体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04127425A (ja) * 1990-09-18 1992-04-28 Nec Corp 半導体集積回路の製造方法
JPH08222709A (ja) * 1995-02-13 1996-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10242418A (ja) * 1997-02-25 1998-09-11 Sony Corp Ｄｒａｍおよびその製造方法
JP2002110784A (ja) * 2000-09-26 2002-04-12 Handotai Rikougaku Kenkyu Center:Kk 多層配線構造の製造方法及びその構造

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315443A (ja) 1986-07-08 1988-01-22 Oki Electric Ind Co Ltd 多層配線の製造方法
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
NL8900305A (nl) 1989-02-08 1990-09-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JP2897297B2 (ja) 1989-12-19 1999-05-31 富士通株式会社 半導体装置の製造方法
FR2656493A1 (fr) * 1989-12-21 1991-06-28 Bull Sa Procede d'interconnexion de couches metalliques du reseau multicouche d'une carte electronique, et carte en resultant.
JP2663831B2 (ja) 1993-05-10 1997-10-15 株式会社イナックス 洗面設備
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
JP3623834B2 (ja) * 1995-01-31 2005-02-23 富士通株式会社 半導体記憶装置及びその製造方法
US5950102A (en) * 1997-02-03 1999-09-07 Industrial Technology Research Institute Method for fabricating air-insulated multilevel metal interconnections for integrated circuits
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
US6785193B2 (en) * 2000-06-20 2004-08-31 Frank P. Forbath Medical timing system for use before and during childbirth labor
JP4895420B2 (ja) * 2000-08-10 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6511912B1 (en) * 2000-08-22 2003-01-28 Micron Technology, Inc. Method of forming a non-conformal layer over and exposing a trench
JP4481464B2 (ja) * 2000-09-20 2010-06-16 株式会社東芝 半導体記憶装置及びその製造方法
US6462368B2 (en) * 2000-10-31 2002-10-08 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
JP2004022551A (ja) * 2002-06-12 2004-01-22 Oki Electric Ind Co Ltd 半導体素子の製造方法
US20070076509A1 (en) * 2002-08-28 2007-04-05 Guobiao Zhang Three-Dimensional Mask-Programmable Read-Only Memory
US6784510B1 (en) * 2003-04-16 2004-08-31 Freescale Semiconductor, Inc. Magnetoresistive random access memory device structures
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
DE10333204A1 (de) 2003-07-22 2005-02-24 Conti Temic Microelectronic Gmbh Verfahren und Vorrichtung zur Druckmessung
US7294565B2 (en) * 2003-10-01 2007-11-13 International Business Machines Corporation Method of fabricating a wire bond pad with Ni/Au metallization
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US6943106B1 (en) * 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
US7005379B2 (en) * 2004-04-08 2006-02-28 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04127425A (ja) * 1990-09-18 1992-04-28 Nec Corp 半導体集積回路の製造方法
JPH08222709A (ja) * 1995-02-13 1996-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10242418A (ja) * 1997-02-25 1998-09-11 Sony Corp Ｄｒａｍおよびその製造方法
JP2002110784A (ja) * 2000-09-26 2002-04-12 Handotai Rikougaku Kenkyu Center:Kk 多層配線構造の製造方法及びその構造

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