JPS6315443A - 多層配線の製造方法 - Google Patents

多層配線の製造方法

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JPS6315443A
JPS6315443A JP15879386A JP15879386A JPS6315443A JP S6315443 A JPS6315443 A JP S6315443A JP 15879386 A JP15879386 A JP 15879386A JP 15879386 A JP15879386 A JP 15879386A JP S6315443 A JPS6315443 A JP S6315443A
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JP
Japan
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hole
layer
holes
metal
deep
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JP15879386A
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English (en)
Inventor
Shoji Madokoro
間所 昭次
Yoshikazu Shinkawa
吉和 新川
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、多層配線において深さが異なるスルーホー
ルt−Nしても、すべてのスルーホールへのメタルの完
全平坦埋め込みができるようにした多層配線の製造方法
に関する。
(従来の技術) 従来の多層配線の製造方法を第6図に示す。第6図(a
)に示すように、Si基板1上に段差をもつ下地2t−
形成し、この段差をもつ下地2上に第1層M配線3t−
形成後、PSGの層間絶縁膜4を形成シ、シカる後エッ
チパック法により平坦化する。
次に、レジスト5を塗布してスルーホールフォトリソお
よび反応性イオンエッチにより浅いスルーホール6およ
び深いスルーホール7全開孔する。
次に、第6図Q:1)のように、レジスト5の除去後、
弱酸性pdctz溶液に浸漬し、Pd触媒をスルーホー
ル6.7の底面のみに選択的に付着させる。そして、N
iメッキ浴を用いた無電解メツイ法によりスルーホール
6,7へNi f埋め込み、埋め込みメタル8.9を形
成する。
この場合、メッキ速度は同一メッキ条件の場合等しいの
で、第6図Φンのごとく、スルーホール6と7は深さが
異なっているから、浅いスルーホール6tl−完全に埋
め込むメッキ条件で行なうと、深いスルーホール7の埋
め込みが不足となる。そして第6図(c)に示すように
、第2層目配線10としてM膜をパターニングすると、
深いスルーホール7では、第2層目配線10のカバレー
ジが悪くなる。下地段差が極端に大きい場合は断線10
aを生じることになる。
また、逆に深いスルーホール7を完全に埋め込む条件で
メッキを行なう場合は、第6図(d)のごとく、浅いス
ルーホール6はオーバー析出し、層間絶縁膜4上に、埋
め込みメタル11が突起状に形成され、この突起状の埋
め込みメタル11により、第6図(e)に示すように、
第2層目配線10の@線あるいは層内ショートのおそれ
がでてくる。
(発明が解決しようとする問題点) 以上、述べたように、スルーホール深さが異なる場合は
すべてのスルーホールの完全平坦埋め込みができないた
め、いずれかのスルーホールで第2層目配線が断線した
り、眉間ショートする可能性があった。第6図(e)の
図中の10bで示す部分が層間ショートを示している部
分を示す。
この発明は、前記従来技術がもっている問題点のうち、
スルーホール深さが異なる場合にすべてのスルーホール
の完全平坦埋め込みができない点と、いずれかのスルー
ホールで第2層目配線が断線したり層間ショートする可
能性がある点について解決した多層配線の製造方法を提
供するものである。
(問題点を解決するための手渡) この発明は、多層配線の製造方法において、段差金石す
る下地上に第1層M配線を形成して熱処理を行うととも
に層間絶縁層を介して上層の金属を形成した後、洩いス
ルーホールおよび深いスルーホールを形成したウェハを
無電解メッキ浴に浸積してレーザ元を浅いスルーホール
ト深いスルーホールに入射させて第1層M配線面で乱反
射させて眉間絶縁膜に吸収させ両スルーホール無電解メ
ッキ[1−析出させる工程を導入したものである。
(作 用) この発明によれば、多層配線の製造方法に以上のような
工程を導入したので、笛1層配線は熱処理されているか
ら、その表面に凹凸が形成され、浅いスルーホールと深
いスルーホールに入射されたレーザ元は第1層配線の表
面で乱反射されて層間絶縁膜に吸収され、この層間絶縁
膜が上昇して、浅いスルーホールと深いスルーホール内
に無電解メッキ膜が埋め込み金属として析出されて両ス
ルーホールを埋め込み、上層の金属の側面で埋め込み金
属が急冷される。
(実施例) 以下、この発明の多層配線の製造方法の実施例について
図面に基づき説明する。第1図(a)ないし第1図(d
)はその一実施例の工程説明図である。この第1図(a
)〜第1図(d)において、第6図(a)〜第6図(e
)と同一部分には同一符号を付して述べる。
まず、第1図(a)に示すように、従来の第6図(→の
場合と同様にして、半導体基板としてSi基板1上に段
差を有する下地2上に第1層M配組3を形成し、しかる
後にPSGの層間絶禄@4を形成し、その後エツチング
により平坦化する。次いで、熱伝導のよい上層の金属2
1(たとえばAll ) t−0,2μm程度蒸看する
次いで、この金属21上にレジスト5を塗布した後、第
1図の)に示すように、スルーホールフォトリソおよび
RIEにより、レジスト5、上層の金属21および層間
絶縁膜4を開孔し、浅いスルーホール6と深いスルーホ
ール7を形成する。
次に、無電解メッキの触媒として、弱酸性pdc12溶
液に浸漬し、Pd触媒22を浅いスルーホール6と深い
スルーホール7の底部のみに選択的に付着させる。
次に、第1図(c)に示すように、レジスト5の除去後
、飯電解メッキ浴にウェハを浸漬する。W、2図は無電
解メッキの方法を示す図であり、この第2図に示すごと
< NiSO4浴23中のウェハホルダ25上に上記第
1図(b)で示したウェハ24をセットし、UV元(た
とえばArFエキシマ−レーザ26(波長193nm)
)を第1図(c)のように全面照射する。
この場合、上層の金属21としてのMはUV元に対する
反射率が90%以上と高いので、UV元26は浅いスル
ーホール6と高いスルーホール7のみ入射する。入射し
た元は第1層M配#3!3の表面に入射するが、第1層
M配線3の配線材のMはパターン形底後、450℃程度
の熱処理(シンクとよぶ)が施されているので、表面は
ヒロック形成によシ凹凸が大きくなる。
第3図にスパッタAA−1,5%Si膜の450℃シン
タ後鏡面反射率の分光特性を示す。この第3図より明ら
かなように、波長が短くなるにつれて、反射率が大きく
減少しているのは、表面凹凸の大きさが50 OnIn
 、すなわち0.5μm以上でちるため、それ以下の波
長の光が敏感になって、反射率が減少するためである。
波長193nmでの鏡面反射率が第3図より20係以下
ということは80%以上が乱反射し、層間絶縁膜4に吸
収される。層間絶縁膜4は光吸収し、昇温する。
この結果、無電解メッキ膜がその温度での析出速度で析
出して行き、両スルーホール6.7に埋め込み金属27
が形成される。そして上層の金属21であるヒートシン
ク膜までこの埋め込み金属27が埋め込まれ念とき、放
熱速度が大きいため、ヒートシンク膜の側面温度は急降
下してしまう。
以上の熱分布の模式図を第4図に示す。ただし、石英基
板の光吸収係数αを10’ cm−”、Mの熱伝導率に
’t 2.38 (J/、、sec、 K ) v−ザ
パワー密度IMw/aIの条件とした。
この場合、勿論レーザパワーを大きくすることにより、
石英基板@託を上げることは可能である。
たとえば、 3 MW/!設定により層間絶は膜4を9
0℃に加熱した場合、上層の金属21では急激な熱拡散
による放熱が行なわれるので、50℃以上の温度をもつ
金属の深さは〜500八以下となる。
一方、無電解メッキの析出速度は温度により大きく異な
る。−例を第5図に示す。浴温度90℃と50℃では析
出速度は5倍以上の差がある。したがって、深いスル一
ホール7を埋め込むに必要なメッキ時間で析出しても、
浅いスルーホール6の埋め込みはほぼPSGの層間絶縁
膜4の近傍で停止し、オーバ析出とならない(第1図(
c))。
次に、第1図(d)に示すように、上jjの金属21’
t IJン酸系エッチャントで除去し、第2層配線10
を形成する。
(発明の効果) 以上、詳細に説明したようにこの発明によれば、熱伝導
率が漏<、シかも光反射率の高い上ノーの金属の膜をス
ルーホール以外の領域に層間絶縁膜上に重畳したので、
元の一括照射によフ選択的な基板加熱が可能となるとと
もに層間絶縁膜と金属膜の温度差を大きくとることが可
能となり、メッキ析出速度の差も上記2独の膜の間で大
きくすることが可能となる。
これにともない、メッキ析出は条件を最適化すれば層間
絶縁膜/金属の膜界面で1゛々度よく制御でき、深さの
異なるスルーボールでも、最も深いスルーホールを埋め
込むに要するメッキ時間行えば、すべてのスルーホール
で平坦な埋め込みが笑現できる。
したがって、飛び越し結線を含む多層配線のごとき、ス
ルーホール深さが2〜3倍異なる場合にも適用可能であ
る。
【図面の簡単な説明】
第1図(功ないし第1図(d)はこの発明の多層配線の
製造方法の一実施例の工程説明図、第2図は同上多層配
線の製造方法に適用される無電解メッキを説明するため
の図、第3図は同上多層配線の製造方法を説明するため
のM、−si[鏡面反射率の分光特性を示す図、第4囚
は同上多層配線の製造方法を説明するための石英lNt
M造でレーザ照射した場合の表面上昇温度特性を示す図
、第5図は同上多層配線の製造方法に適用される無電解
メッキでのNiメッキ析出速度の浴温度依存性を示す図
、第6図<a>ないし第6図(e)は従来の多層配線の
製造方法の工程説明図である。 1・・・Si基板、2・・・段差t−:aする下地、3
・・・第1層M配線、4・・・層間栖縁膜、5・・・レ
ジスト、6・・・浅イスルーホール、7・・・深いスル
ーホール、10・・・第2層配線、21・・・上層の金
属、22・・・触媒、26・・・UV光、27・・・埋
め込み金属。 y26 !!!旬臀メダ1声の跋、明部 第2図 波長(nM) AI−5i、糖和配跡慴物令た拵1吐凹第3図 t41tlrnsec) 第4図 メ、ン彬谷−7A廣(”C) /Jj−ノー1/キ折l武亥のδ濯度依与竹−第5図 fJlje鑓配縄/1)nk’4sIT!l]第6図

Claims (1)

  1. 【特許請求の範囲】 (a)Si基板上に段差を有する下地を形成後第1層配
    線、層間絶縁膜および光反射率が高くかつ熱伝導率の高
    い上層の金属を順次形成する工程と、(b)上記上層の
    金属および層間絶縁膜に開孔して上記第1層配線に達す
    るスルーホールを形成する工程と、 (c)上記スルーホールの底部に触媒を付着させる工程
    と、 (d)スルーホールを形成したウェハを無電解メッキ浴
    に浸漬させて光を垂直に照射させて上記第1層配線の反
    射光を上記層間絶縁膜に吸収させることにより上記スル
    ーホール内に埋め込み金属を析出させる工程と、 (e)上記上層の金属を除去した後第2層配線を形成す
    る工程と、 よりなる多層配線の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214046A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体装置の製造方法
JP2003069085A (ja) * 2001-08-27 2003-03-07 Sony Corp 多層配線構造又は電極取り出し構造、電気回路装置、及びこれらの製造方法
WO2005104190A2 (en) * 2004-04-08 2005-11-03 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts, and semiconductor structures

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214046A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体装置の製造方法
JP2003069085A (ja) * 2001-08-27 2003-03-07 Sony Corp 多層配線構造又は電極取り出し構造、電気回路装置、及びこれらの製造方法
WO2005104190A2 (en) * 2004-04-08 2005-11-03 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts, and semiconductor structures
WO2005104190A3 (en) * 2004-04-08 2006-02-23 Micron Technology Inc Semiconductor processing methods for forming electrical contacts, and semiconductor structures
US7005379B2 (en) 2004-04-08 2006-02-28 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts
US7335935B2 (en) 2004-04-08 2008-02-26 Micron Technology, Inc. Semiconductor structures
US7713817B2 (en) 2004-04-08 2010-05-11 Micron Technology, Inc. Methods of forming semiconductor structures

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