JP4800657B2 - 多値記憶手段と多安定回路 - Google Patents
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Description
この多値記憶手段は多値(又は多進法)メモリー・セル、多値(又は多進法)メモリー、(外部)多値(又は多進法)情報保管手段または多安定回路として利用できる。
また、多値(又は多進法)論理回路、多値(又は多進法)演算回路、多値コンピューター(又は多進法コンピューター、特に4、8、『10』、16、32、64、「100」、128進法コンピューター等)、車内や無線や有線など各種の多値変調通信手段、多値記録手段あるいは多値(又は多進法)制御手段の構成要素として利用できる。
第2発明は、第1発明と同じ機能と効果を持ち、第1発明に比べて部品点数が少なく、構成が簡単な多値記憶手段に関する。
第3発明は、第1又は第2の多値記憶手段を多安定回路として用いた多安定回路に関する。
この問題点は次の問題を引き起こす。そのプル・アップ手段の電位より「接続される外部データ線」の電位の方が高いときプル・ダウン機能が無い為その外部データ線をプル・ダウンできない上に、そのプル・ダウン手段の電位より「接続される外部データ線」の電位の方が低いときプル・アップ機能が無い為その外部データ線をプル・アップできないので、または、反対にその「接続される外部データ線」の方がその充電電荷によって多値記憶手段の出入口手段部の電位をそのプル・アップ手段の電位より高くプル・アップしたり、そのプル・ダウン手段の電位より低くプル・ダウンしたりするので、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、あるいは、読出し時間の遅れ』や『不安定な動作』という問題を引き起こす。
これら問題は『接続される外部データ線の電位や充電電荷』だけでなく『その出入口手段に繋がる内部導線などからの漏洩電流』や『その外部データ線とその出入口手段を接続する選択用スイッチ・トランジスタ等の駆動電流(例:絶縁ゲート型FETのゲート・ソース間静電容量の充放電電流。)』等によっても引き起こされる。この事は前述の特許第2853041号の多値記憶手段でも同様である。
★(A)その順電圧分、各プル手段のオン電圧が増加する為に各出力電位、各出力電圧の差、違いが小さくなる結果、『雑音余裕度が小さくなり、次段回路(例:読出し回路等。)がノイズの影響を受け易くなり、入力電位、入力電圧に対応する入力数値などの判別を間違い易くなってしまう』。
★(B)その順電圧の存在によって各プル手段はその順電圧より小さくしっかりとプルできない為、出力しようとする本来の電源電位(又は電源電圧)付近で開放状態の様になるので、すなわち、出力インピーダンスが大きくなるので、『出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。
電源線V1〜電源線V(n−2)の各線に接続された「PMOS・FETとダイオードの直列回路」と「ダイオードとNMOS・FETの直列回路」はどちらも1方向性のオン・オフ制御スイッチング手段を構成し、オン駆動時でも逆方向電圧に対してオフを維持できる。
上記(n−1)個の2値C・MOSメモリーが連携してn値の記憶動作を行う際に電源短絡が起きない様にダイオードDU1〜DU(n−2)及びDL2〜DL(n−1)が接続されている。ふつう電位v0を数値『0』に、電位v1を数値『1』に、電位v2を数値『2』に、あとは同様に電位v(n−1)まで各電位を順々に各数値に対応させ、電位v(n−1)を数値『n−1』に対応させる。勿論ほかの使い方も可能である。
また、入出力端子Tioが電位v(n−1)を保持する時トランジスタQU1〜QU(n−1)はオンであるが、ダイオードDU1〜DU(n−2)がトランジスタQU(n−1)とトランジスタQU1〜QU(n−2)の電源短絡を阻止する。
更に、入出力端子Tioが電位v1を保持する時トランジスタQU1及びQL2〜QL(n−1)はオンであるが、ダイオードDL3〜DL(n−1)がトランジスタQL3〜QL(n−1)とトランジスタQL2の電源短絡を阻止する。
しかも、このとき「トランジスタQU1とダイオードDU1の直列回路」と「ダイオードDL2とトランジスタQL2の直列回路」の並列回路が実質的に双方向性プル手段つまり「プル・アップしたりプル・ダウンしたりする手段」を構成する。
あと同様に、入出力端子Tioが電位v2〜電位v(n−2)の各電位を保持する時に、同様な各並列回路が実質的に双方向性プル手段を構成する。
その結果、『雑音余裕度が小さくなり、次段回路(例:読出し回路等。)がノイズの影響を受け易くなり、入力電位、入力電圧に対応する入力数値等の判別を間違い易くなってしまう』。
言い換えると、そのプル手段はその順電圧より小さい電圧範囲内ではしっかりとプルすることができないので、そのプル手段が出力しようとする本来の電源電位(もしくは電源電圧)付近で開放状態の様になってしまう。すなわち、出力インピーダンスが大きくなってしまう。
その結果、『出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。これら2つの問題点は前述した各多値記憶手段にも有る。
(多値記憶手段、本発明者の先願同一発明、本願出願時において未公開。)
●●『可制御スイッチング手段』や『オン・オフ制御スイッチング手段』の定義:
★a)『電気学会 電気専門用語集 No.9 パワーエレクトロニクス』、著者:「電気学会 電気用語標準特別委員会」・「電気学会 半導体電力変換装置用語小委員会」、編者:(社)電気学会、(株)コロナ社が2000年2月28日改正版第1刷発行。
★b)『パワーエレクトロニクス回路』、著者:電気学会・半導体電力変換システム調査専門委員会・委員メンバー多数、編者:電気学会・半導体電力変換システム調査専門委員会、(株)オーム社が平成12年11月30日第1版第1刷発行。
従来の問題点は下記の通りてある。(課題)
★a)部品点数が多い。 (特許文献1の多値記憶手段)
★b)最高電位、最低電位の電位供給手段を除いた各電位供給手段と出入口手段(例:入出力端子など。)の間に出力用の双方向性プル手段が構成されていない為に、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、又は、読出し時間の遅れ』や『不安定な動作』という問題が起きる。 (特許文献1、2の各多値記憶手段)
★c)所定の各プル手段が『順電圧を伴うダイオード手段』を内蔵し、そのダイオード手段を介してプル動作する為、雑音余裕度が小さくなり、次段回路がノイズの影響を受け易くなり、入力数値等の判別を間違い易くなり、しかも、出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう。
(特許文献1〜2と前記・関連技術の各多値記憶手段)
(第1発明の目的)
★a)部品点数が少ない。
★b)最高電位、最低電位の電位供給手段を除いた各電位供給手段と出入口手段(例:入出力端子など。)の間に実質的に出力用の双方向性プル手段を構成できるので、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、読出し時間の遅れ』が無く、動作が安定する。
★c)各プル手段が「『順電圧を伴うダイオード手段』を内蔵していないので」あるいは「内蔵していても、そのダイオード手段にバイパス用のオン・オフ制御スイッチング手段が並列に設けられているので」、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難くなり、入力数値等の判別を間違い難くなり、しかも、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。
いつでも各分野では『同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストが望まれている』。第1発明でも同様である。 (課題)
そこで、第2発明は『第1発明の多値記憶手段と同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストで実現できる多値記憶手段』を提供することを目的としている。 (第2発明の目的)
■■ 第3発明が解決しようとする課題 ■■
第1又は第2発明の多値記憶手段を使った多安定回路を提供することを目的としている。
(第3発明の目的)
すなわち、第1発明は請求項1に記載した多値記憶手段である。第1電位供給手段〜第N電位供給手段において番号で隣り同士となる2つの電位供給手段の各間に2値記憶手段を1つずつ設けており、全部で(N−1)個の2値記憶手段が有る。電位的に上下関係にある前記2値記憶手段それぞれ同士が各電位供給手段間の電源手段を短絡しない様に請求項1に記載の通り特定の各出力プル・アップ・スイッチング手段に逆阻止用の第1オン・オフ制御スイッチング手段を1つずつ直列接続して出力プル・アップ用直列回路とし、同じく特定の各出力プル・ダウン・スイッチング手段に逆阻止用の第2オン・オフ制御スイッチング手段を1つずつ直列接続して出力プル・ダウン用直列回路としている。しかも、その第2〜第(N−1)電位供給手段のそれぞれに『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路』の並列回路が1つずつ接続されることになり、各並列回路が実質的に双方向性プル手段として機能する。
さらに、同じく支障が無い様に最下位の前記2値記憶手段を除いた各2値記憶手段ではその出力プル・ダウン・スイッチング手段がオンで、その『出力プル・ダウン・スイッチング手段と第2オン・オフ制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第2オン・オフ制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・ダウン・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第2オン・オフ制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・ダウン動作をする。
また、本多値記憶手段が第N電位を保持している時、第N電位の出力プル・アップ・スイッチング手段はオンで、第1電位の出力プル・ダウン・スイッチング手段と上記の各並列回路はオフである。
さらに、本多値記憶手段が第2電位から第(N−1)電位のうち、ある電位を保持している時、その電位を境にして『その電位とその電位以上の前記出力プル・ダウン・スイッチング手段すべて』と『その電位とその電位以下の前記出力プル・アップ・スイッチング手段すべて』はオン駆動される。ところが、これらがオン駆動されていても、上述の通り各第1オン・オフ制御スイッチング手段と各第2オン・オフ制御スイッチング手段の作用により逆方向電圧に対して『各前記出力プル・アップ用直列回路と各前記出力プル・ダウン用直列回路』はオフとなるので、その電位の前記並列回路だけが双方向にオンとなり、双方向性プル手段として機能するので、電源短絡は起きない。
すなわち、第2発明は請求項2に記載した多値記憶手段である。前述した第1発明の多値記憶手段において、第2電位〜第(N−1)電位の各電位供給手段では、その電位供給手段に接続される『出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路』がどちらも双方向性スイッチング手段つまり双方向性プル手段として機能し、両機能がだぶっているので、第2発明は『その各電位供給手段に2つずつ接続される前記直列回路のうち、どちらか片方ずつを取り外した構成の多値記憶手段』である。
ただし、その取外しにより開放になる「制御電極または制御端子」が有れば、1つの場合も含め、すべての「前記制御電極または制御端子」を前記出入口手段に接続する。
すなわち、第3発明は、第1又は第2発明の多値記憶手段を多安定回路として用いた多安定回路である。
その結果、第1発明の多値記憶手段には下記の効果が有る。
★a)特許第2853041号の多値記憶手段に比べて部品点数を少なくできる。
★b)最高電位、最低電位の電位供給手段を除いた各電位供給手段と出入口手段(例:入出力端子など。)の間に出力用の双方向性プル手段を構成できる。
★c)各プル手段が「『順電圧を伴うダイオード手段』を内蔵していないので」あるいは「内蔵していても、そのダイオード手段にバイパス用のオン・オフ制御スイッチング手段が並列に設けられているので」、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難く、入力数値等の判別を間違い難くなる。しかも、各プル手段がしっかりプルできるので、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。
また、実質的な双方向性プル手段それぞれは『接続される外部データ線の電位や充電電荷』だけでなく『その出入口手段に繋がる多値記憶手段内部の導線等からの漏洩電流』や『その外部データ線とその出入口手段を接続する選択用スイッチ・トランジスタ等の駆動電流(例:絶縁ゲート型FETのゲート・ソース間静電容量の充放電電流など。)』等が引き起こす同様の問題に対しても有効である。
■■ 第2発明の効果 ■■
このことによって、第1発明の多値記憶手段において『機能がだぶっている構成手段』をただ取り外す等しただけなので、第2発明は、第1発明の多値記憶手段の機能と効果をそのまま持ちつつ、少・部品点数、簡単な構成および低・製造コストを実現できる。
このことによって、第3発明の多安定回路の構成は第1又は第2発明の多値記憶手段の構成と全く同じで、ただ利用分野が広くなるだけなので、第3発明の多安定回路を多安定回路として利用することができる。
図1の各構成手段などは次の通り請求項1記載中の各構成手段などに相当する。
★a)電位v0〜電位v9それぞれが順々に同項記載中の第1電位〜第N電位それぞれに。
★b)電源線V0〜電源線V9それぞれが順々に同項記載中の第1電位供給手段〜第N電位供給手段それぞれに。
★c)入出力端子Tioが同項記載中の出入口手段に。
★d)電源線V0〜電源線V9の各・2電源線間に1つずつ接続されている9個の2値CMOSメモリーが同項記載中の2値記憶手段に。
★e)トランジスタ1c〜9cそれぞれが同項記載中の出力プル・アップ・スイッチング手段それぞれに。
★f)トランジスタ1d〜9dそれぞれが同項記載中の出力プル・ダウン・スイッチング手段それぞれに。
★g)トランジスタ1e〜8eそれぞれが同項記載中の第1オン・オフ制御スイッチング手段それぞれに。
★h)トランジスタ2f〜9fそれぞれが同項記載中の第2オン・オフ制御スイッチング手段それぞれに。
★i)トランジスタ「1c、1e」、「2c、2e」……、「8c、8e」の各直列回路が同項記載中の出力プル・アップ用の各直列回路に。
★j)トランジスタ「2f、2d」、「3f、3d」……、「9f、9d」の各直列回路が同項記載中の出力プル・ダウン用の各直列回路に。
例えば入出力端子Tioが電位v1を保持している時トランジスタ「2a〜9a、2d〜9d、1c、1b」はオンで、トランジスタ「2c〜9c、2b〜9b、1a、1d」はオフだから、トランジスタ「1e〜8e、2f」はオンで、トランジスタ「3f〜9f」はオフである。
その結果、これらトランジスタが電源線同士を短絡することは無い。つまり、電源短絡は起きない。この電位v1保持の時、オンであるトランジスタ「2f、2d、1c、1e」が電源線V1と入出力端子Tioの間を双方向に導通し、これらトランジスタが双方向性プル手段(プル・アップ又はプル・ダウンする手段)として機能し、実質的に双方向性プル手段を構成する。この様な双方向性プル手段は電位v1保持の時だけでなく電位v2〜v8の各電位保持の時も同様に構成される。
実施例1の使い方は例えば電位v0を数値「0」、電位v1を数値「1」、電位v2を数値「2」、……、電位v9を数値「9」に対応させて用いる。各電源電位を任意の符号又は意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「0」〜「9」の代わりに数値「−2」〜「7」でも、文字「a」〜「j」でも良い。他の実施例の使い方も同様である。
また、書込み時と読出し時に外部データ線を選択用スイッチ・トランジスタ等で入出力端子Tioに接続するが、本発明の多値記憶手段をメモリー・セルとして使う時ワード選択方式を利用することができる。
さらに、本発明の多値記憶手段の書込みは入出力端子Tioをプル・アップ又はプル・ダウンして「その書込み数値等に対応する電位または電圧」に保持して行い、その読出しは入出力端子Tioの電位もしくは電圧を判別してその数値等を読み出す。
それから、オン駆動電圧極性が各FETと同じなら、各FETの代わりに『両主電極の役割がその印加電圧の方向によって互いに入れ換わることができるノーマリィ・オフの制御電極絶縁型スイッチング手段』を1つずつ使用できる。
一方、トランジスタ2f〜9fそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V9(又は電源線V9より電位の高い電源線等)に接続しても良い。
同様に、トランジスタ1e〜8eそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V0(又は電源線V0より電位の低い電源線等)に接続しても良い。
ところで、逆阻止用のトランジスタ「1e〜8e、2f〜9f」それぞれはそのドレイン・ソース間の印加電圧方向によりそのドレインとソースの役割が互いに入れ換わっているが、そのドレイン・バックゲート間PN接合を内蔵ダイオードとして積極的に利用しても構わない。この場合、逆阻止用の各トランジスタがオンのとき、そのオン抵抗とその内蔵ダイオードは並列回路を構成する。この事は後述するMOS・FETを使う各実施例でも同様である。
ほかにも、「トランジスタ1c、1eの直列回路」と「トランジスタ2f、2dの直列回路」はどちらも双方向性プル手段として機能し、2つの機能はだぶっている。同様に、「トランジスタ2c、2eの直列回路とトランジスタ3f、3dの直列回路」、「トランジスタ3c、3eの直列回路とトランジスタ4f、4dの直列回路」………、「トランジスタ8c、8eの直列回路とトランジスタ9f、9dの直列回路」それぞれについても同じ事が言えて、各「2つの機能」はだぶっている。 →→ 段落番号[0037]前半。
あとは同様に、「電源と2値メモリーの取外し、電源線の共通化、および、各ゲートの接続し直し」を順々にして行くと7値〜3値の各多値記憶手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数(例えばN値のNのこと。10値なら10。以後こう呼ぶ。)の違う実施例を構成できる。 (派生実施例)
もちろん、これらの多値記憶手段は多安定回路(第3発明)として利用することができる。
この多値記憶手段は4安定の多安定回路つまり4安定回路(第3発明)として利用することができる。
この場合、トランジスタ1c〜8cそれぞれのバックゲートはそのソースに接続するか、又は、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V9(又は電源線V9より電位の高い電源線など)に接続する。
同様にトランジスタ2d〜9dそれぞれのバックゲートもそのソースに接続するか、又は、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V0(又は電源線V0より電位の低い電源線など)に接続する。
その一方、トランジスタ1e〜8eそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より低い電源線など」に接続し直しても構わない。
そして、トランジスタ2f〜9fそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より高い電源線など」に接続し直しても構わない。
尚、図4で符号t1〜t5に関して同じ符号を付した導線同士は接続状態に有る。この10値の多値記憶手段は10安定の多安定回路つまり10安定回路(第3発明)として利用することができる。
その記憶内容を読み出すとき、その読出し手段の電位(又は電圧)判別手段の入力抵抗は大きいから、オン駆動の各トランジスタはオーバー・ドライブされ、過飽和状態にあり、そのオン電圧はダイオードの順電圧に比べて小さい。この事は後述する実施例6〜7でも同様である。
この5値の多値記憶手段は5安定の多安定回路つまり5安定回路(第3発明)として利用することができる。
この4値の多値記憶手段は4安定の多安定回路つまり4安定回路(第3発明)として利用することができる。
この5値の多値記憶手段は5安定の多安定回路つまり5安定回路(第3発明)として利用することができる。
すなわち、それは電源線V9・電源線V8間2値メモリー、電源線V1・電源線V0間2値メモリー及び入出力端子Tioを接続する等した3値記憶手段である。
他の各実施例でも同様にその最上位の2値メモリー、最下位の2値メモリー及び入出力端子Tioだけ残して両2値メモリーを上下に直結する等して3値記憶手段を構成することができる。 (派生実施例)
これらの3値の多値記憶手段は3安定の多安定回路つまり3安定回路(第3発明)として利用することができる。
この3値の多値記憶手段は3安定の多安定回路つまり3安定回路(第3発明)として利用することができる。
この3値の多値記憶手段は3安定の多安定回路つまり3安定回路(第3発明)として利用することができる。
図1の実施例ではトランジスタ1c、1eの直列回路とトランジスタ2f、2dの直列回路はどちらも双方向性プル手段として機能し、機能がだぶっているので、どちらか片方を取り外すことができる。同様に、「トランジスタ2c、2eの直列回路とトランジスタ3f、3dの直列回路」、「トランジスタ3c、3eの直列回路とトランジスタ4f、4dの直列回路」………、「トランジスタ8c、8eの直列回路とトランジスタ9f、9dの直列回路」それぞれについても同じ事が言えて、どちらかの直列回路を片方ずつ取り外すことができる。
同様に、第1発明の実施例1〜4、8〜10それぞれにおいても「同様な2直列回路」毎(ごと)にその2つの機能がだぶっているので、その各2直列回路のうち、どちらか片方ずつ取り外すことができ、その取外しによりその実施例は第2発明の多値記憶手段の実施例(派生実施例)になる。ただし、その取外しにより開放となる「制御電極または制御端子」が有れば、1つの場合も含め、すべての「前記制御電極または制御端子」を入出力端子Tioに接続する。
当然の事ながら、これらの多値記憶手段も第3発明の多安定回路として利用することができる。
又は、実施例3においてトランジスタ1c、1e、2c、2eを取り外し、その取外しにより開放となるトランジスタ1a、2aの両ゲートを入出力端子Tioに接続した4値の多値記憶手段である。
この4値の多値記憶手段も4安定の多安定回路つまり4安定回路(第3発明)として利用することができる。
また、記憶内容の書込み又は読出しは入出力端子を使わず、各図左側の2値インバーター側からもできるし、両側からも可能である。
さらに、例えばMOS・FETとダイオードの直列回路よりPMOSとNMOSの直列回路の方がオン電圧の面で有利である。なぜなら、ダイオードだと必ず順電圧分の電圧降下を考慮する必要が有るが、その直列回路では両オン抵抗の和で済むので、各オン抵抗を小さくすれば済むし、読出し判別用ソース電流やシンク電流は小さい為有利だからである。
Claims (3)
- 3又は3以上の所定の複数をNで表わしたときに、
第1電位から第N電位まで番号順に電位が高くなって行くN個の電位を供給する第1電位供給手段〜第N電位供給手段を有し、
「『そこから書込み信号を入力したり、読出し信号を出力したりする出入口手段』と、『ノーマリィ・オフで、オン・オフ制御可能な出力プル・アップ・スイッチング手段』と、『ノーマリィ・オフで、オン・オフ制御可能な出力プル・ダウン・スイッチング手段』を有する2値記憶手段」を1つずつ、番号で隣り同士となる2つの前記電位供給手段の間それぞれに設け、
最上位の前記2値記憶手段を除く各前記2値記憶手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィ・オフで、オン駆動電圧極性がプラスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、1つ上位の前記2値記憶手段の補出力を駆動信号とする第1オン・オフ制御スイッチング手段」の直列回路を用い、
最下位の前記2値記憶手段を除く各前記2値記憶手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィ・オフで、オン駆動電圧極性がマイナスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、1つ下位の前記2値記憶手段の補出力を駆動信号とする第2オン・オフ制御スイッチング手段」の直列回路を用い、
すべての前記出入口手段を接続して1つの出入口手段にまとめたことを特徴とする多値記憶手段。 - 前記第2電位供給手段〜前記第(N−1)電位供給手段の各電位供給手段において、その電位供給手段に接続される「出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路」がどちらも双方向性プル手段として機能し、その2つの機能がだぶっている場合に、
その各電位供給手段に2つずつ接続される前記直列回路のうち、どちらか片方ずつ取り外し、
その取外しにより開放になる「制御電極または制御端子」が有れば、1つの場合も含め、すべての「前記制御電極または制御端子」を前記出入口手段に接続することを特徴とする請求項1記載の多値記憶手段。 - 請求項1又は2記載の多値記憶手段を多安定回路として用いることを特徴とする多安定回路。
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