JP4795284B2 - 低歪のd級増幅器 - Google Patents
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Description
本出願は、2006年3月22日に出願された米国仮出願第60/785105号の利益を主張し、それは、参照することによりそっくりそのまま本願に組み込まれる。
V120=g*(R/2)*Vin+VDC/2 …(1)
パルス幅変調信号140がハイの場合;
I122=(VCD-V120)/(R2+ΔR2)-V120/(R2-ΔR2) …(2)
パルス幅変調信号140がロウの場合;
I122’=(VCD-V120)/(R2−ΔR2)-V120/(R2+ΔR2) …(3)
パルス幅変調信号140がハイの場合;
I122=(-VCD*ΔR2-g*R*Vin*R2)/(R22-ΔR22) …(4)
パルス幅変調信号140がロウの場合;
I122’=(VCD*ΔR2-g*R*Vin*R2)/(R22-ΔR22) …(5)
パルス幅変調信号140がハイの場合;
V132=VDC*(R1+ΔR1)/2R1=VDC/2+VDC*ΔR1/2R1 …(6)
パルス幅変調信号140がロウの場合;
V132’=VDC*(R1+ΔR1)/2R1=VDC/2-VDC*ΔR1/2R1 …(7)
A130=VDC*ΔR1/R1 …(8)
このように、ランプ信号130のパラメータリミットは第1抵抗分圧器(抵抗260および262として示される)の第1抵抗値R1と第2抵抗値ΔR1によって規定される。一実施形態において、上述のランプ信号130のパラメータリミットは、ランプ信号130の振幅A130を含む。
ΔQ=C230*A130=-I122*T1=I122’*T2 …(9)
従って、式(3)および(4)を式(9)に代入すると、次の式が得られる。
VDC*(T2-T1)/(T2+T1)=g*R*R2/ΔR2*Vin …(10)
V190=T1/(T1+T2)*VDC-T2/(T1+T2)*VDC
=(T1-T2)/(T1+T2)*VDC …(11)
従って、増幅器100の利得は次のようである。
A=V190/Vin=-g*R*R2/ΔR2 …(12)
fsw=1/(T1+T2)=1/((-C230*A130/I122)+(C230*A130/I122’)) …(13)
式(2)および(3)を式(13)に代入すると、スイッチング周波数は次のようになる。
fsw=(VDC2*ΔR22-g2*R2*Vin2*R22)/(C230*A130(R22-ΔR22)*2*VDC*ΔR2) …(14)
式(8)を式(14)に代入すると、スイッチング周波数は次のようになる。
fsw=R1*ΔR2/(2*C230*ΔR1*(R22-ΔR22))-g2*R2*Vin2*R22*R1/(2*C230*ΔR1*VDC2*ΔR22*(R22-ΔR22)) …(15)
仮に、K1=R1*ΔR2/(2*C230*ΔR1*(R22−ΔR22))とし、且つ、K2=g2*R2*R22*R1/(2*C230*ΔR1*ΔR22*(R22−ΔR22))とすれば、式(15)は次のようになる。
fsw=K1-K2*(Vin/VDC)2 …(16)
101 変換段
102 統合段
103 比較段
160 出力段
180 増幅段
Claims (12)
- 電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号及びヒステリシス信号に基づきパルス幅変調信号を生成する増幅段と、
前記電源端子に接続され、前記パルス幅変調信号を入力して出力を生成する出力段と
を備え、
前記ランプ信号及び前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記増幅段は、第1回路を備え、該第1回路は、前記入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成し、
前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続され、統合信号を生成する抵抗分圧器を更に備え、
前記増幅段は、第2回路を更に備え、該第2回路は、前記第1回路から前記変換信号を入力すると共に前記フルブリッジ回路から前記統合信号を入力し、これら信号から前記ランプ信号を生成する増幅器。 - 電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号及びヒステリシス信号に基づ
きパルス幅変調信号を生成する増幅段と、
前記電源端子に接続され、前記パルス幅変調信号を入力して出力を生成する出力段と
を備え、
前記ランプ信号及び前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベ
ルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続され、前記ヒステリシス信号を生成する抵抗分圧器を更に備えた増幅器。 - 前記第1回路は、前記第2回路に接続された演算増幅器を備え、該演算増幅器は、前記入力信号を入力電流に変換する請求項1記載の増幅器。
- 前記第1回路は、前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続された抵抗分圧器を備え、該抵抗分圧器は、前記演算増幅器から前記入力電流を入力し、前記電源の半分の電圧レベルに設定された前記変換信号を生成する請求項3記載の増幅器。
- 前記抵抗分圧器は、
第1抵抗値よりも第2抵抗値だけ小さな値を有する第1抵抗と、
前記第1抵抗値に前記第2抵抗値を加えた値を有する第2抵抗と
を備えた請求項2記載の増幅器。 - 前記抵抗分圧器は、
第1抵抗値に第2抵抗値を加えた値を有する第1抵抗と、
前記第1抵抗値よりも前記第2抵抗値だけ小さな値を有する第2抵抗と
を備えた請求項1記載の増幅器。 - 前記ランプ信号のパラメータリミットは、前記抵抗分圧器の前記第1抵抗値および前記第2抵抗値によって規定される請求項5記載の増幅器。
- 前記パラメータリミットは振幅を含む請求項7記載の増幅器。
- 電源を入力するための電源端子と、
前記電源端子に接続され、増幅された出力を生成するためのフルブリッジ回路と、
入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成する変換段と、
前記変換段から前記変換信号を入力すると共に前記フルブリッジ回路から統合信号を入力し、これら信号からランプ信号を生成する統合段と、
前記統合段から前記ランプ信号を入力すると共に前記フルブリッジ回路からヒステリシス信号を入力して、前記フルブリッジ回路を駆動するためのパルス幅変調信号を生成する比較段と、
前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続され、前記ヒステリシス信号を生成する第1抵抗分圧器と、
前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続され、前記統合信号を生成する第2抵抗分圧器と
を備え、
前記ランプ信号および前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化する増幅器。 - 前記変換段は、前記統合段に接続された演算増幅器を備え、該演算増幅器は、前記入力信号を入力電流に変換する請求項9記載の増幅器。
- 前記変換段は、前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続された抵抗分圧器を備え、該抵抗分圧器は、前記演算増幅器から前記入力電流を入力して、前記電源の半分の電圧レベルに設定された前記変換信号を生成する請求項10記載の増幅器。
- オーディオ信号を入力する増幅器と、
前記増幅器に接続され、前記オーディオ信号を可聴音に変換するスピーカと
を備え、
前記増幅器は、
電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号およびヒステリシス信号に基づきパルス幅変調信号を生成する増幅段と、
前記パルス幅変調信号を入力して出力を生成する出力段とを備え、
前記ランプ信号および前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記増幅段は、第1回路を備え、該第1回路は、前記入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成し、
前記フルブリッジ回路の第1スイッチングノードと第2スイッチングノードとの間に接続され、統合信号を生成する抵抗分圧器を更に備え、
前記増幅段は、第2回路を更に備え、該第2回路は、前記第1回路から前記変換信号を入力すると共に前記フルブリッジ回路から前記統合信号を入力し、これら信号から前記ランプ信号を生成するオーディオシステム。
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