JP4775467B2

JP4775467B2 - 高圧電源

Info

Publication number: JP4775467B2
Application number: JP2009068541A
Authority: JP
Inventors: 和司朱宮; 勝己犬飼
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2011-09-21
Anticipated expiration: 2029-03-19
Also published as: US8285163B2; JP2010224019A; US20100239291A1

Description

本発明は、画像形成装置の現像ローラに現像バイアスを印加する高圧電源に関し、詳しくは、現像ローラに印加される現像バイアスを検出し、その現像バイアスが所定の目標値に近付くように制御電圧を調整する高圧電源に関する。

従来より、電子写真方式で画像を形成する画像形成装置では、所定のバイアスを各部に印加する高圧電源が使用されている。例えば、帯電ローラや転写ローラにバイアスを印加する高圧電源は、その帯電ローラや転写ローラに流れる電流が一定となるようにバイアス電圧が制御される。

そこで、この種の高圧電源では、帯電ローラまたは転写ローラのバイアス電圧が短時間で急激に減少した場合に、結露が生じて帯電ローラまたは転写ローラのインピーダンスが低下したと判断することが提案されている（例えば、特許文献１参照）。

特開平９−３２５５３８号公報

ところが、この方法は、帯電ローラまたは転写ローラ自体に結露が生じたのを検出するのには有効であるが、高圧電源自身の内部で結露が生じた場合には検出できない。また、現像ローラに現像バイアスを印加する高圧電源に関しては、結露の検出に関わる技術を開示した公知文献が見当たらない。そこで、本発明は、画像形成装置の現像ローラに現像バイアスを印加する高圧電源において、高圧電源自身の内部で結露が生じたことを検出可能にすることを目的としてなされた。

上記目的を達するためになされた本発明は、画像形成装置の現像ローラに現像バイアスを印加する高圧電源であって、入力された制御電圧に応じた現像バイアスを上記現像ローラに印加する現像バイアス印加手段と、上記現像ローラに印加される現像バイアスを検出する現像バイアス検出手段と、上記現像バイアス検出手段が検出する現像バイアスが所定の目標値に近付くように上記現像バイアス印加手段に入力される制御電圧を調整する制御電圧調整手段と、上記制御電圧に基づいて、上記現像バイアス印加手段の結露を判断する結露判断手段と、上記制御電圧を記憶する制御電圧記憶手段と、を備え、上記結露判断手段は、上記制御電圧記憶手段に記憶された上記制御電圧に基づき、所定時間内における上記制御電圧の変化量が所定値以上である場合に、上記現像バイアス印加手段の結露を判断して当該結露に対応したエラー表示を行うことを特徴としている。

このように構成された本発明では、現像バイアス印加手段は、入力された制御電圧に応じた現像バイアスを現像ローラに印加する。そこで、本発明では、現像ローラに印加される現像バイアスを現像バイアス検出手段が検出し、その現像バイアスが所定の目標値に近付くように上記制御電圧を制御電圧調整手段が調整する。このため、上記現像バイアスを目標値に制御することができる。また、結露判断手段は、上記のように調整される制御電圧に基づいて、上記現像バイアス印加手段の結露を判断する。

すなわち、現像バイアス印加手段を構成する回路等で結露が生じると、現像バイアスを目標値に近付けるように調整される上記制御電圧が、結露が生じていない場合には取り得ないような急激な変化を起す場合がある。そこで、結露判断手段は、上記制御電圧に基づいて現像バイアス印加手段の結露を判断するのである。また、現像ローラはトナーに埋まった状態で使用され、印字枚数の影響も受けないので、現像ローラ自身の結露・劣化等によって上記制御電圧が変化することは少ない。このため、上記制御電圧を参照することにより、高圧電源自身の内部で結露が生じたことを良好に判断することができる。

また、本発明は、上記制御電圧を記憶する制御電圧記憶手段を、更に備え、上記結露判断手段は、上記制御電圧記憶手段に記憶された上記制御電圧に基づき、所定時間内における上記制御電圧の変化量が所定値以上である場合に、上記現像バイアス印加手段の結露を判断して当該結露に対応したエラー表示を行う。

すなわち、現像バイアス印加手段で結露が生じると、上記制御電圧は、結露が生じていない場合には取り得ないような速度で急激に変化する場合がある。そこで、例えば、現像バイアス印加手段の回路構成等に応じて、結露が生じていない場合には上記所定時間内に取り得えないような上記制御電圧の変化量が予め所定値として設定されている場合、結露判断手段は、上記所定時間内における上記制御電圧の変化量が上記所定値以上である場合に現像バイアス印加手段の結露を判断して、当該結露に対応したエラー表示を行うのである。このため、高圧電源自身の内部で結露が生じたことを一層正確に判断して当該結露に対応したエラー表示を行うことができる。

更に、上記高圧電源において、上記現像バイアス印加手段を構成する電気回路の、基板表面に露出した導電部の間隔が、上記現像バイアス検出手段を構成する電気回路の、基板表面に露出した導電部の間隔よりも短くてもよい。

結露による電気回路への影響は、導電部の間に露による漏れ電流が流れることによって生じるが、上記のように導電部の間隔を設定した場合、現像バイアス検出手段に結露による影響が出る前に、現像バイアス印加手段に結露による影響が出る。従って、正確な現像バイアスを検出してその現像バイアスに対応する制御電圧の調整がなされている間に、現像バイアス印加手段の結露を判断することができ、現像バイアス印加手段の結露を一層正確に判断することができる。なお、上記現像バイアス印加手段を構成する電気回路と上記現像バイアス検出手段を構成する電気回路とは、同一の基板に設けられてもよく、異なる基板に設けられてもよい。

本発明が適用された高圧電源の構成を表す説明図である。その高圧電源の出力電圧を一定に保つ制御が行われた場合のＤＥＶ負荷に関わる出力インピーダンスと制御電圧の関係を表す説明図である。その高圧電源を構成する部品のフットパターンを表す説明図である。その高圧電源で実行される結露判断処理を表すフローチャートである。

（高圧電源の構成）
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明が適用された高圧電源１の構成を表す説明図である。図１に示すように、本実施の形態の高圧電源１は、電子写真方式で画像を形成する画像形成装置の、帯電器（以下、ＣＨＧ負荷という）５１と、現像ローラ（以下、ＤＥＶ負荷という）５２とに、帯電バイアスと現像バイアスとを印加するものである。なお、ＣＨＧ負荷５１，ＤＥＶ負荷５２は、高圧電源１の外部に設けられているが、図１では、便宜上、それらを抵抗器の記号により高圧電源１の枠内に記載した。

図１に示すように、この高圧電源１は、制御電圧調整手段及び結露判断手段の一例としてのＣＰＵ２を、制御電圧記憶手段の一例としてのＲＡＭ３，ＮＶＲＡＭ４に接続してなる制御系と、２４Ｖの直流電圧を昇圧してＣＨＧ負荷５１に印加する帯電バイアスを発生する昇圧回路５とを備えている。ＣＰＵ２が出力するデジタル信号は、Ｄ／Ａ変換器（Ｄ／ＡＣｏｎｖｅｒｔｅｒ）７を介して昇圧回路５等にアナログ信号として入力される。

例えば、ＣＰＵ２が出力する所定のデジタル信号がＤ／Ａ変換器７を介してアナログの制御電圧ＣＨＧ＿ＣＮＴとして昇圧回路５に入力されると、昇圧回路５では、内蔵したトランス（図示省略）の一次側の通電タイミングがその制御電圧ＣＨＧ＿ＣＮＴに応じて調整され、二次側のＣＨＧ負荷５１に印加される帯電バイアスが所定電圧（例えば７ｋＶ）に制御される。また、ＣＰＵ２が出力する他の所定のデジタル信号は、Ｄ／Ａ変換器７を介してアナログの制御電圧ＤＥＶ＿ＣＮＴに変換され、後述のトランジスタ９（現像バイアス印加手段の一例）のエミッタに入力されている。

上記帯電バイアスを出力する昇圧回路５の出力端子は、抵抗器１１，１２，１３を順次経由して接地され、この抵抗器１１と抵抗器１２との間の点Ｐにおける電圧が、ＤＥＶ負荷５２とコンデンサ１４とからなる並列回路に現像バイアスとして印加されている。また、上記点Ｐの電圧は、トランジスタ９のコレクタにも印加されている。更に、トランジスタ９のコレクタとベースとは抵抗器１６を介して接続され、トランジスタ９のベースは、抵抗器１７を介して接地されると共に抵抗器１８を介して５Ｖの直流電源に接続されている。このため、上記制御電圧ＤＥＶ＿ＣＮＴを上昇させてトランジスタ９のコレクタ−エミッタ間を流れる電流を制限すると、点Ｐの電位、すなわち現像バイアスが上昇する。

また、現像バイアス検出手段の一例としての抵抗器１２と抵抗器１３との間の電位は、フィードバック電位ＤＥＶ＿ＦＢとしてＣＰＵ２に入力されている。ＣＰＵ２は、図示省略した周知の高圧制御処理により、このフィードバック電位ＤＥＶ＿ＦＢに応じて制御電圧ＤＥＶ＿ＣＮＴを調整することにより、現像バイアスを所定の目標値（例えば４００Ｖ）に近付くように制御している。

このため、図２に示すように、現像バイアスの印加に関わる回路の出力インピーダンスが小さくなるほど、制御電圧ＤＥＶ＿ＣＮＴは高い値に制御される。なお、制御電圧ＤＥＶ＿ＣＮＴは、電源電圧ＶＣＣ（上記例では５Ｖ）を上回ることはなく、トランジスタ９の特性によって決まる不活性領域の上限値Ｖ０（例えば０．７Ｖ）を下回ることはない。また、高圧電源１に結露等が生じていない通常状態では、制御電圧ＤＥＶ＿ＣＮＴは図２に示すＶ０〜Ｖ１（例えば４．８Ｖ）の範囲で調整される。

ところが、高圧電源１に結露が生じて上記出力インピーダンスが異常に低下すると、制御電圧ＤＥＶ＿ＣＮＴはＶ１を超えてしまう場合がある。例えば、トランジスタ９のコレクタ−エミッタ間に結露による漏れ電流が生じたり、コンデンサ１４の端子間に結露による漏れ電流が生じると、上記出力インピーダンスが低下する。そこで、本実施の形態では、電圧Ｖ１〜ＶＣＣの範囲Ａを、結露を判断するための所定の範囲としてＮＶＲＡＭ４に記憶している。また、高圧電源１に結露が生じて上記出力インピーダンスが異常に低下すると、一定時間（例えば１００秒）における制御電圧ＤＥＶ＿ＣＮＴの変化量（上昇幅）が異常に大きくなる。そこで、本実施の形態では、結露が生じていない場合には上記一定時間内に取り得ないような変化量を、所定値ＢとしてＮＶＲＡＭ４に記憶している。

更に、上記出力インピーダンスに影響を及ぼすトランジスタ９やコンデンサ１４よりも、フィードバック電位ＤＥＶ＿ＦＢを検出するための抵抗器１２，１３が先に結露してしまうと、結露の判断が正確にできない。そこで、本実施の形態では、図３（Ａ），（Ｂ）に示すように、トランジスタ９，コンデンサ１４を構成するチップ部品９Ａ，１４Ａの外周からフットパターン９Ｂ，１４Ｂが基板表面に露出した間隔ＬＡを、抵抗器１２，１３を構成するチップ部品１２Ａ，１３Ａの外周からフットパターン１２Ｂ，１３Ｂが基板表面に露出した間隔ＬＢよりも短くしている。なお、図３（Ａ），（Ｂ）において、９Ｃ，１４Ｃ，１２Ｃ，１３Ｃは、フットパターン９Ｂ，１４Ｂ，１２Ｂ，１３Ｂがレジストで覆われた部分である。

このため、高圧電源１の内部で結露が生じた場合、抵抗器１２，１３よりもトランジスタ９，コンデンサ１４に先に影響が表れ、上記出力インピーダンスの低下を良好に検出することができる。なお、チップ部品９Ａ，１４Ａ，１２Ａ，１３Ａが電気回路の一例に相当し、フットパターン９Ｂ，１４Ｂ，１２Ｂ，１３Ｂが導電部の一例に相当する。

（高圧電源における処理及び効果）
次に、ＣＰＵ２が、そのＣＰＵ２に内蔵されたＲＯＭに記憶されたプログラムに基づいて実行する結露判断処理について説明する。図４は、この結露判断処理を表すフローチャートである。なお、この処理は、画像形成装置の電源が投入されると開始される。

図４に示すように、この処理では、先ず、Ｓ１（Ｓはステップを表す：以下同様）にて、別ルーチンによる高圧制御処理の開始が指示される。なお、この高圧制御処理とは、前述のように、フィードバック電位ＤＥＶ＿ＦＢに応じて制御電圧ＤＥＶ＿ＣＮＴを調整することにより、現像バイアスを所定の目標値に近付くように制御する処理である。

続くＳ２では、上記高圧制御処理によって調整された制御電圧ＤＥＶ＿ＣＮＴの値が前述の範囲Ａ（図２参照）に入るような異常値であるか否かが判断される。制御電圧ＤＥＶ＿ＣＮＴの値が異常でない場合は（Ｓ２：Ｎ）、処理はＳ３へ移行し、そのときの制御電圧ＤＥＶ＿ＣＮＴの値がＲＡＭ３に記憶される。続くＳ４では、Ｓ３にてＲＡＭ３に記憶された上記一定時間前の制御電圧ＤＥＶ＿ＣＮＴと比較して、制御電圧ＤＥＶ＿ＣＮＴが上記所定値Ｂ（図２参照）以上大きくなっているか否かが判断される。そして、制御電圧ＤＥＶ＿ＣＮＴが一定時間前の制御電圧ＤＥＶ＿ＣＮＴと比較して所定値Ｂ以上大きくなっていない場合は（Ｓ４：Ｎ）、処理は前述のＳ２へ移行する。また、処理の開始直後で、上記一定時間前の制御電圧ＤＥＶ＿ＣＮＴの値がＲＡＭ３に記憶されていない場合も、Ｓ４では否定判断されて処理はＳ２へ移行する。

高圧電源１に結露等が生じていない場合は、通常、Ｓ２〜Ｓ４の処理が繰り返し実行される。すると、その間に、前述の高圧制御処理によって現像バイアスが上記目標値に制御され、画像形成装置による印字（画像形成）が必要に応じて実行される。ところが、画像形成装置の筐体が冷えた状態から電源が投入されることによって外気若しくは定着器の熱が筐体内に循環した場合などには、高圧電源１を構成する回路に結露が生じる場合がある。すると、上記出力インピーダンスが異常に低下して、制御電圧ＤＥＶ＿ＣＮＴが、範囲Ａに入る異常値を示したり（Ｓ２：Ｙ）、一定時間前の制御電圧ＤＥＶ＿ＣＮＴと比較して所定値Ｂ以上大きくなったりする（Ｓ４：Ｙ）。

そこで、その場合（Ｓ２：ＹまたはＳ４：Ｙ）、処理はＳ５へ移行し、画像形成装置が印字中であるか否かが判断される。そして、印字中の場合は（Ｓ５：Ｙ）、Ｓ７にて印字が終了するまで待機した後、印字中でない場合はそのまま即座に（Ｓ５：Ｎ）、処理はＳ８へ移行する。Ｓ８では、前述の高圧制御処理がストップされ、続くＳ９では、結露エラーが発生したと判断されて画像形成装置の表示パネルに「結露」と表示され、処理が終了する。このため、高圧電源１における結露により現像バイアスが低下して印字品質に影響が及ぶ前に、結露が発生したことを使用者に告知することができる。

なお、上記処理において、Ｓ２，Ｓ４の処理が結露判断手段に、上記高圧制御処理が制御電圧調整手段に、それぞれ相当する処理である。また、Ｓ３では、制御電圧ＤＥＶ＿ＣＮＴの値をＮＶＲＡＭ４に記憶して、Ｓ４ではそのＮＶＲＡＭ４に記憶された一定時間前の制御電圧ＤＥＶ＿ＣＮＴと比較を行ってもよい。

このように、本実施の形態の高圧電源１では、高圧電源１に結露等が生じていない通常状態では取り得ないような範囲Ａに、制御電圧ＤＥＶ＿ＣＮＴが達したときや（Ｓ２：Ｙ）、その制御電圧ＤＥＶ＿ＣＮＴの変化量が、結露が生じていない場合には上記一定時間内に取り得ないような所定値Ｂとなった場合には（Ｓ４：Ｙ）、高圧電源１自身の内部で結露が生じたことを判断することができる（Ｓ９）。なお、上記範囲Ａや所定値Ｂは、高圧電源１の回路構成等に応じて予め設定されている。

このため、本実施の形態では、高圧電源１の内部で結露が生じたことを正確かつ迅速に判断することができ、その結露により現像バイアスが低下して印字品質に影響が及ぶ前に、結露が発生したことを使用者に告知することができる。また、上記実施の形態では、フットパターン９Ｂ，１４Ｂが露出した間隔ＬＡをフットパターン１２Ｂ，１３Ｂが露出した間隔ＬＢよりも短くしているので、正確なフィードバック電位ＤＥＶ＿ＦＢを検出してそのＤＥＶ＿ＦＢに対応する制御電圧ＤＥＶ＿ＣＮＴの調整がなされている間に上記結露を判断することができ、上記結露を一層正確に判断することができる。

更に、現像ローラはトナーに埋まった状態で使用され、印字枚数の影響も受けないので、現像ローラ自身の結露・劣化等によって制御電圧ＤＥＶ＿ＣＮＴが変化することは少ない。しかも、現像ローラによって構成されるＤＥＶ負荷５２は、例えば１００ＭΩとインピーダンスが高く、通電すべき電流も少なくて済む。このため、上記制御電圧ＤＥＶ＿ＣＮＴを参照することにより、高圧電源１の内部で結露が生じたことを極めて良好に判断することができる。

なお、本発明は上記実施の形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、高圧電源の回路構成としては上記実施の形態以外にも種々の形態が考えられ、現像バイアスの印加に関わる回路の出力インピーダンスが小さくなるほど制御電圧が低い値に調整されるような回路構成であってもよい。また、上記実施の形態と同様の回路構成であっても、結露が生じる箇所によっては制御電圧が異常に低下する可能性もある。そこで、制御電圧が異常に低い値となったり、制御電圧の一定時間における下降幅が異常に大きい場合に、上記結露が生じたと判断してもよい。

１…高圧電源５…昇圧回路９…トランジスタ
９Ａ，１２Ａ，１３Ａ，１４Ａ…チップ部品
９Ｂ，１２Ｂ，１３Ｂ，１４Ｂ…フットパターン
１１，１２，１３，１４，１６，１７，１８…抵抗器
５１…ＣＨＧ負荷５２…ＤＥＶ負荷

Claims

画像形成装置の現像ローラに現像バイアスを印加する高圧電源であって、
入力された制御電圧に応じた現像バイアスを上記現像ローラに印加する現像バイアス印加手段と、
上記現像ローラに印加される現像バイアスを検出する現像バイアス検出手段と、
上記現像バイアス検出手段が検出する現像バイアスが所定の目標値に近付くように上記現像バイアス印加手段に入力される制御電圧を調整する制御電圧調整手段と、
上記制御電圧に基づいて、上記現像バイアス印加手段の結露を判断する結露判断手段と、
上記制御電圧を記憶する制御電圧記憶手段と、
を備え、
上記結露判断手段は、上記制御電圧記憶手段に記憶された上記制御電圧に基づき、所定時間内における上記制御電圧の変化量が所定値以上である場合に、上記現像バイアス印加手段の結露を判断して当該結露に対応したエラー表示を行うことを特徴とする高圧電源。
上記現像バイアス印加手段を構成する電気回路の、基板表面に露出した導電部の間隔が、上記現像バイアス検出手段を構成する電気回路の、基板表面に露出した導電部の間隔よりも短いことを特徴とする請求項１に記載の高圧電源。