JP4757740B2 - 半導体装置 - Google Patents

Description

本発明は、低誘電率の半導体装置に関する。

半導体集積回路、多層配線装置等の半導体装置の集積度の増加および素子密度の向上に伴い、配線間隔は狭くなり、配線間の容量増大による配線遅延が問題となってきている。

配線遅延Ｔは、配線抵抗および配線間の容量により影響を受け、配線抵抗をＲ、配線間の容量をＣとすると、
Ｔ∽ＣＲ
で表される性質を示す。

この式において、配線間隔をＤ、電極面積（対向する配線面の面積）をＳ、配線間に設けられている絶縁材料の誘電率をεと表すと、配線間の容量Ｃは、
Ｃ＝εＳ／Ｄ
として表される。

したがって、配線遅延を小さくするには、絶縁膜の低誘電率化が有効な手段となる。

従来、絶縁材料としては、二酸化珪素（ＳｉＯ_２）、窒化珪素（ＳｉＮ）、燐珪酸ガラス（ＰＳＧ）等の無機膜あるいはポリイミド等の有機系高分子が用いられてきた。

しかしながら、半導体デバイスで最も用いられているＣＶＤ−ＳｉＯ_２膜の比誘電率は約４程度である。また、低誘電率ＣＶＤ膜として検討されているＳｉＯＦ膜でも、その比誘電率は約３．３〜３．５程度である。

このような中、有望な低誘電率層間絶縁材料としてナノメートルオーダー空孔が均一に分布したシリカであるナノクラスタリングシリカ（ＮＣＳ：Ｎａｎｏｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）が開発された。この材料の比誘電率は２．２５と従来材料より大幅に低く、集積回路への応用検討が進められている。

ところで、銅配線を用いた半導体装置の場合、層間絶縁膜として酸化ケイ素系の物質を用いると絶縁膜中に配線物質である銅が拡散し、絶縁層の電気特性を劣化させ、装置の動作に致命的な影響を与えることが知られている。このため、銅の拡散防止等を目的の一つとした膜（以下、単に拡散防止膜という）が、層間絶縁膜と配線の間に挿入されている。
特開２００４−１４６７９８号公報（段落番号０００１〜０００６） ジェイ ロバートソン（Ｊ． Ｒｏｂｅｒｔｓｏｎ），「固体薄膜（Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ），２００１年，第３８３巻，ｐ．８１ 雑誌「ＦＵＪＩＴＳＵ」，第５６巻，４月号

しかしながら、一般的にこの拡散防止膜を形成する材料の誘電率は層間絶縁膜を形成する材料より高いため、この膜を配置することで配線層間の誘電率は大きくなる。

近年の半導体装置の小型化によって拡散防止膜の存在が配線層間の誘電率に与える影響が大きくなっており、層間絶縁膜に使用される絶縁材料の誘電率の低減効果を打ち消す問題が顕著となってきた。

このため、配線遅延問題への対処には、層間絶縁材料だけでなく拡散防止膜をも含めた、配線層間に配置されている物質全体を考えた場合の誘電率（実効誘電率）を低下させるニーズが存在する。なお、上記のようなニーズは、層間絶縁膜や拡散防止膜に限られるわけではなく、銅配線間における絶縁膜一般について存在するものと把握することができる。

本発明は、配線間に配置されている物質をトータルで考えた場合の「誘電率」を低減可能な半導体装置、すなわち、配線間の電気容量を低下させることの可能な半導体装置を提供することを目的とする。本発明のさらに他の目的および利点は、以下の説明から明らかになるであろう。

本発明の一態様によれば、銅配線層を有する半導体装置であって、銅配線、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜、酸化ケイ素系ポーラス絶縁材料層、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜および銅配線をこの順に有する積層構造を少なくとも一つ有する半導体装置が提供される。

本発明態様により、誘電率が低く銅に対するバリア性に優れた絶縁層構造を有する半導体装置が与えられる。

前記密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜がフィルタードカソーディックアーク法によって製膜された炭素膜であること、前記積層構造が、前記半導体装置の積層方向と当該積層方向に直交する方向との少なくともいずれかに存在すること、前記炭素膜の一層と前記絶縁材料層の一層との膜厚比（すなわち、前記炭素膜の一層の膜厚／前記絶縁材料層の一層の膜厚）が０．１３以下であること、前記炭素膜の一層の厚さが１〜１３ｎｍの範囲にあること、および、前記絶縁材料層を形成する酸化ケイ素系ポーラス絶縁材料の比誘電率が２．４以下であることが好ましい。

本発明により、誘電率が低く銅に対するバリア性に優れた絶縁層構造を有する半導体装置が与えられる。

以下に、本発明の実施の形態を図、式、表、実施例等を使用して説明する。なお、これらの図、式、表、実施例等および説明は本発明を例示するものであり、本発明の範囲を制限するものではない。本発明の趣旨に合致する限り他の実施の形態も本発明の範疇に属し得ることは言うまでもない。

本発明に係る半導体装置は、銅配線層を有する半導体装置であって、銅配線、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜（以下、「特定炭素膜」とも呼称する）、酸化ケイ素系ポーラス絶縁材料層（以下、「特定絶縁材料層」とも呼称する）、特定炭素膜および銅配線をこの順に有する積層構造を少なくとも一つ有する。この構成により、誘電率が低く銅に対するバリア性に優れた絶縁層構造を有する半導体装置が与えられる。特定炭素膜としては、フィルタードカソーディックアーク法（ＦＣＡ：Ｆｉｌｔｅｒｅｄ Ｃａｔｈｏｄｉｃ Ａｒｃ Ｍｅｔｈｏｄ）によって製膜された炭素膜が好ましい。

このことを図１を用いて例示的に説明すると次のようになる。図１は、本発明に基づく絶縁層構造の模式図を示している。このような構造の場合、配線層間の実効容量Ｃ_ａｌｌは、特定絶縁材料層、特定炭素膜のそれぞれの実効容量Ｃ_ｎｃｓ、Ｃ_ｂａｒを用いると次のように表すことができる。

ここで、図１に示すように、特定絶縁材料層の誘電率、特定炭素膜の誘電率、特定絶縁材料層の膜厚、特定炭素膜の膜厚、配線層間の距離および電極面積をそれぞれ、ε_ｎｃｓ、ε_ｂａｒ、ｂ（ｎｍ）、ｄ（ｎｍ）、Ｄ（ｎｍ）、Ｓ（ｎｍ）とおくと、

となる。ここで、

（ｋは定数）とおくと、

と表せる。

よって、層間の実効容量Ｃ_ａｌｌは、

と表せる。

これより、配線層間の距離（Ｄ）が一定であれば、特定炭素膜の厚さ（ｄ）を薄くし、その分だけ特定絶縁材料層の厚さを厚くすることによって、特定炭素膜の誘電率が特定絶縁材料層の誘電率より高くとも、配線層間の実効容量を低下させることが可能であることが理解される。すなわち、配線間の絶縁層全体の実効誘電率を低下させることができ、結果的に配線遅延を少なくすることができる。

上記積層構造において、単に「銅配線」と定義されているのは、特定炭素膜、特定絶縁材料層、特定炭素膜の組合せが、二つの銅配線層の間にある場合に限られず、同一銅配線層内の二つの銅配線の間にある場合も含まれることを意味するためである。すなわち、本積層構造は、半導体装置の積層方向に存在するものであっても、この積層方向に直交する方向に存在するものであってもよい。ここで、半導体装置の積層方向とは、たとえば、多層配線装置の場合には、その多層の積層されている方向を意味する。

この積層構造は、全ての銅配線間に存在していても、その一部に存在していてもよい。この場合の「一部に存在」とは、銅配線層の組み合わせが二以上ある場合に、そのいくつかの銅配線層の組み合わせに上記積層構造が存在する場合、一つの銅配線層の組み合わせの層間の一部に上記積層構造が存在する場合、銅配線層間には上記積層構造が存在するが、同一の銅配線層内の銅配線間には上記積層構造が存在しない場合、同一の銅配線層内の銅配線間には上記積層構造が存在するが、銅配線層間には上記積層構造が存在しない場合等、種々のケースが考えられる。

本発明に係る銅配線の作製方法については特に制限はなく、公知の方法で作製することができる。厚さや幅についても特に制限はない。

本発明に係る特定炭素膜は、銅配線と特定絶縁材料層との間に存在する。硬い膜構造を有するので硬質炭素膜と呼ばれる場合もある。本発明に係る特定炭素膜は、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜であればどのようなものでもよいが、フィルタードカソーディックアーク法によって製膜されるものが好ましい。その厚さについては、銅配線からの銅のマイグレーションを所望の程度に防止できることを配慮する必要があり、一般的には、１ｎｍ以上が好ましい。１ｎｍ未満では銅のバリア性が不十分となる場合が多い。上限については１３ｎｍ以下が好ましい。１３ｎｍを超えると、銅配線間の実効容量が大きくなり、本発明に係る特定炭素膜を用いるメリットが少なくなる。

なお、フィルタードカソーディックアーク法の詳細については、非特許文献１等に記載されている。簡単に説明すれば次のようにして作製することができる：固体グラファイトなどをカソードとし、対向させたアノードとの間において真空中でアーク放電を発生させる。このとき、カソードであるグラファイトからは、炭素イオンや電子などがプラズマ流として真空中に放出される。このプラズマ流に含まれる中性粒子を除去するため、磁場フィルターなどを用いてプラズマ流を曲げ、その先に設置した基板に照射することで基板に炭素膜を堆積させる。

本発明に係る特定炭素膜の誘電率は製膜の条件によって変化するが、十分な銅のバリア性を示す膜の場合、現状の技術水準では、特定絶縁材料膜の誘電率を下回ることはない。しかしながら、そうであっても適当な膜厚を選べば、上記の理由により配線層間の実効容量を低下させることは可能であることが見出された。本発明に係る特定炭素膜の比誘電率の範囲については特に制限はない。一般的には、２．７以上の範囲のものが入手可能である。

なお、上記二つの特定炭素膜の、膜厚、密度、比誘電率等の物性や、作製条件は、同一でもよいが、互いに異なっていてもよい。

本発明に係る特定絶縁材料層は、ケイ素と酸素とを主成分とし、内部に多孔を有する絶縁材料からなる層を意味し、この定義に当てはまる方法であればどのような方法で作製してもよいが、ナノメートルオーダーの空孔が均一に分布したシリカ粒子であるナノクラスタリングシリカ（ＮＣＳ：Ｎａｎｏｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）を使用することが特に好ましい。ナノクラスタリングシリカは、触媒化成工業株式会社から、たとえば型番：セラメートＮＣＳとして入手することが可能である。このようなナノクラスタリングシリカは、溶液状態で入手できるので、たとえば、スピンコート法で塗布し、熱処理を実施することによりフィルム状にすることができる。ナノクラスタリングシリカの詳細については、非特許文献２に記載されている。

本発明に係る特定絶縁材料層の厚さについては特に制限はなく、絶縁性の必要な程度に応じて定めればよい。比誘電率については、低ければ低い方が好ましいが、物理的強度とのかねあいで制限が生じる場合もある。一般的には２．４以下であることが好ましい。

本発明に係る特定炭素膜と特定絶縁材料層との相互関係については、特定炭素膜の一層と特定絶縁材料層の一層との膜厚比（すなわち、特定炭素膜の一層の膜厚／特定絶縁材料層の一層の膜厚）が０．１３以下であることが好ましいことが判明した。０．１３より大きいと、全体としての誘電率の低下が不十分になる場合が多い。

本発明は、任意の半導体装置に適用することができるが、集積度の高い多層配線構造を有する半導体装置は、低誘電率化のニーズが大きいので、そのような用途に使用することが特に有用である。本発明に係る特定炭素膜と特定絶縁材料層とは、その他のどのような名称で呼ばれる場合も、上記に説明した条件を満たす限り、本発明の範疇に属する。最も一般的な名称で呼ばれる場合、拡散防止膜、拡散防止層、キャップ層、エッチストップ層等が特定炭素膜に該当し得、層間絶縁膜、層間絶縁層、ＩＬＤ層、配線絶縁層等が特定絶縁材料層に該当し得る。

次に本発明の実施例を詳述する。採用した分析方法は次の通りである。

（比誘電率および層間実効比誘電率）
アジレントテクノロジー社のＬＣＲメーター（ＨＰ−４２８４Ａ）および探針式プローバを用い、周波数１ＭＨｚの交流信号によって測定した。

（密度）
Ｓｉウエハ上に炭素膜を製膜し、高分解能ＲＢＳ装置（ラザフォード後方散乱分光装置、神戸製鋼社製ＨＲＢＳ−５００）によって測定した。

（膜厚）
分光エリプソメーター（ｓｏｒｐｒａ社製）を用いて測定した。また、必要に応じて 断面をＴＥＭで観察して測定した。

［実施例１］
Ｓｉウエハ上にスパッタリング法によって銅膜を４０ｎｍ製膜し、その上にフィルタードカソーディックアーク法を用いて、厚さ１ｎｍの炭素膜を製膜し、図２に示す構造の炭素膜／銅膜の積層体を作製した。それぞれの製膜条件を表１に示す。炭素膜の成膜にはＮＴＩ社製の設備を使用し、スパッタ源にはグラファイトを用いた。炭素膜の製膜の際、放電電流の条件を変えて製膜速度を適当に調整することで密度の異なる膜を製膜した。

これらの積層体に対して、図３に示すような方法で通電し、炭素膜の銅バリア性を評価した。すなわち、銅膜と炭素膜を挟んで対向させたアルミニウム電極との間に２０Ｖの電圧を印加し、２５０℃で２００時間保持し、その後、高分解能ＲＢＳ装置（ラザフォード後方散乱分析装置；神戸製鋼製ＨＲＢＳ−５００）によって構造体表面近傍（すなわち、図４の炭素膜上表面近傍）の銅分布を測定した。

図４に炭素膜の密度と銅のバリア性の関係を示す。図４で、最も左側が炭素膜上面の位置を意味する。１ｎｍの位置で銅膜に到達するため、銅の検出が顕著になっている。この結果より、炭素膜の密度が２．４ｇ／ｃｍ^３以上のときには、炭素膜内への銅の拡散が大幅に抑制されていることが理解される。

次に、銅層に挟まれた層の比誘電率を評価するため、図５に示す構造体を作製した。銅層の厚さはそれぞれ２００ｎｍとした。これは、図２のような構造体の作製後、特定絶縁材料層、特定炭素膜、銅膜を順次積層したものである。二つ目の特定炭素膜および銅膜の製膜条件は、図２の構造体作製時と同様であった。

特定絶縁材料層は、触媒化成工業株式会社製ナノクラスタリングシリカ（型番：セラメートＮＣＳ）を用い、スピンコート法（塗布条件：回転数３０００回転／分、３０秒）によって塗布し、その後Ｎ_２ガス雰囲気中、３００℃で熱処理を実施することにより、膜厚１００ｎｍで作製した。この層の比誘電率は２．４であった。

特定炭素層は、二つとも同じ厚さで同じ密度（３．３２ｇ／ｃｍ^３）とし、その厚さを種々変更したものを作製した。

図６に特定炭素膜（密度：３．３２ｇ／ｃｍ^３）の厚さとこの構造体の層間実効比誘電率との関係を示す。なお、このときの特定炭素膜の比誘電率は３．８であった。

図６より、特定炭素膜の厚さが厚くなるに従い、層間実効比誘電率（すなわち、二つの銅膜に挟まれた領域の実効比誘電率）が高くなり、１３ｎｍ付近で実効比誘電率が２．６を超える。ＩＴＲＳ（国際半導体ロードマップ）によると、来るべきｈｐ４５ｎｍ世代には２．６程度の実効比誘電率が必要とされているので、このような場合には、特定炭素膜の厚さは１３ｎｍ以下とすることが適当であることが理解される。なお、特定炭素膜の厚さが１３ｎｍの場合、特定炭素膜の一層と特定絶縁材料層の一層との膜厚比（すなわち、特定炭素膜の一層の膜厚／特定絶縁材料層の一層の膜厚）は、０．１３となる。

［実施例２］
配線層間に配置する絶縁層の構成を図５に示す。また、「特定炭素膜／特定絶縁材料層／特定炭素膜」の積層構造を有する半導体集積回路の断面を概略的に図７に示す。

図７において、シリコン基板ｓｕｂの表面には、ｎ型ウエルＷｎ、ｐ型ウエルＷｐが形成されている。また、活性領域を囲むように、シャロートレンチアイソレーションによる素子分離領域ＳＴＩが形成されている。ｎ型ウエルＷｎの上に、ｐ型ゲート電極Ｇｐが形成され、その両側にｐ型のソース／ドレイン領域Ｓ／ＤｐがＬＤＤ構造で形成されている。同様に、ｐウエルＷｐの上方に、ｎ型ゲート電極Ｇｎが形成され、その両側にｎ型ソース／ドレイン領域Ｓ／Ｄｎが形成されている。このシリコン基板の表面上に、第１下層絶縁層Ｉ０が形成され、コンタクト孔が形成されている。

コンタクト孔内にＷ等のプラグ電極ＰＬが充填されている。第１下層絶縁層Ｉ０の上に、第２下層絶縁層Ｉ１が形成され、下層配線Ｗ０が埋め込まれている。なお、下層絶縁層Ｉ０、Ｉ１は例えば酸化ケイ素で形成され、下層配線Ｗ０は銅で形成される。

下層配線Ｗ０、第２下層絶縁層Ｉ１を覆って、エッチングストッパ層Ｓ１、低誘電率絶縁層ＳＣ１、エッチングストッパ層Ｓ２、低誘電率絶縁層ＳＣ２、エッチングストッパ層Ｓ３、低誘電率絶縁層ＳＣ３、エッチングストッパ層Ｓ４、低誘電率絶縁層ＳＣ４、が積層されている。これら４層の層間絶縁層内には、下層から上層に向ってそれぞれ銅で形成されたデュアルダマシン配線ＤＤ１、ＤＤ２、ＤＤ３、ＤＤ４が形成されている。最上層の上には、カバー層ＣＶが形成されている。

低誘電率絶縁層ＳＣ１〜ＳＣ４のそれぞれは、本発明に係る「特定炭素膜／特定絶縁材料層／特定炭素膜」で形成される。このとき、特定炭素膜の一層の厚さは１０ｎｍとし、特定絶縁材料層の一層の厚さは１７０ｎｍとしている。

エッチングストッパＳ１〜Ｓ４は、例えばＳｉＮ膜、ＳｉＯ_２膜等で形成される。カバー層ＣＶは例えばＳｉＮ膜で形成される。

このように、「特定炭素膜／特定絶縁材料層／特定炭素膜」構造を採用することによって、銅の拡散を防止しつつ、著しく低い比誘電率を有する絶縁層で配線層を絶縁することが可能となる。なお、「特定炭素膜／特定絶縁材料層／特定炭素膜」の積層構造は、装置の一部について採用してもよいことは言うまでもない。その他の部分の構成、例えば配線層の構成はどのようなものでもよく、公知の技術によって作製することができる。

上記の半導体集積回路において、特定炭素膜と特定絶縁材料層の作製は実施例１と同様（比誘電率はそれぞれ３．８と２．４）にしたものを作製し、この比較として、ＳＣ１〜ＳＣ４を一般的な「Ｓｉ：Ｃ：Ｏ：Ｈ（ＳｉＯＣ膜とも呼ばれるＬｏｗ−ｋ膜）／特定絶縁材料層／Ｓｉ：Ｃ：Ｏ：Ｈ」とした以外は同様の構造を有する半導体集積回路を作製した。このとき、Ｓｉ：Ｃ：Ｏ：Ｈの膜厚は４５ｎｍとし、特定絶縁材料層の厚さは１００ｎｍとした。

以上の２種類の集積回路において配線遅延時間を比較したところ、「特定炭素膜／特定絶縁材料層／特定炭素膜」の構成とした集積回路の方が、１１％遅延時間が短かった。

なお、上記に開示した内容から、下記の付記に示した発明が導き出せる。

（付記１）
銅配線層を有する半導体装置であって、銅配線、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜、酸化ケイ素系ポーラス絶縁材料層、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜および銅配線をこの順に有する積層構造を少なくとも一つ有する半導体装置。

（付記２）
前記密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜がフィルタードカソーディックアーク法によって製膜された炭素膜である、付記１に記載の半導体装置。

（付記３）
前記積層構造が、前記半導体装置の積層方向と当該積層方向に直交する方向との少なくともいずれかに存在する、付記１または２に記載の半導体装置。

（付記４）
前記炭素膜の一層と前記絶縁材料層の一層との膜厚比（すなわち、前記炭素膜の一層の膜厚／前記絶縁材料層の一層の膜厚）が０．１３以下である、付記１〜３のいずれかに記載の半導体装置。

（付記５）
前記炭素膜の一層の厚さが１〜１３ｎｍの範囲にある、付記１〜４のいずれかに記載の半導体装置。

（付記６）
前記絶縁材料層を形成する酸化ケイ素系ポーラス絶縁材料の比誘電率が２．４以下である、付記１〜５のいずれかに記載の半導体装置。

本発明に基づく絶縁層構造の模式図である。 実施例１で使用した構造を示す模式図である。 実施例１で使用した特定炭素膜の銅バリア性の評価方法を説明するための模式図である 銅の核酸に対する特定炭素膜の密度の影響を示すグラフである。 本発明に係る構造体の実効比誘電率を評価する方法を説明するための模式図である。 特定炭素膜の膜厚と本発明に係る構造体の実効比誘電率との関係を示すグラフである。 実施例２の半導体集積回路の断面構造を示す模式図である。

符号の説明

ｓｕｂ シリコン基板
Ｉ０ 第１下層絶縁層
ＰＬ プラグ電極
Ｉ１ 第２下層絶縁層
Ｗ０ 下層配線
ＳＣ１〜ＳＣ４
低誘電率絶縁層
Ｓ１〜Ｓ４
エッチングストッパ
ＤＤ１、ＤＤ２、ＤＤ３、ＤＤ４
デュアルダマシン配線

Claims (3)

1. 銅配線層を有する半導体装置であって、
   銅配線、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜、酸化ケイ素系ポーラス絶縁材料層、密度２．４ｇ／ｃｍ^３以上のアモルファス炭素膜および銅配線をこの順に、互いに相接して有する積層構造を少なくとも一つ有し、
   前記密度２．４ｇ／ｃｍ ^３ 以上のアモルファス炭素膜が、フィルタードカソーディックアーク法によって製膜された炭素膜であり、
   前記炭素膜の一層と前記絶縁材料層の一層との膜厚比（すなわち、前記炭素膜の一層の膜厚／前記絶縁材料層の一層の膜厚）が０．１３以下である、
   半導体装置。
2. 前記積層構造が、前記半導体装置の積層方向と当該積層方向に直交する方向との少なくともいずれかに存在する、請求項１に記載の半導体装置。
3. 前記炭素膜の一層の厚さが１〜１３ｎｍの範囲にある、請求項１または２に記載の半導体装置。

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