JP4749605B2

JP4749605B2 - 半導体試験装置

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Publication number: JP4749605B2
Application number: JP2001181432A
Authority: JP
Inventors: 純一関
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-06-15
Filing date: 2001-06-15
Publication date: 2011-08-17
Anticipated expiration: 2021-06-15
Also published as: JP2002372571A

Description

【０００１】
【発明の属する技術分野】
本発明は、試験電圧を１倍と２倍とに切り換えて被試験デバイスに電圧印加するドライバ回路を高密度実装できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図４〜図７を参照して構成と動作について説明する。
最初に、半導体試験装置の構成の概要について説明する。
図４に示すように、半導体試験装置の構成は、メインフレーム２０と、テストヘッド３０で構成している。
但し、入出力装置のワークステーションは省略している。
そして、半導体試験装置は、パフォーマンスボード３３に設けたＩＣソケット９０に被試験デバイスであるＤＵＴ９１を搭載して試験する。
【０００３】
メインフレーム２０は、半導体試験装置の電源部と、コンピュータと、試験信号の生成部と、論理比較器等を内蔵している。
【０００４】
テストヘッド３０は、被試験デバイスと試験信号の受け渡しをするドライバやコンパレータを試験チャンネル数に対応して多数内蔵している。
【０００５】
次に、半導体試験装置の論理動作の概要について説明する。
但し、図４は図を簡明とするため、ドライバとコンパレータとは、それぞれ１個の場合としている。
また、図４は、ソフトウェアにより制御されるコンピュータについても省略している。
【０００６】
パターン発生器５において、タイミング発生器４から出力された基本クロック信号に同期して論理データを発生する。
【０００７】
波形整形器６において、パターン発生器からの論理データと、タイミング発生器４からのクロック信号とで各種論理パターンを生成する。
試験パターンは、被試験デバイスに印加する試験レートにおけるアドレス信号、クロック、読み出し書き込みなどの制御信号となる。
【０００８】
波形整形器６から出力するＥＣＬレベルの論理パターンは、ドライバ４３により所望の電圧レベルに増幅され、ＤＵＴ９１の入力ピンに出力する。
【０００９】
ＤＵＴ９１の出力ピンからの出力信号は、コンパレータ４４によりストローブ（ＳＴＲＢ）のタイミングで電圧比較して論理信号として出力する。
【００１０】
論理比較器７において、タイミング発生器４からのストローブ信号のタイミングで、ＤＵＴ９１の論理出力信号と、パターン発生器５からの期待値と、論理比較されてパス／フェイル判定をおこなう。
【００１１】
次に、ドライバ出力電圧を１倍と２倍とに切り換えてＤＵＴ９１に印加するドライバ回路の構成と動作について説明する。
図５に示すように、ドライバ回路の要部は、ＤＡコンバータ６１と、ドライバ４３と、２倍アンプ５０と、リレーＬ１、Ｌ２とで構成している。
【００１２】
２倍アンプ５０は、オペアンプＡと２つの抵抗Ｒにより２倍のゲインを有するアンプであり、リレーＬ４はＯＦＦ（ブレーク）のとき２倍アンプとなり、ＯＮ（メーク）のとき１倍アンプとなる。
抵抗ｒは、動作の安定化のために設けた低抵抗値（ｅｘ．１０〜１００Ω）の抵抗である。
また、リレーＬ４を設けて１倍アンプとしているのは、リレーＬ１、Ｌ２が切り換える場合にともにＯＦＦとなったとき、ＤＵＴ９１の試験ピンが高インピーダンスとなってスパイクが発生するのを避けるため、電圧切り換え時においてリレーＬ１、Ｌ２がともにＯＮとなる状態を設けるためである。
【００１３】
リレーＬ１、Ｌ２、Ｌ４は、制御信号によりＯＮ／ＯＦＦ（メーク／ブレーク）する切り換え手段であり、例えば、リードリレーを使用する。
従って、ＯＮ／ＯＦＦ切り換えに要する時間は、使用するリレーの動作時間により制限される。
なお、リレーＬ１、Ｌ２、Ｌ４としてフォトＭＯＳなどの半導体リレーを使用すれば実装密度を高められるが、耐圧が低いため出力電圧を高くできないので高電圧出力が必要な場合使用できない。
【００１４】
ＤＵＴ９１に１倍電圧を出力（スルー出力）する場合は、デジタル設定電圧データをＤＡコンバータ６１に与えて、アナログのハイ（ｈｉｇｈ）側電圧ＶＩＨとロー（ｌｏｗ）側電圧ＶＩＬに変換し、ドライバ４３において、ＥＣＬレベルのパターン信号をＶＩＨ−ＶＩＬのレベルに増幅し、リレーＬ１を介してＤＵＴ９１に印加している。
【００１５】
ＤＵＴ９１に２倍電圧を出力する場合は、デジタル設定電圧データをＤＡコンバータ６１に与えて、アナログのハイ（ｈｉｇｈ）側電圧ＶＩＨとロー（ｌｏｗ）側電圧ＶＩＬに変換し、ドライバ４３において、ＥＣＬレベルのパターン信号をＶＩＨ−ＶＩＬのレベルに増幅し、さらにリレーＬ４をＯＦＦとして２倍アンプ５０により（ＶＩＨ−ＶＩＬ）の２倍のレベルに増幅し、リレーＬ２を介してＤＵＴ９１に印加している。
【００１６】
次に、ドライバ出力電圧ＶＩＨの３Ｖを１倍から２倍に切り換えてＤＵＴ９１に印加する場合における、ＤＵＴ９１の印加電圧Ｖ１、２倍アンプ５０の出力電圧Ｖ２と、リレーのＯＮ／ＯＦＦ動作について図６の（ａ）、（ｂ）を参照して以下箇条書きで説明する。
【００１７】
（１）時間ａにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ４がＯＦＦのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０の出力電圧Ｖ２＝６Ｖとなる。
【００１８】
（２）時間ｂにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ４がＯＮのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００１９】
（３）時間ｃにおいて、リレーＬ１、リレーＬ２、リレーＬ４がすべてＯＮのとき、ドライバ４３の出力電圧は３Ｖであり、また２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２も３Ｖとなり、ＤＵＴ９１の印加電圧Ｖ１＝Ｖ２＝３Ｖとなる。
【００２０】
（４）時間ｄにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ４がＯＮのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００２１】
（５）時間ｅにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ４がＯＦＦのとき、ドライバ４３の出力電圧は３Ｖであるが、２倍アンプ５０の２倍の出力電圧Ｖ２＝６ＶがＤＵＴ９１の印加電圧Ｖ１となり、印加電圧Ｖ１＝６Ｖとなる。
【００２２】
次に、ドライバ出力電圧ＶＩＨの３Ｖを２倍から１倍に切り換えてＤＵＴ９１に印加する場合における、ＤＵＴ９１の印加電圧Ｖ１、２倍アンプ５０の出力電圧Ｖ２と、リレーのＯＮ／ＯＦＦ動作について図７の（ａ）、（ｂ）を参照して以下箇条書きで説明する。
（１）時間ａにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ４がＯＦＦのとき、ドライバ４３の出力電圧は３Ｖであるが、２倍アンプ５０の２倍の出力電圧Ｖ２＝６ＶがＤＵＴ９１の印加電圧Ｖ１となり、印加電圧Ｖ１＝Ｖ２＝６Ｖとなる。
【００２３】
（２）時間ｂにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ４がＯＮのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００２４】
（３）時間ｃにおいて、リレーＬ１、リレーＬ２、リレーＬ４がすべてＯＮのとき、ドライバ４３の出力電圧は３Ｖであり、また２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２も３Ｖとなり、ＤＵＴ９１の印加電圧Ｖ１＝Ｖ２＝３Ｖとなる。
【００２５】
（４）時間ｄにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ４がＯＮのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００２６】
（５）時間ｅにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ４がＯＦＦのとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５０の出力電圧Ｖ２＝６Ｖとなる。
【００２７】
次に、ドライバ出力電圧を１倍と２倍とに切り換えてＤＵＴ９１に印加するドライバ回路の構成の問題点について説明する。
半導体試験装置は被試験デバイスであるＤＵＴ９１の多ピン化によりドライバ回路を多数実装する必要があり、また、試験信号の高速化によりドライバ出力からＤＵＴ９１までの距離を短くする必要がある。
しかし、２倍アンプ５０のスパイク防止のために設けたリレーＬ４による実装面積の制限もあり、高密度実装が困難となっていた。
【００２８】
【発明が解決しようとする課題】
上記説明のように、ドライバ出力電圧を１倍と２倍とに切り換えて被試験デバイスに印加するドライバ回路の半導体試験装置は、被試験デバイスの多ピン化によりドライバ回路を多数実装する必要があり、また、試験信号の高速化によりドライバ出力から被試験デバイスまでの距離を短くする必要がある。
しかし、２倍アンプのスパイク防止のために設けたリレによる実装面積の制限もあり、高密度実装が困難という実用上の問題があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、試験電圧を１倍と２倍とに切り換えて被試験デバイスに電圧印加するドライバ回路を高密度実装できる半導体試験装置を提供することにある。
【００２９】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、試験電圧を１倍と２倍とに切り換えて被試験デバイスに印加する半導体試験装置において、設定電圧データを受けて所定のハイレベルとローレベルのアナログ電圧に変換する第１のＤＡコンバータと、該第１のＤＡコンバータの出力を受けて試験パターンを所定のハイレベルとローレベルの試験電圧に増幅して出力するドライバと、該ドライバの出力を受けて被試験デバイスへの印加をＯＮ／ＯＦＦする第１の切り換え手段と、設定電圧データを受けてアナログ電圧に変換する第２のＤＡコンバータと、該第２のＤＡコンバータのハイレベル出力を受けて２倍の電圧に増幅するアンプ手段と、該アンプ手段の出力を受けて被試験デバイスへの印加をＯＮ／ＯＦＦする第２の切り換え手段と、前記第２のＤＡコンバータのハイレベル出力電圧が１／２となるように前記第２のＤＡコンバータに入力する前記設定電圧データを演算して出力する１／２演算手段と、前記１／２演算手段により演算された前記設定電圧データまたは前記第１のＤＡコンバータに入力した前記設定電圧データのいずれを前記第２のＤＡコンバータに供給するかを制御信号により切り換える第３の切り換え手段と、を具備していることを特徴とした半導体試験装置を要旨としている。
【００３０】
即ち、上記目的を達成するためになされた本発明の第２は、
前記１／２演算手段と、前記第３の切り換え手段とをソフトウェアを用いてコンピュータ手段で制御する本発明第１に記載の半導体試験装置を要旨としている。
【００３１】
即ち、上記目的を達成するためになされた本発明の第３は、前記アンプ手段がｎ倍アンプであり、前記１／２演算手段は１／ｎ演算手段である本発明第１記載の半導体試験装置を要旨としている。
【００３２】
即ち、上記目的を達成するためになされた本発明の第４は、試験電圧を１倍から２倍または２倍から１倍に切り換える際に、前記ドライバが出力する試験電圧の１倍電圧を前記アンプ手段から出力し、かつ前記第１の切り換え手段と前記第２の切り換え手段を共にＯＮとし、前記第３の切り換え手段を前記１／２演算手段側に切り換えることを特徴とした前記本発明第１または２記載の半導体試験装置を要旨としている。
【００３３】
【発明の実施の形態】
本発明の実施例について、図１〜図３を参照して構成と動作について説明する。
半導体試験装置の構成の概要と論理動作については従来と同様であり、従来の技術において説明したので説明を省略する。
本発明の半導体試験装置は、被試験デバイスに印加するドライバ回路に主要な特徴がある。
【００３４】
従って、本発明の半導体試験装置におけるドライバ出力電圧を１倍と２倍とに切り換えてＤＵＴ９１に印加するドライバ回路の構成と動作について説明する。
図１に示すように、ドライバ回路の要部は、ＤＡコンバータ６１、６２と、ドライバ４３と、２倍アンプ５１と、リレーＬ１、Ｌ２、Ｌ３と、１／２倍演算部７０とで構成している。
【００３５】
２倍アンプ５１は、オペアンプＡと２つの抵抗Ｒにより２倍のゲインを有するアンプ手段である。
抵抗ｒは、動作の安定化のために設けた低抵抗値（ｅｘ．１０〜１００Ω）の抵抗である。
従って、本２倍アンプ５１は、従来（図５）の２倍アンプ５０に設けた１倍アンプへ切り換えるリレーＬ４は不要であるので小型高密度にできる。
また、２倍アンプ５１は、２つの抵抗Ｒの抵抗値の比率を変えることでｎ倍アンプとすることもできる。
【００３６】
リレーＬ１、Ｌ２は、従来同様に制御信号によりＯＮ／ＯＦＦ（メーク／ブレーク）する切り換え手段であり、例えば、リードリレーを使用する。
従って、ＯＮ／ＯＦＦ切り換えに要する時間は、使用するリレーの動作時間により制限される。
なお、リレーＬ１、Ｌ２としてフォトＭＯＳなどの半導体リレーを使用すれば実装密度を高められるが、耐圧が低いため出力電圧を高くできないので高電圧出力が必要な場合使用できない。
【００３７】
リレーＬ３と１／２倍演算部７０とは、２倍アンプ５１の出力電圧がドライバ４３のハイ（ｈｉｇｈ）レベル側出力電圧ＶＩＨの１倍と２倍となるように、つまりＤＡコンバータ６２の出力電圧を１／２倍と１倍とになるように設定電圧データを演算し、制御信号により１／２倍と１倍とに切り換える動作をする。
従って、リレーＬ３と１／２倍演算部７０は、必ずしもハードウェアで構成する必要はなく、ＤＡコンバータ６２の出力電圧を１／２倍と１倍とになるようにする設定電圧データを１／２倍と１倍との演算と切り換えをソフトウェアを用いてコンピュータ手段で行ってもよい。
【００３８】
また、リレーＬ３と１／２倍演算部７０とは、２倍アンプ５１をｎ倍アンプとして、出力電圧がドライバ４３のハイ（ｈｉｇｈ）レベル側出力電圧ＶＩＨの１倍とｎ倍となるように、つまりＤＡコンバータ６２の出力電圧を１／ｎ倍と１倍とになるように設定電圧データを演算し、制御信号により１／ｎ倍と１倍とに切り換える動作をさせることもできる。
【００３９】
ＤＵＴ９１に１倍電圧を出力（スルー出力）する場合は、従来同様にデジタル設定電圧データをＤＡコンバータ６１に与えて、アナログのハイ（ｈｉｇｈ）側電圧ＶＩＨとロー（ｌｏｗ）側電圧ＶＩＬに変換し、ドライバ４３において、ＥＣＬレベルのパターン信号をＶＩＨ−ＶＩＬのレベルに増幅し、リレーＬ１を介してＤＵＴ９１に印加している。
【００４０】
ＤＵＴ９１に２倍電圧を出力する場合は、デジタル設定電圧データのハイ（ｈｉｇｈ）側データをリレーＬ３をｂ側に切り換えてＤＡコンバータ６２に与え、アナログのハイ（ｈｉｇｈ）側電圧ＶＩＨに変換し、２倍アンプ５１によりＶＩＨの２倍のレベルに増幅し、リレーＬ２を介してＤＵＴ９１に印加している。
【００４１】
次に、ドライバ出力電圧ＶＩＨの３Ｖを１倍から２倍に切り換えてＤＵＴ９１に印加する場合における、ＤＵＴ９１の印加電圧Ｖ１、２倍アンプ５１の出力電圧Ｖ２と、リレーのＯＮ／ＯＦＦ動作について図２の（ａ）、（ｂ）を参照して以下箇条書きで説明する。
【００４２】
（１）時間ａにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ３がｂ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１の出力電圧Ｖ２＝６Ｖとなる。
【００４３】
（２）時間ｂにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ３がａ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００４４】
（３）時間ｃにおいて、リレーＬ１、リレーＬ２、リレーＬ３がすべてＯＮのとき、ドライバ４３の出力電圧は３Ｖであり、また２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２も３Ｖとなり、ＤＵＴ９１の印加電圧Ｖ１＝Ｖ２＝３Ｖとなる。
【００４５】
（４）時間ｄにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ３がａ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００４６】
（５）時間ｅにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ３がｂ側のとき、ドライバ４３の出力電圧は３Ｖであるが、２倍アンプ５１の２倍の出力電圧Ｖ２＝６ＶがＤＵＴ９１の印加電圧Ｖ１となり、印加電圧Ｖ１＝Ｖ２＝６Ｖとなる。
【００４７】
次に、ドライバ出力電圧ＶＩＨの３Ｖを２倍から１倍に切り換えてＤＵＴ９１に印加する場合における、ＤＵＴ９１の印加電圧Ｖ１、２倍アンプ５１の出力電圧Ｖ２と、リレーのＯＮ／ＯＦＦ動作について図３の（ａ）、（ｂ）を参照して以下箇条書きで説明する。
（１）時間ａにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ３がｂ側のとき、ドライバ４３の出力電圧は３Ｖであるが、２倍アンプ５１の２倍の出力電圧Ｖ２＝６ＶがＤＵＴ９１の印加電圧Ｖ１となり、印加電圧Ｖ１＝６Ｖとなる。
【００４８】
（２）時間ｂにおいて、リレーＬ１がＯＦＦ、リレーＬ２がＯＮ、リレーＬ３がａ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００４９】
（３）時間ｃにおいて、リレーＬ１、リレーＬ２、リレーＬ３がすべてＯＮのとき、ドライバ４３の出力電圧は３Ｖであり、また２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２も３Ｖとなり、ＤＵＴ９１の印加電圧Ｖ１＝Ｖ２＝３Ｖとなる。
【００５０】
（４）時間ｄにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ３がａ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１は１倍アンプとして動作するので出力電圧Ｖ２＝３Ｖとなる。
【００５１】
（５）時間ｅにおいて、リレーＬ１がＯＮ、リレーＬ２がＯＦＦ、リレーＬ３がｂ側のとき、ドライバ４３の出力電圧は３ＶなのでＤＵＴ９１の印加電圧Ｖ１＝３Ｖとなり、２倍アンプ５１の出力電圧Ｖ２＝６Ｖとなる。
【００５２】
従って、本発明の半導体試験装置のドライバ回路は２倍アンプ５１において、従来使用していた１倍とするためのリレーを使用していないので、ドライバ回路の出力部のスペースを削減することができ、ドライバ回路を高密度実装することができる。
また、本発明の半導体試験装置は、ドライバ４３の出力が２倍アンプ５１に接続されていないので、ドライバ出力からリレーＬ１を介してＤＵＴ９１までの長さを短くでき、しかもドライバ４３の出力に影響をあたえないので２倍アンプを介さない（スルー出力）場合の試験信号の高速化が実現できる。
【００５３】
ところで、本実施例では、ドライバ出力を１倍と２倍とに切り換えて被試験デバイスに印加する例で説明したが、ドライバ出力を１倍とｎ倍とに切り換えて被試験デバイスに印加する場合でも、１／２演算部を１／ｎ演算手段とし、２倍アンプをｎ倍アンプとすることで同様に実現できる。
【００５４】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明の半導体試験装置のドライバ回路は２倍アンプ５１において１倍とするためのリレーを使用していないので、パターン信号のドライバ出力からリレーＬ１を介してＤＵＴ９１までのスペースを削減することができ、ドライバ回路を高密度実装できる効果がある。
また、２倍アンプ５１はパターン信号のドライバ４３の出力を受けていないので、ドライバ４３の出力に影響をあたえないので２倍アンプを介さない（スルー出力）場合の試験信号の高速化が実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の要部回路図である。
【図２】本発明の半導体試験装置の１倍から２倍電圧にする出力波形図である。
【図３】本発明の半導体試験装置の２倍から１倍電圧にする出力波形図である。
【図４】半導体試験装置のブロック図である。
【図５】従来の半導体試験装置の要部回路図である。
【図６】従来の半導体試験装置の１倍から２倍電圧にする出力波形図である。
【図７】従来の半導体試験装置の２倍から１倍電圧にする出力波形図である。
【符号の説明】
４タイミング発生器
５パターン発生器
６波形整形器
７論理比較器
２０メインフレーム
３０テストヘッド
３３パフォーマンスボード
４３ドライバ
４４コンパレータ
５０、５１２倍アンプ
６１、６２ＤＡコンバータ
７０１／２演算部
９０ＩＣソケット
９１ＤＵＴ

Claims

試験電圧を１倍と２倍とに切り換えて被試験デバイスに印加する半導体試験装置において、
設定電圧データを受けて所定のハイレベルとローレベルのアナログ電圧に変換する第１のＤＡコンバータと、
該第１のＤＡコンバータの出力を受けて試験パターンを所定のハイレベルとローレベルの試験電圧に増幅して出力するドライバと、
該ドライバの出力を受けて被試験デバイスへの印加をＯＮ／ＯＦＦする第１の切り換え手段と、
前記設定電圧データを受けてアナログ電圧に変換する第２のＤＡコンバータと、
該第２のＤＡコンバータのハイレベル出力を受けて２倍の電圧に増幅するアンプ手段と、
該アンプ手段の出力を受けて被試験デバイスへの印加をＯＮ／ＯＦＦする第２の切り換え手段と、
前記第２のＤＡコンバータのハイレベル出力電圧が１／２となるように前記第２のＤＡコンバータに入力する前記設定電圧データを演算して出力する１／２演算手段と、
前記１／２演算手段により演算された前記設定電圧データまたは前記第１のＤＡコンバータに入力した前記設定電圧データのいずれを前記第２のＤＡコンバータに供給するかを制御信号により切り換える第３の切り換え手段と、
を具備していることを特徴とした半導体試験装置。
前記１／２演算手段と、前記第３の切り換え手段とをソフトウェアを用いてコンピュータ手段で制御する請求項１に記載の半導体試験装置。
前記アンプ手段はｎ倍アンプであり、前記１／２演算手段は１／ｎ演算手段である請求項１記載の半導体試験装置。
試験電圧を１倍から２倍または２倍から１倍に切り換える際に、前記ドライバが出力する試験電圧の１倍電圧を前記アンプ手段から出力し、かつ前記第１の切り換え手段と前記第２の切り換え手段を共にＯＮとし、前記第３の切り換え手段を前記１／２演算手段側に切り換えることを特徴とした前記請求項１または２記載の半導体試験装置。