JP4726120B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a field effect transistor formed on an SOI (Silicon On Insulator) substrate.

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。   Field effect transistors formed on an SOI substrate are attracting attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance. In particular, since a fully depleted SOI transistor can operate at low power consumption and at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted. Here, as the SOI substrate, for example, as disclosed in Patent Documents 1 and 2, a SIMOX (Separation by Implanted Oxgen) substrate or a bonded substrate is used.

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．“Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳ ｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ ｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４） Non-Patent Document 1 discloses a method by which an SOI transistor can be formed at a low cost by forming an SOI layer over a bulk substrate. In the method disclosed in Non-Patent Document 1, a Si / SiGe layer is formed on a Si substrate, and only the SiGe layer is selectively removed using a difference in selectivity between Si and SiGe. A cavity is formed between the Si substrate and the Si layer. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is embedded between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.
JP 2002-299951 A JP, 2000-124092, A Sakai et al. “Separation by BondingSi Islands (SBSI) for LSI Applications”, Second International SiGe Technology and Device Meeting, Meeting Abstracts, p. 230-231, May (2004)

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。   However, in order to manufacture a SIMOX substrate, it is necessary to ion-implant high concentration oxygen into a silicon wafer. In order to manufacture a bonded substrate, it is necessary to polish the surface of the silicon wafer after bonding two silicon wafers. For this reason, the SOI transistor has a problem that the cost is increased as compared with a field effect transistor formed in a bulk semiconductor.

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなるという問題があった。
一方、非特許文献１に開示された方法では、Ｓｉ層下のＳｉＧｅ層が除去されるため、Ｓｉ層が薄膜化されると、Ｓｉ層の十分な強度の確保が困難となる。このため、Ｓｉ層下のＳｉＧｅ層を除去した時にＳｉ層に撓みが発生し、Ｓｉ層およびＢＯＸ層の膜厚が不均一になるという問題があった。また、複数のＳｉ層が積層された多層構造では、最上層のＳｉ層以外は、Ｓｉ層の側壁のみでＳｉ層が支持されるため、Ｓｉ層の強度の確保がより一層困難になるという問題があった。 In addition, in ion implantation and polishing, there is a large variation in the thickness of the SOI layer, and when the SOI layer is thinned to produce a fully depleted SOI transistor, there is a problem that the variation in characteristics of the field effect transistor increases. .
On the other hand, in the method disclosed in Non-Patent Document 1, since the SiGe layer under the Si layer is removed, it is difficult to secure sufficient strength of the Si layer when the Si layer is thinned. For this reason, when the SiGe layer under the Si layer is removed, the Si layer is bent, and there is a problem that the thickness of the Si layer and the BOX layer becomes non-uniform. In addition, in a multilayer structure in which a plurality of Si layers are stacked, the Si layer is supported only by the side walls of the Si layer except for the uppermost Si layer, so that it is more difficult to ensure the strength of the Si layer. was there.

そこで、本発明の目的は、電界効果型トランジスタが形成される、若しくはバックゲート電極、ダブルゲート電極となる半導体層の支持強度を向上させつつ、半導体層下に埋め込み酸化膜を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。   Accordingly, an object of the present invention is to form a buried oxide film under a semiconductor layer while improving the supporting strength of a semiconductor layer in which a field effect transistor is formed or a back gate electrode or a double gate electrode. And a manufacturing method of the semiconductor device.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、単結晶半導体基板上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、前記単結晶半導体層の側壁を介して前記単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記単結晶半導体層を支持する支持体と、前記単結晶半導体基板と前記単結晶半導体層との間に埋め込まれた埋め込み酸化膜と、前記単結晶半導体層上に形成されたゲート電極と、前記単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。   In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, a single crystal semiconductor layer disposed over a single crystal semiconductor substrate and formed by epitaxial growth, and the single crystal semiconductor layer A support which is disposed so as to wrap under the single crystal semiconductor layer through a sidewall and which supports the single crystal semiconductor layer on the single crystal semiconductor substrate; and between the single crystal semiconductor substrate and the single crystal semiconductor layer A buried oxide film embedded in the gate electrode, a gate electrode formed on the single crystal semiconductor layer, and a source / drain layer formed on the single crystal semiconductor layer and disposed on the side of the gate electrode. It is characterized by that.

これにより、単結晶半導体層下に埋め込み酸化膜を形成するために、組成の異なる単結晶半導体層間のエッチングレートの違いを利用して下層の単結晶半導体層を除去した場合においても、上層の単結晶半導体層の側壁だけでなく、上層の単結晶半導体層の下から上層の単結晶半導体層を支持することが可能となる。このため、電界効果型トランジスタが形成される単結晶半導体層の撓みを抑制しつつ、単結晶半導体層下に埋め込み酸化膜を形成することが可能となり、単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層上にＳＯＩトランジスタを均一に形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの高性能化を達成することができる。   Thus, in order to form a buried oxide film under the single crystal semiconductor layer, even when the lower single crystal semiconductor layer is removed by utilizing a difference in etching rate between single crystal semiconductor layers having different compositions, the upper single layer is removed. The upper single crystal semiconductor layer can be supported not only from the side wall of the crystal semiconductor layer but also from below the upper single crystal semiconductor layer. For this reason, it is possible to form a buried oxide film under the single crystal semiconductor layer while suppressing the bending of the single crystal semiconductor layer in which the field effect transistor is formed, and the thicknesses of the single crystal semiconductor layer and the buried oxide film are reduced. Can improve the uniformity. As a result, it is possible to uniformly form an SOI transistor on a single crystal semiconductor layer without using an SOI substrate, and it is possible to reduce the price of the SOI transistor and to improve the performance of the SOI transistor. Can be achieved.

また、本発明の一態様に係る半導体装置によれば、単結晶半導体基板上に配置され、エピタキシャル成長にて成膜された第１単結晶半導体層と、前記第１単結晶半導体層上に配置され、エピタキシャル成長にて成膜された第２単結晶半導体層と、前記第１および第２単結晶半導体層の側壁をそれぞれ介して前記第１および第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第１および第２単結晶半導体層を支持する支持体と、前記単結晶半導体基板と前記第１単結晶半導体層との間に埋め込まれた第１埋め込み酸化膜と、前記第１単結晶半導体層と前記第２単結晶半導体層との間に埋め込まれた第２埋め込み酸化膜と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。   In addition, according to the semiconductor device of one embodiment of the present invention, the first single crystal semiconductor layer disposed on the single crystal semiconductor substrate and formed by epitaxial growth is disposed on the first single crystal semiconductor layer. The second single crystal semiconductor layer formed by epitaxial growth and the first single crystal semiconductor layer and the second single crystal semiconductor layer are disposed so as to wrap around under the first single crystal semiconductor layer and the second single crystal semiconductor layer, respectively. A support for supporting the first and second single crystal semiconductor layers on the single crystal semiconductor substrate; a first buried oxide film buried between the single crystal semiconductor substrate and the first single crystal semiconductor layer; , A second buried oxide film buried between the first single crystal semiconductor layer and the second single crystal semiconductor layer, a gate electrode formed on the second single crystal semiconductor layer, and the second single crystal semiconductor layer. Formed in the crystalline semiconductor layer Characterized in that it comprises a source / drain layer respectively disposed on the side of the gate electrode.

これにより、複数の単結晶半導体層が積層されている場合においても、これらの単結晶半導体層の側壁だけでなく、これらの単結晶半導体層の下からこれらの単結晶半導体層を支持することが可能となる。このため、複数の積層された単結晶半導体層の撓みを抑制しつつ、複数の積層された単結晶半導体層下に埋め込み酸化膜をそれぞれ形成することが可能となり、複数の積層された単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。   Accordingly, even when a plurality of single crystal semiconductor layers are stacked, it is possible to support these single crystal semiconductor layers not only from the side walls of these single crystal semiconductor layers but also from below these single crystal semiconductor layers. It becomes possible. For this reason, it is possible to form buried oxide films under the plurality of stacked single crystal semiconductor layers while suppressing the bending of the plurality of stacked single crystal semiconductor layers. The film thickness uniformity of the layer and the buried oxide film can be improved. As a result, an SOI transistor can be uniformly formed on the single crystal semiconductor layer without using an SOI substrate, and a lower electrode forming a back gate electrode or a double gate electrode can be disposed under the SOI transistor. In addition, it is possible to achieve both high performance and low power consumption of the SOI transistor while realizing lower cost of the SOI transistor.

また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１および第２単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第１単結晶半導体層を横方向にエッチングすることにより、前記第２単結晶半導体層下の第１単結晶半導体層の一部を除去する工程と、前記第１溝を介して前記第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２単結晶半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１単結晶半導体層の少なくとも一部を前記第２単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を形成する工程と、前記半導体基板および前記第２単結晶半導体層の熱酸化を行うことにより、前記空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、前記第２単結晶半導体層の熱酸化を行うことにより、前記第２単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第２単結晶半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２単結晶半導体層に形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the first single crystal semiconductor layer over the single crystal semiconductor substrate and the etching rate smaller than that of the first single crystal semiconductor layer are provided. Forming a second single crystal semiconductor layer on the first single crystal semiconductor layer; and forming a first groove through the first and second single crystal semiconductor layers to expose the single crystal semiconductor substrate. A step of removing a part of the first single crystal semiconductor layer under the second single crystal semiconductor layer by laterally etching the first single crystal semiconductor layer through the first groove; A step of forming a support that supports the second single crystal semiconductor layer on the single crystal semiconductor substrate, and is disposed so as to wrap around the second single crystal semiconductor layer through the first groove; Of the first single crystal semiconductor layer formed with Forming a second groove that exposes a part of the first single crystal semiconductor layer from the second single crystal semiconductor layer, and selectively etching the first single crystal semiconductor layer through the second groove. Forming a cavity from which the semiconductor layer has been removed, forming a buried oxide film embedded in the cavity by thermally oxidizing the semiconductor substrate and the second single crystal semiconductor layer, Forming a gate insulating film on the second single crystal semiconductor layer by thermally oxidizing the second single crystal semiconductor layer; and a gate electrode on the second single crystal semiconductor layer via the gate insulating film. And a step of forming source / drain layers respectively arranged on the sides of the gate electrode in the second single crystal semiconductor layer by performing ion implantation using the gate electrode as a mask. And wherein the Rukoto.

これにより、第２単結晶半導体層の側壁だけでなく、第２単結晶半導体層の下から第２単結晶半導体層を単結晶半導体基板上で支持することが可能となるとともに、第１単結晶半導体層上に第２単結晶半導体層が積層されている場合においても、第２溝を介して、第２単結晶半導体層下の第１単結晶半導体層にエッチング液を接触させることが可能となる。このため、第２単結晶半導体層の撓みを抑制しつつ、第２単結晶半導体層を単結晶半導体基板上で安定して支持することを可能となるとともに、第１単結晶半導体層上に第２単結晶半導体層が積層されている場合においても、第２単結晶半導体層と単結晶半導体基板との間の第１単結晶半導体層を除去することが可能となる。この結果、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となるとともに、第２単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの高性能化と特性の均一性向上を達成することができる。   As a result, not only the side wall of the second single crystal semiconductor layer but also the second single crystal semiconductor layer can be supported on the single crystal semiconductor substrate from below the second single crystal semiconductor layer, and the first single crystal Even when the second single crystal semiconductor layer is stacked on the semiconductor layer, the etching solution can be brought into contact with the first single crystal semiconductor layer under the second single crystal semiconductor layer through the second groove. Become. For this reason, it is possible to stably support the second single crystal semiconductor layer on the single crystal semiconductor substrate while suppressing the bending of the second single crystal semiconductor layer, and the second single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Even when two single crystal semiconductor layers are stacked, the first single crystal semiconductor layer between the second single crystal semiconductor layer and the single crystal semiconductor substrate can be removed. As a result, it is possible to achieve insulation between the second single crystal semiconductor layer and the single crystal semiconductor substrate without impairing the quality of the second single crystal semiconductor layer, and the second single crystal semiconductor layer and the buried oxide layer. The uniformity of the film thickness can be improved, the price of the SOI transistor can be reduced, and the performance of the SOI transistor can be improved and the uniformity of the characteristics can be improved.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板および前記第２単結晶半導体層はＳｉ、前記第１単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第２単結晶半導体層および第１単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板および第２単結晶半導体層よりも第１単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２単結晶半導体層を第１単結晶半導体層上に形成することが可能となり、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the single crystal semiconductor substrate and the second single crystal semiconductor layer are Si, and the first single crystal semiconductor layer is SiGe. .
This makes it possible to achieve lattice matching between the single crystal semiconductor substrate, the second single crystal semiconductor layer, and the first single crystal semiconductor layer, and the first single crystal semiconductor than the single crystal semiconductor substrate and the second single crystal semiconductor layer. It becomes possible to increase the etching rate of the layer. Therefore, the second single crystal semiconductor layer with good crystal quality can be formed on the first single crystal semiconductor layer, and the second single crystal semiconductor layer and the single single crystal semiconductor layer can be formed without deteriorating the quality of the second single crystal semiconductor layer. It is possible to achieve insulation between the crystalline semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第１および第３単結晶半導体層を横方向にエッチングすることにより、前記第２および第４単結晶半導体層下にそれぞれ配置された第１および第３単結晶半導体層の一部を除去する工程と、前記第１溝を介して前記第２および第４単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the first single crystal semiconductor layer over the single crystal semiconductor substrate and the etching rate smaller than that of the first single crystal semiconductor layer are provided. Forming a second single crystal semiconductor layer on the first single crystal semiconductor layer; and forming a third single crystal semiconductor layer having the same composition as the first single crystal semiconductor layer on the second single crystal semiconductor layer. Forming a film on the third single crystal semiconductor layer, and forming a fourth single crystal semiconductor layer having the same composition as the second single crystal semiconductor layer on the third single crystal semiconductor layer. Forming a first groove through the semiconductor layer to expose the single crystal semiconductor substrate; and etching the first and third single crystal semiconductor layers laterally through the first groove, Respectively disposed under the second and fourth single crystal semiconductor layers. A step of removing a part of the first and third single crystal semiconductor layers; and a step of wrapping under the second and fourth single crystal semiconductor layers through the first groove, and on the single crystal semiconductor substrate, Forming a support for supporting the second and fourth single crystal semiconductor layers, and forming at least a part of the first and third single crystal semiconductor layers on which the support is formed with the second and fourth single crystals Forming the second groove exposed from the semiconductor layer; and selectively etching the first and third single crystal semiconductor layers through the second groove, whereby the first and third single crystal semiconductor layers are formed Forming the removed first and second cavities respectively and thermally oxidizing the semiconductor substrate and the second and fourth single crystal semiconductor layers to embed the first and second cavities in the first and second cavities, respectively. Buried oxidation Forming a gate insulating film on the fourth single crystal semiconductor layer by performing thermal oxidation of the fourth single crystal semiconductor layer, and the fourth single crystal semiconductor layer through the gate insulating film. Forming a gate electrode on the crystalline semiconductor layer, and performing ion implantation using the gate electrode as a mask, so that source / drain layers respectively disposed on the sides of the gate electrode are formed on the fourth single crystal semiconductor layer; And a forming step.

これにより、第２および第４単結晶半導体層の側壁だけでなく、第２および第４単結晶半導体層の下から第２および第４単結晶半導体層を単結晶半導体基板上で支持することが可能となるとともに、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層されている場合においても、第２溝を介して、第２および第４単結晶半導体層下の第１および第３単結晶半導体層にエッチング液を接触させることが可能となる。このため、第２および第４単結晶半導体層の撓みを抑制しつつ、第２および第４単結晶半導体層を単結晶半導体基板上で安定して支持することが可能となるとともに、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層されている場合においても、単結晶半導体基板、第２単結晶半導体層および第４単結晶半導体層間の第１および第３単結晶半導体層をそれぞれ除去することが可能となる。この結果、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となるとともに、第２および第４単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。   Thereby, not only the side walls of the second and fourth single crystal semiconductor layers but also the second and fourth single crystal semiconductor layers can be supported on the single crystal semiconductor substrate from below the second and fourth single crystal semiconductor layers. In addition, even when the second and fourth single crystal semiconductor layers are respectively stacked on the first and third single crystal semiconductor layers, the second and fourth single crystal semiconductors can be provided via the second groove. The etching solution can be brought into contact with the first and third single crystal semiconductor layers below the layer. Therefore, it is possible to stably support the second and fourth single crystal semiconductor layers on the single crystal semiconductor substrate while suppressing the bending of the second and fourth single crystal semiconductor layers, Even in the case where the second and fourth single crystal semiconductor layers are respectively stacked on the third single crystal semiconductor layer, the first and first layers between the single crystal semiconductor substrate, the second single crystal semiconductor layer, and the fourth single crystal semiconductor layer are used. Each of the three single crystal semiconductor layers can be removed. As a result, it is possible to achieve insulation between the second and fourth single crystal semiconductor layers and the single crystal semiconductor substrate without impairing the quality of the second and fourth single crystal semiconductor layers. The uniformity of the thickness of the fourth single crystal semiconductor layer and the buried oxide film can be improved, and the SOI transistor can be reduced in price, and the back gate electrode or the double gate electrode is provided under the SOI transistor. The lower electrode can be disposed, and both high performance and low power consumption of the SOI transistor can be achieved.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板、前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第１から第４単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第２および第４単結晶半導体層よりも第１および第３単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the single crystal semiconductor substrate, the second and fourth single crystal semiconductor layers are Si, and the first and third single crystal semiconductor layers are SiGe. It is characterized by being.
Thus, the lattice matching between the single crystal semiconductor substrate and the first to fourth single crystal semiconductor layers can be achieved, and the first and third single crystal semiconductor layers than the single crystal semiconductor substrate, the second single crystal semiconductor layer, and the fourth single crystal semiconductor layer. It becomes possible to increase the etching rate of the crystalline semiconductor layer. Therefore, the second and fourth single crystal semiconductor layers having good crystal quality can be formed on the first and third single crystal semiconductor layers, respectively, and the quality of the second and fourth single crystal semiconductor layers is impaired. Without insulation, it is possible to achieve insulation between the second and fourth single crystal semiconductor layers and the single crystal semiconductor substrate.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ１−Ａ１´線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ１−Ｂ１´線で切断した断面図である。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
1A is a plan view showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention, FIG. 1B is a cross-sectional view taken along the line A1-A1 ′ of FIG. FIG.1 (c) is sectional drawing cut | disconnected by the B1-B1 'line of Fig.1 (a).

図１において、単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には単結晶半導体層１３が形成されている。さらに、単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には単結晶半導体層１５が積層されている。そして、単結晶半導体層１５上には、犠牲酸化膜１６および酸化防止膜１７が順次積層されている。なお、単結晶半導体基板１１および単結晶半導体層１３、１５の材質としてはＳｉを用いることができる。   In FIG. 1, a buried oxide film 12 is formed on a single crystal semiconductor substrate 11, and a single crystal semiconductor layer 13 is formed on the buried oxide film 12. Further, a buried oxide film 14 is formed on the single crystal semiconductor layer 13, and a single crystal semiconductor layer 15 is stacked on the buried oxide film 14. A sacrificial oxide film 16 and an antioxidant film 17 are sequentially stacked on the single crystal semiconductor layer 15. Note that Si can be used as the material of the single crystal semiconductor substrate 11 and the single crystal semiconductor layers 13 and 15.

ここで、単結晶半導体層１３、１５、犠牲酸化膜１６および酸化防止膜１７の側壁が単結晶半導体基板１１上で露出するように単結晶半導体層１３、１５、犠牲酸化膜１６および酸化防止膜１７はパターニングされている。また、埋め込み酸化膜１２、１４の幅は、単結晶半導体層１３、１５の幅よりも狭くなるように構成され、単結晶半導体層１３、１５の端部の下面が埋め込み酸化膜１２、１４からそれぞれ露出されている。そして、単結晶半導体基板１１上で単結晶半導体層１３、１５を支持する支持体１８が、単結晶半導体層１３、１５の側壁を介して単結晶半導体層１３、１５下に回り込むように配置されている。なお、支持体１８の材質としてはＳｉＯ2を用いることができる。 Here, the single crystal semiconductor layers 13, 15, the sacrificial oxide film 16 and the antioxidant film 17 are exposed on the single crystal semiconductor substrate 11 so that the sidewalls of the single crystal semiconductor layers 13, 15, the sacrificial oxide film 16 and the antioxidant film 17 are exposed. 17 is patterned. The buried oxide films 12 and 14 are configured to have a width narrower than that of the single crystal semiconductor layers 13 and 15, and the bottom surfaces of the end portions of the single crystal semiconductor layers 13 and 15 are formed from the buried oxide films 12 and 14. Each is exposed. A support 18 that supports the single crystal semiconductor layers 13 and 15 on the single crystal semiconductor substrate 11 is disposed so as to wrap around the single crystal semiconductor layers 13 and 15 through the side walls of the single crystal semiconductor layers 13 and 15. ing. Note that SiO 2 can be used as the material of the support 18.

これにより、単結晶半導体層１３、１５下に埋め込み酸化膜１２、１４をそれぞれ形成するために、組成の異なる単結晶半導体層間のエッチングレートの違いを利用して単結晶半導体層１３、１５下に空洞部を形成した場合においても、単結晶半導体層１３、１５の側壁だけでなく、単結晶半導体層１３、１５の下から単結晶半導体層１３、１５を支持することが可能となる。このため、単結晶半導体層１３、１５の撓みを抑制しつつ、単結晶半導体層１３、１５下に埋め込み酸化膜１２、１４をそれぞれ形成することが可能となり、単結晶半導体層１３、１５および埋め込み酸化膜１２、１４の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層１５上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。   Thereby, in order to form the buried oxide films 12 and 14 under the single crystal semiconductor layers 13 and 15, respectively, under the single crystal semiconductor layers 13 and 15 by using the difference in etching rate between the single crystal semiconductor layers having different compositions. Even when the hollow portion is formed, the single crystal semiconductor layers 13 and 15 can be supported not only from the side walls of the single crystal semiconductor layers 13 and 15 but also from below the single crystal semiconductor layers 13 and 15. Therefore, it is possible to form the buried oxide films 12 and 14 under the single crystal semiconductor layers 13 and 15 while suppressing the bending of the single crystal semiconductor layers 13 and 15, respectively. The film thickness uniformity of the oxide films 12 and 14 can be improved. As a result, an SOI transistor can be uniformly formed on the single crystal semiconductor layer 15 without using an SOI substrate, and a lower electrode forming a back gate electrode or a double gate electrode is disposed under the SOI transistor. Therefore, it is possible to achieve both high performance and low power consumption of the SOI transistor while realizing lower cost of the SOI transistor.

図２（ａ）〜図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１２（ｂ）は、図２（ａ）〜図１２（ａ）のＡ２−Ａ２´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図２（ｃ）〜図１２（ｃ）は、図２（ａ）〜図１２（ａ）のＢ２−Ｂ２´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。
図２において、単結晶半導体基板２１上には、単結晶半導体層２２〜２５がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層２２、２４は、単結晶半導体基板２１および単結晶半導体層２３、２５よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板２１がＳｉの場合、単結晶半導体層２２、２４としてＳｉＧｅ、単結晶半導体層２３、２５としてＳｉを用いることが好ましい。これにより、単結晶半導体層２２、２４と単結晶半導体層２３、２５との間の格子整合をとることを可能としつつ、単結晶半導体層２２、２４と単結晶半導体層２３、２５との間の選択比を確保することができる。また、単結晶半導体層２２〜２５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。 2A to 12A are plan views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and FIGS. 2B to 12B are FIGS. -Sectional drawing cut | disconnected by A2-A2'-A12-A12 'line | wire of Fig.12 (a), respectively, Fig.2 (c) -12 (c) is B2 of Fig.2 (a)-FIG. It is sectional drawing cut | disconnected by the -B2'-B12-B12 'line | wire, respectively.
In FIG. 2, single crystal semiconductor layers 22 to 25 are sequentially stacked on a single crystal semiconductor substrate 21 by epitaxial growth. Here, the single crystal semiconductor layers 22 and 24 can be made of a material having a higher etching rate than the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25. In particular, when the single crystal semiconductor substrate 21 is Si, it is preferable to use SiGe as the single crystal semiconductor layers 22 and 24 and Si as the single crystal semiconductor layers 23 and 25. Thus, the lattice matching between the single crystal semiconductor layers 22 and 24 and the single crystal semiconductor layers 23 and 25 can be achieved, and the single crystal semiconductor layers 22 and 24 and the single crystal semiconductor layers 23 and 25 can be aligned. The selection ratio can be ensured. Moreover, the film thickness of the single crystal semiconductor layers 22-25 can be about 1-100 nm, for example.

そして、単結晶半導体層２５の熱酸化により単結晶半導体層２５の表面に犠牲酸化膜２６を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜２６上の全面に酸化防止膜２７を形成する。なお、酸化防止膜２７としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２７、犠牲酸化膜２６、単結晶半導体層２２〜２５をパターニングすることにより、単結晶半導体基板２１を露出させる溝２８を所定の方向に沿って形成する。なお、単結晶半導体基板２１を露出させる場合、単結晶半導体基板２１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板２１をオーバーエッチングして単結晶半導体基板２１に凹部を形成するようにしてもよい。また、溝２８の配置位置は、単結晶半導体層２５の素子分離領域の一部に対応させることができる。 Then, a sacrificial oxide film 26 is formed on the surface of the single crystal semiconductor layer 25 by thermal oxidation of the single crystal semiconductor layer 25. Then, an antioxidant film 27 is formed on the entire surface of the sacrificial oxide film 26 by a method such as CVD. As the antioxidant film 27, for example, a silicon nitride film can be used.
Next, as shown in FIG. 3, the single crystal semiconductor substrate 21 is exposed by patterning the antioxidant film 27, the sacrificial oxide film 26, and the single crystal semiconductor layers 22 to 25 using a photolithography technique and an etching technique. A groove 28 is formed along a predetermined direction. Note that when the single crystal semiconductor substrate 21 is exposed, etching may be stopped on the surface of the single crystal semiconductor substrate 21, or the single crystal semiconductor substrate 21 is over-etched to form a recess in the single crystal semiconductor substrate 21. You may do it. The arrangement position of the groove 28 can correspond to a part of the element isolation region of the single crystal semiconductor layer 25.

次に、図４に示すように、溝２８を介して単結晶半導体層２２、２４を横方向にエッチングすることにより、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４の一部を除去し、単結晶半導体層２３、２５の端部の上下面２９を単結晶半導体層２２、２４からそれぞれ露出させる。そして、溝２８を介して単結晶半導体層２２〜２５の露出面の熱酸化を行うことにより、単結晶半導体層２２〜２５の露出面に熱酸化膜３０を形成する。   Next, as shown in FIG. 4, the single crystal semiconductor layers 22, 24 are etched laterally through the grooves 28, so that the single crystal semiconductor layers 22, 25 disposed below the single crystal semiconductor layers 23, 25, respectively. A part of 24 is removed, and upper and lower surfaces 29 of end portions of the single crystal semiconductor layers 23 and 25 are exposed from the single crystal semiconductor layers 22 and 24, respectively. Then, a thermal oxide film 30 is formed on the exposed surfaces of the single crystal semiconductor layers 22 to 25 by performing thermal oxidation of the exposed surfaces of the single crystal semiconductor layers 22 to 25 through the groove 28.

次に、図５に示すように、ＣＶＤなどの方法により、単結晶半導体層２３、２５の側壁をそれぞれ介して単結晶半導体層２３、２５下に回り込むように溝２８内に埋め込まれ、単結晶半導体層２３、２５を単結晶半導体基板２１上で支持する支持体３１を単結晶半導体基板２１上の全面に形成する。なお、支持体３１の材質としてはシリコン酸化膜を用いることができる。   Next, as shown in FIG. 5, the single crystal is embedded in the trench 28 so as to wrap around the single crystal semiconductor layers 23 and 25 through the sidewalls of the single crystal semiconductor layers 23 and 25, respectively, by a method such as CVD. A support 31 that supports the semiconductor layers 23 and 25 on the single crystal semiconductor substrate 21 is formed over the entire surface of the single crystal semiconductor substrate 21. Note that a silicon oxide film can be used as the material of the support 31.

次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３１、酸化防止膜２７、犠牲酸化膜２６および単結晶半導体層２５〜２２をパターニングすることにより、単結晶半導体基板２１を露出させる溝３２を溝２８と直交する方向に沿って形成する。なお、単結晶半導体基板２１を露出させる場合、単結晶半導体基板２１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板２１をオーバーエッチングして単結晶半導体基板２１に凹部を形成するようにしてもよい。また、溝３２の配置位置は、単結晶半導体層２５の素子分離領域に対応させることができる。   Next, as shown in FIG. 6, the support 31, the antioxidant film 27, the sacrificial oxide film 26, and the single crystal semiconductor layers 25 to 22 are patterned by using a photolithography technique and an etching technique to thereby obtain a single crystal semiconductor substrate. A groove 32 exposing 21 is formed along a direction perpendicular to the groove 28. Note that when the single crystal semiconductor substrate 21 is exposed, etching may be stopped on the surface of the single crystal semiconductor substrate 21, or the single crystal semiconductor substrate 21 is over-etched to form a recess in the single crystal semiconductor substrate 21. You may do it. The arrangement position of the trench 32 can correspond to the element isolation region of the single crystal semiconductor layer 25.

次に、図７に示すように、溝３２を介してエッチング液を単結晶半導体層２２、２４に接触させることにより、単結晶半導体層２２、２４をエッチング除去し、単結晶半導体基板２１と単結晶半導体層２３との間に空洞部３３ａを形成するとともに、単結晶半導体層２３、２５間に空洞部３３ｂを形成する。
ここで、溝２８内に支持体３１を設けることにより、単結晶半導体層２２、２４が除去された場合においても、単結晶半導体層２３、２５を単結晶半導体基板２１上で支持することが可能となるとともに、溝２８とは別に溝３２を設けることにより、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４にエッチング液を接触させることが可能となる。このため、単結晶半導体層２３、２５の結晶品質を損なうことなく、単結晶半導体層２３、２５と単結晶半導体基板２１との間の絶縁を図ることが可能となる。 Next, as shown in FIG. 7, the single crystal semiconductor layers 22 and 24 are removed by etching by bringing the etching solution into contact with the single crystal semiconductor layers 22 and 24 through the grooves 32, thereby A cavity 33 a is formed between the crystal semiconductor layer 23 and a cavity 33 b is formed between the single crystal semiconductor layers 23 and 25.
Here, by providing the support 31 in the groove 28, the single crystal semiconductor layers 23 and 25 can be supported on the single crystal semiconductor substrate 21 even when the single crystal semiconductor layers 22 and 24 are removed. In addition, by providing the groove 32 in addition to the groove 28, the etching liquid can be brought into contact with the single crystal semiconductor layers 22 and 24 disposed under the single crystal semiconductor layers 23 and 25, respectively. Therefore, insulation between the single crystal semiconductor layers 23 and 25 and the single crystal semiconductor substrate 21 can be achieved without impairing the crystal quality of the single crystal semiconductor layers 23 and 25.

なお、単結晶半導体基板２１、単結晶半導体層２３、２５がＳｉ、単結晶半導体層２２、２４がＳｉＧｅの場合、単結晶半導体層２２、２４のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、単結晶半導体基板２１および単結晶半導体層２３、２５のオーバーエッチングを抑制しつつ、単結晶半導体層２２、２４を除去することが可能となる。   Note that when the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25 are Si and the single crystal semiconductor layers 22 and 24 are SiGe, it is preferable to use hydrofluoric acid as an etching solution for the single crystal semiconductor layers 22 and 24. As a result, a Si / SiGe selection ratio of about 1: 100 to 1000 can be obtained, and the single crystal semiconductor layers 22 and 24 are suppressed while over-etching of the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25 is suppressed. Can be removed.

次に、図８に示すように、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化を行うことにより、単結晶半導体基板２１と単結晶半導体層２３との間の空洞部３３ａに埋め込み酸化膜３４ａを形成するとともに、単結晶半導体層２３、２５間の空洞部３３ｂに埋め込み酸化膜３４ｂを形成する。なお、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化にて埋め込み酸化膜３４ａ、３４ｂを形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化にて埋め込み酸化膜３４ａ、３４ｂを形成する場合、溝３２内の単結晶半導体基板２１および単結晶半導体層２３、２５が酸化され、溝３２内の単結晶半導体層２３、２５の側壁に酸化膜３５ａ、３５ｂがそれぞれ形成される。   Next, as illustrated in FIG. 8, by performing thermal oxidation of the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25, the cavity 33 a between the single crystal semiconductor substrate 21 and the single crystal semiconductor layer 23 is formed. The buried oxide film 34 a is formed, and the buried oxide film 34 b is formed in the cavity 33 b between the single crystal semiconductor layers 23 and 25. Note that in the case where the buried oxide films 34a and 34b are formed by thermal oxidation of the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25, low temperature wet oxidation that is reaction-controlled is used in order to improve the embeddability. Is preferred. Here, when the buried oxide films 34 a and 34 b are formed by thermal oxidation of the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25, the single crystal semiconductor substrate 21 and the single crystal semiconductor layers 23 and 25 in the groove 32 are Oxidized and oxide films 35a and 35b are formed on the side walls of the single crystal semiconductor layers 23 and 25 in the trench 32, respectively.

これにより、エピタキシャル成長時の単結晶半導体層２３、２５の膜厚および単結晶半導体層２３、２５の熱酸化時に形成された埋め込み酸化膜３４ａ、３４ｂの膜厚により、素子分離後の単結晶半導体層２３、２５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層２３、２５の膜厚を精度よく制御することができ、単結晶半導体層２３、２５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層２３、２５を薄膜化することができる。また、単結晶半導体層２５上に酸化防止膜２７を設けることで、単結晶半導体層２５の表面が熱酸化されることを防止しつつ、単結晶半導体層２５の裏面側に埋め込み酸化膜３４ｂを形成することが可能となる。   Thus, the single crystal semiconductor layer after element isolation is determined by the film thickness of the single crystal semiconductor layers 23 and 25 during epitaxial growth and the thickness of the buried oxide films 34a and 34b formed during thermal oxidation of the single crystal semiconductor layers 23 and 25. The film thicknesses 23 and 25 can be respectively defined. For this reason, the film thickness of the single crystal semiconductor layers 23 and 25 can be accurately controlled, and variation in the film thickness of the single crystal semiconductor layers 23 and 25 can be reduced, and the single crystal semiconductor layers 23 and 25 can be reduced. Can be thinned. Further, by providing the antioxidant film 27 on the single crystal semiconductor layer 25, the buried oxide film 34b is formed on the back surface side of the single crystal semiconductor layer 25 while preventing the surface of the single crystal semiconductor layer 25 from being thermally oxidized. It becomes possible to form.

また、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４の一部を除去することにより、単結晶半導体層２３、２５の側壁だけでなく、単結晶半導体層２３、２５の下から単結晶半導体層２３、２５を単結晶半導体基板２１上で支持することが可能となる。このため、単結晶半導体層２３、２５の撓みを抑制しつつ、単結晶半導体層２３、２５下に埋め込み酸化膜３４ａ、３４ｂを形成することができ、単結晶半導体層２３、２５および埋め込み酸化膜３４ａ、３４ｂの膜厚の均一性を向上させることができる。   Further, by removing a part of the single crystal semiconductor layers 22 and 24 respectively disposed under the single crystal semiconductor layers 23 and 25, not only the side walls of the single crystal semiconductor layers 23 and 25 but also the single crystal semiconductor layers 23 and 25, The single crystal semiconductor layers 23 and 25 can be supported on the single crystal semiconductor substrate 21 from below 25. Therefore, the buried oxide films 34a and 34b can be formed under the single crystal semiconductor layers 23 and 25 while suppressing the bending of the single crystal semiconductor layers 23 and 25, and the single crystal semiconductor layers 23 and 25 and the buried oxide films are formed. The uniformity of the film thickness of 34a, 34b can be improved.

次に、図９に示すように、ＣＶＤなどの方法により、溝３２内が埋め込まれるようにして、支持体３１上に埋め込み絶縁体３６を堆積する。なお、埋め込み絶縁体３６の材質としてはシリコン酸化膜を用いることができる。
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体３６および支持体３１を薄膜化するとともに、酸化防止膜２７および犠牲酸化膜２６を除去することにより、単結晶半導体層２５の表面を露出させる。 Next, as shown in FIG. 9, a buried insulator 36 is deposited on the support 31 so that the inside of the groove 32 is buried by a method such as CVD. Note that a silicon oxide film can be used as the material of the buried insulator 36.
Next, as shown in FIG. 10, the buried insulator 36 and the support 31 are thinned using a method such as CMP (chemical mechanical polishing), and the antioxidant film 27 and the sacrificial oxide film 26 are removed. As a result, the surface of the single crystal semiconductor layer 25 is exposed.

次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層２５をパターニングすることにより、埋め込み酸化膜３４ｂおよび熱酸化膜３０の表面を露出させる開口部４５を形成する。さらに、単結晶半導体層２５の表面の熱酸化を行うことにより、単結晶半導体層２５の表面にゲート絶縁膜３８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３８が形成された単結晶半導体層２５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層２５上にゲート電極３９を形成する。   Next, as shown in FIG. 11, by patterning the single crystal semiconductor layer 25 using a photolithography technique and an etching technique, an opening 45 that exposes the surface of the buried oxide film 34b and the thermal oxide film 30 is formed. . Further, the gate insulating film 38 is formed on the surface of the single crystal semiconductor layer 25 by performing thermal oxidation on the surface of the single crystal semiconductor layer 25. Then, a polycrystalline silicon layer is formed on the single crystal semiconductor layer 25 on which the gate insulating film 38 is formed by a method such as CVD. Then, the gate electrode 39 is formed on the single crystal semiconductor layer 25 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

そして、ゲート電極３９をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を単結晶半導体層２５内にイオン注入することにより、ゲート電極３９を挟み込むように配置されたソース層４１ａおよびドレイン層４１ｂを単結晶半導体層２５に形成する。
次に、図１２に示すように、ＣＶＤなどの方法により、ゲート電極３９上に層間絶縁層４２を堆積する。そして、層間絶縁層４２および埋め込み酸化膜３４ｂまたは支持体３１に埋め込まれ、単結晶半導体層２３に接続されたバックゲートコンタクト電極４３ｄを層間絶縁層４２上に形成する。また、層間絶縁層４２に埋め込まれ、ソース層４１ａおよびドレイン層４１ｂにそれぞれ接続されたソースコンタクト電極４３ａおよびドレインコンタクト電極４３ｂを層間絶縁層４２上に形成するとともに、ゲート電極３９に接続されたゲートコンタクト電極４３ｃを層間絶縁層４２上に形成する。 Then, by using the gate electrode 39 as a mask, impurities such as As, P, B, and BF 2 are ion-implanted into the single crystal semiconductor layer 25, so that the source layer 41a and the drain layer disposed so as to sandwich the gate electrode 39 therebetween 41b is formed in the single crystal semiconductor layer 25.
Next, as shown in FIG. 12, an interlayer insulating layer 42 is deposited on the gate electrode 39 by a method such as CVD. Then, a back gate contact electrode 43 d embedded in the interlayer insulating layer 42 and the buried oxide film 34 b or the support 31 and connected to the single crystal semiconductor layer 23 is formed on the interlayer insulating layer 42. A source contact electrode 43a and a drain contact electrode 43b embedded in the interlayer insulating layer 42 and connected to the source layer 41a and the drain layer 41b, respectively, are formed on the interlayer insulating layer 42, and a gate connected to the gate electrode 39 Contact electrode 43 c is formed on interlayer insulating layer 42.

これにより、単結晶半導体層２３、２５を埋め込み酸化膜３４ａ、３４ｂ上に配置することが可能となり、ＳＯＩ基板を用いることなく、単結晶半導体層２５の裏面側にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することが可能となるとともに、ＳＯＩトランジスタを単結晶半導体層２５に形成することができる。因みに、電極となる単結晶半導体層がダブルゲート電極の下部電極を成す場合は、該電極となる単結晶半導体層は、ゲート電極３９と電気的に接続される。ダブルゲート構造のＳＯＩトランジスタでは、理想的なサブスレッショルド特性が得られる事から、リーク電流の低減とオン電流の増大に寄与する。また、電極となる単結晶半導体層を、バックゲート電極として使用する場合は、例えば、スタンバイ時にバックゲートバイアスを印加することで、ＳＯＩトランジスタの閾値電圧を制御し、リーク電流の低減を図る事ができる。   Thus, the single crystal semiconductor layers 23 and 25 can be disposed on the buried oxide films 34a and 34b, and a back gate electrode or a double gate electrode is provided on the back surface side of the single crystal semiconductor layer 25 without using an SOI substrate. The lower electrode formed can be disposed, and the SOI transistor can be formed in the single crystal semiconductor layer 25. Incidentally, when the single crystal semiconductor layer serving as an electrode forms the lower electrode of the double gate electrode, the single crystal semiconductor layer serving as the electrode is electrically connected to the gate electrode 39. In an SOI transistor having a double gate structure, ideal subthreshold characteristics can be obtained, which contributes to a reduction in leakage current and an increase in on-current. In addition, when the single crystal semiconductor layer serving as an electrode is used as a back gate electrode, for example, by applying a back gate bias during standby, the threshold voltage of the SOI transistor can be controlled to reduce leakage current. it can.

尚、該単結晶半導体層を電極として使用する場合、抵抗を下げるために、不純物をドーピングする必要があるが、一例として、該単結晶半導体層をエピ成長する際に、ドーピングガスを導入する等の方法で、実現可能である。
図１３（ａ）〜図２２（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）〜図２２（ｂ）は、図１３（ａ）〜図２２（ａ）のＡ１３−Ａ１３´〜Ａ２２−Ａ２２´線でそれぞれ切断した断面図、図１３（ｃ）〜図２２（ｃ）は、図１３（ａ）〜図２２（ａ）のＢ１３−Ｂ１３´〜Ｂ２２−Ｂ２２´線でそれぞれ切断した断面図である。 Note that when the single crystal semiconductor layer is used as an electrode, it is necessary to dope impurities in order to reduce resistance. As an example, a doping gas is introduced when the single crystal semiconductor layer is epitaxially grown. This method can be realized.
FIGS. 13A to 22A are plan views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention, and FIGS. 13B to 22B are FIGS. Sectional views cut along lines A13-A13 ′ to A22-A22 ′ in FIG. 22 (a), and FIGS. 13 (c) to 22 (c) are B13 in FIGS. 13 (a) to 22 (a). It is sectional drawing cut | disconnected by the -B13'-B22-B22 'line | wire, respectively.

図１３において、単結晶半導体基板５１上には、単結晶半導体層５２、５３がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層５２は、単結晶半導体基板５１および単結晶半導体層５３よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板５１がＳｉの場合、単結晶半導体層５２としてＳｉＧｅ、単結晶半導体層５３としてＳｉを用いることが好ましい。これにより、単結晶半導体層５２と単結晶半導体層５３との間の格子整合をとることを可能としつつ、単結晶半導体層５２と単結晶半導体層５３との間の選択比を確保することができる。   In FIG. 13, single crystal semiconductor layers 52 and 53 are sequentially stacked on a single crystal semiconductor substrate 51 by epitaxial growth. Here, the single crystal semiconductor layer 52 can be formed using a material having a higher etching rate than the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53. In particular, when the single crystal semiconductor substrate 51 is Si, it is preferable to use SiGe as the single crystal semiconductor layer 52 and Si as the single crystal semiconductor layer 53. Accordingly, it is possible to secure a selection ratio between the single crystal semiconductor layer 52 and the single crystal semiconductor layer 53 while enabling lattice matching between the single crystal semiconductor layer 52 and the single crystal semiconductor layer 53. it can.

そして、単結晶半導体層５３の熱酸化により単結晶半導体層５３の表面に犠牲酸化膜５６を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５６上の全面に酸化防止膜５７を形成する。なお、酸化防止膜５７としては、例えば、シリコン窒化膜を用いることができる。
次に、図１４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５７、犠牲酸化膜５６、単結晶半導体層５３、５２をパターニングすることにより、単結晶半導体基板５１を露出させる溝５８を所定の方向に沿って形成する。 Then, a sacrificial oxide film 56 is formed on the surface of the single crystal semiconductor layer 53 by thermal oxidation of the single crystal semiconductor layer 53. Then, an antioxidant film 57 is formed on the entire surface of the sacrificial oxide film 56 by a method such as CVD. As the antioxidant film 57, for example, a silicon nitride film can be used.
Next, as illustrated in FIG. 14, the single crystal semiconductor substrate 51 is exposed by patterning the antioxidant film 57, the sacrificial oxide film 56, and the single crystal semiconductor layers 53 and 52 using a photolithography technique and an etching technique. A groove 58 to be formed is formed along a predetermined direction.

次に、図１５に示すように、溝５８を介して単結晶半導体層５２を横方向にエッチングすることにより、単結晶半導体層５３下に配置された単結晶半導体層５２の一部を除去し、単結晶半導体層５３の端部の下面５９を単結晶半導体層５２から露出させる。そして、溝５８を介して単結晶半導体層５２、５３の露出面の熱酸化を行うことにより、単結晶半導体層５２、５３の露出面に熱酸化膜６０を形成する。   Next, as illustrated in FIG. 15, the single crystal semiconductor layer 52 is laterally etched through the groove 58 to remove a part of the single crystal semiconductor layer 52 disposed under the single crystal semiconductor layer 53. The lower surface 59 of the end portion of the single crystal semiconductor layer 53 is exposed from the single crystal semiconductor layer 52. Then, thermal oxidation is performed on the exposed surfaces of the single crystal semiconductor layers 52 and 53 through the groove 58, thereby forming a thermal oxide film 60 on the exposed surfaces of the single crystal semiconductor layers 52 and 53.

次に、図１６に示すように、ＣＶＤなどの方法により、単結晶半導体層５３の側壁を介して単結晶半導体層５３下に回り込むように溝５８内に埋め込まれ、単結晶半導体層５３を単結晶半導体基板５１上で支持する支持体６１を単結晶半導体基板５１上の全面に形成する。なお、支持体５１の材質としてはシリコン酸化膜を用いることができる。
次に、図１７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体６１、酸化防止膜５７、犠牲酸化膜５６および単結晶半導体層５３、５２をパターニングすることにより、単結晶半導体基板５１を露出させる溝６２を溝５８と直交する方向に沿って形成する。 Next, as illustrated in FIG. 16, the single crystal semiconductor layer 53 is embedded in the groove 58 so as to wrap around the single crystal semiconductor layer 53 through the sidewall of the single crystal semiconductor layer 53 by a method such as CVD. A support 61 that is supported on the crystal semiconductor substrate 51 is formed on the entire surface of the single crystal semiconductor substrate 51. Note that a silicon oxide film can be used as the material of the support 51.
Next, as shown in FIG. 17, the support 61, the antioxidant film 57, the sacrificial oxide film 56, and the single crystal semiconductor layers 53 and 52 are patterned using a photolithography technique and an etching technique, so that a single crystal semiconductor substrate is obtained. A groove 62 for exposing 51 is formed along a direction orthogonal to the groove 58.

次に、図１８に示すように、溝６２を介してエッチング液を単結晶半導体層５２に接触させることにより、単結晶半導体層５２をエッチング除去し、単結晶半導体基板５１と単結晶半導体層５３との間に空洞部６３を形成する。
ここで、溝５８内に支持体６１を設けることにより、単結晶半導体層５２が除去された場合においても、単結晶半導体層５３を単結晶半導体基板５１上で支持することが可能となるとともに、溝５８とは別に溝６２を設けることにより、単結晶半導体層５３下に配置された単結晶半導体層５２にエッチング液を接触させることが可能となる。このため、単結晶半導体層５３の結晶品質を損なうことなく、単結晶半導体層５３と単結晶半導体基板５１との間の絶縁を図ることが可能となる。 Next, as illustrated in FIG. 18, the single crystal semiconductor layer 52 is removed by etching by bringing the etchant into contact with the single crystal semiconductor layer 52 through the groove 62, and the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53 are removed. A cavity 63 is formed between the two.
Here, by providing the support 61 in the groove 58, the single crystal semiconductor layer 53 can be supported on the single crystal semiconductor substrate 51 even when the single crystal semiconductor layer 52 is removed. By providing the groove 62 in addition to the groove 58, the etching solution can be brought into contact with the single crystal semiconductor layer 52 disposed under the single crystal semiconductor layer 53. Therefore, it is possible to achieve insulation between the single crystal semiconductor layer 53 and the single crystal semiconductor substrate 51 without impairing the crystal quality of the single crystal semiconductor layer 53.

次に、図１９に示すように、単結晶半導体基板５１および単結晶半導体層５３の熱酸化を行うことにより、単結晶半導体基板５１と単結晶半導体層５３との間の空洞部６３に埋め込み酸化膜６４を形成する。ここで、単結晶半導体基板５１および単結晶半導体層５３の熱酸化にて埋め込み酸化膜６４を形成する場合、溝６２内の単結晶半導体基板５１および単結晶半導体層５３が酸化され、溝５２内の単結晶半導体層５３の側壁に酸化膜６５がそれぞれ形成される。   Next, as shown in FIG. 19, by performing thermal oxidation of the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53, a buried oxidation is performed in the cavity 63 between the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53. A film 64 is formed. Here, when the buried oxide film 64 is formed by thermal oxidation of the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53, the single crystal semiconductor substrate 51 and the single crystal semiconductor layer 53 in the groove 62 are oxidized and Oxide films 65 are formed on the side walls of the single crystal semiconductor layer 53.

ここで、単結晶半導体層５３下に配置された単結晶半導体層５２の一部を除去することにより、単結晶半導体層５３の側壁だけでなく、単結晶半導体層５３の下から単結晶半導体層５３を単結晶半導体基板５１上で支持することが可能となる。このため、単結晶半導体層５３の撓みを抑制しつつ、単結晶半導体層５３下に埋め込み酸化膜６４を形成することができ、単結晶半導体層５３および埋め込み酸化膜６４の膜厚の均一性を向上させることができる。   Here, a part of the single crystal semiconductor layer 52 disposed under the single crystal semiconductor layer 53 is removed, so that not only the sidewall of the single crystal semiconductor layer 53 but also the single crystal semiconductor layer from below the single crystal semiconductor layer 53 is obtained. 53 can be supported on the single crystal semiconductor substrate 51. Therefore, the buried oxide film 64 can be formed under the single crystal semiconductor layer 53 while suppressing the bending of the single crystal semiconductor layer 53, and the film thickness uniformity of the single crystal semiconductor layer 53 and the buried oxide film 64 can be improved. Can be improved.

次に、図２０に示すように、ＣＶＤなどの方法により、溝６２内が埋め込まれるようにして、支持体６１上に埋め込み絶縁体６６を堆積する。なお、埋め込み絶縁体６６の材質としてはシリコン酸化膜を用いることができる。
次に、図２１に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体６６および支持体６１を薄膜化するとともに、酸化防止膜５７および犠牲酸化膜５６を除去することにより、単結晶半導体層５３の表面を露出させる。 Next, as shown in FIG. 20, a buried insulator 66 is deposited on the support 61 so that the inside of the groove 62 is buried by a method such as CVD. Note that a silicon oxide film can be used as the material of the buried insulator 66.
Next, as shown in FIG. 21, the buried insulator 66 and the support 61 are thinned using a method such as CMP (Chemical Mechanical Polishing), and the antioxidant film 57 and the sacrificial oxide film 56 are removed. As a result, the surface of the single crystal semiconductor layer 53 is exposed.

次に、図２２に示すように、単結晶半導体層５３の表面の熱酸化を行うことにより、単結晶半導体層５３の表面にゲート絶縁膜６８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６８が形成された単結晶半導体層５３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層５３上にゲート電極６９を形成する。   Next, as illustrated in FIG. 22, a gate insulating film 68 is formed on the surface of the single crystal semiconductor layer 53 by performing thermal oxidation on the surface of the single crystal semiconductor layer 53. Then, a polycrystalline silicon layer is formed on the single crystal semiconductor layer 53 on which the gate insulating film 68 is formed by a method such as CVD. Then, the gate electrode 69 is formed on the single crystal semiconductor layer 53 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

そして、ゲート電極６９をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を単結晶半導体層５３内にイオン注入することにより、ゲート電極６９を挟み込むように配置されたソース層７１ａおよびドレイン層７１ｂを単結晶半導体層５３に形成する。 Then, by using the gate electrode 69 as a mask, impurities such as As, P, B, and BF 2 are ion-implanted into the single crystal semiconductor layer 53, so that the source layer 71 a and the drain layer disposed so as to sandwich the gate electrode 69. 71 b is formed in the single crystal semiconductor layer 53.

本発明の第１実施形態に係る半導体装置の概略構成を示す図。1 is a diagram showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１１、２１、５１ 単結晶半導体基板、１２、１４、３４ａ、３４ｂ、６４ 埋め込み酸化膜、１３、１５、２２〜２５、５２、５３ 単結晶半導体層、１６、２６、５６ 犠牲酸化膜、１７、２７、５７ 酸化防止膜、１８、３１、６１ 支持体、２８、３２、５８、６２ 溝、２９ 上下面、５９ 下面、３０、３５ａ、３５ｂ、６０、６５ 熱酸化膜、３３ａ、３３ｂ、６３ 空洞部、３４ａ、３４ｂ、６４ 埋め込み酸化膜、３６、６６ 埋め込み絶縁体、３８、６８ ゲート絶縁膜、３９、６９ ゲート電極、４０、７０ サイドウォール、４１ａ、７１ａ ソース層、４１ｂ、７１ｂ ドレイン層、４２ 層間絶縁膜、４３ａ ソースコンタクト電極、４３ｂ ドレインコンタクト電極、４３ｃ ゲートコンタクト電極、４３ｄ バックゲートコンタクト電極、４５ 開口部   11, 21, 51 single crystal semiconductor substrate, 12, 14, 34a, 34b, 64 buried oxide film, 13, 15, 22-25, 52, 53 single crystal semiconductor layer, 16, 26, 56 sacrificial oxide film, 17, 27, 57 Antioxidation film, 18, 31, 61 Support, 28, 32, 58, 62 Groove, 29 Upper and lower surfaces, 59 Lower surface, 30, 35a, 35b, 60, 65 Thermal oxide film, 33a, 33b, 63 Cavity 34a, 34b, 64 buried oxide film, 36, 66 buried insulator, 38, 68 gate insulating film, 39, 69 gate electrode, 40, 70 sidewall, 41a, 71a source layer, 41b, 71b drain layer, 42 Interlayer insulating film, 43a source contact electrode, 43b drain contact electrode, 43c gate contact electrode, 43d back gate core Contact electrode, 45 openings

Claims (4)

単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、Forming a first single crystal semiconductor layer on the single crystal semiconductor substrate;
前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、Forming a second single crystal semiconductor layer having a lower etching rate on the first single crystal semiconductor layer than the first single crystal semiconductor layer;
前記第１および第２単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、Forming a first groove through the first and second single crystal semiconductor layers to expose the single crystal semiconductor substrate;
前記第１溝を介して前記第１単結晶半導体層を横方向にエッチングすることにより、前記第２単結晶半導体層下の第１単結晶半導体層の一部を除去する工程と、Removing a part of the first single crystal semiconductor layer below the second single crystal semiconductor layer by laterally etching the first single crystal semiconductor layer through the first groove;
前記第１溝を介して前記第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２単結晶半導体層を支持する支持体を形成する工程と、Forming a support that is disposed so as to wrap around the second single crystal semiconductor layer through the first groove and supports the second single crystal semiconductor layer on the single crystal semiconductor substrate;
前記支持体が形成された前記第１単結晶半導体層の少なくとも一部を前記第２単結晶半導体層から露出させる第２溝を形成する工程と、Forming a second groove for exposing at least a part of the first single crystal semiconductor layer on which the support is formed from the second single crystal semiconductor layer;
前記第２溝を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を形成する工程と、Forming a cavity from which the first single crystal semiconductor layer is removed by selectively etching the first single crystal semiconductor layer through the second groove;
前記半導体基板および前記第２単結晶半導体層の熱酸化を行うことにより、前記空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、Forming a buried oxide film embedded in the cavity by thermally oxidizing the semiconductor substrate and the second single crystal semiconductor layer;
前記第２単結晶半導体層の熱酸化を行うことにより、前記第２単結晶半導体層上にゲート絶縁膜を形成する工程と、Forming a gate insulating film on the second single crystal semiconductor layer by thermally oxidizing the second single crystal semiconductor layer;
前記ゲート絶縁膜を介して前記第２単結晶半導体層上にゲート電極を形成する工程と、Forming a gate electrode on the second single crystal semiconductor layer through the gate insulating film;
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming a source / drain layer respectively disposed on a side of the gate electrode in the second single crystal semiconductor layer by performing ion implantation using the gate electrode as a mask. Manufacturing method. 前記単結晶半導体基板および前記第２単結晶半導体層はＳｉ、前記第１単結晶半導体層はＳｉＧｅであることを特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the single crystal semiconductor substrate and the second single crystal semiconductor layer are Si, and the first single crystal semiconductor layer is SiGe. 単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、
前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、
前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、
前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第１および第３単結晶半導体層を横方向にエッチングすることにより、前記第２および第４単結晶半導体層下にそれぞれ配置された第１および第３単結晶半導体層の一部を除去する工程と、
前記第１溝を介して前記第２および第４単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、
前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、
前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a first single crystal semiconductor layer on the single crystal semiconductor substrate;
Forming a second single crystal semiconductor layer having a lower etching rate on the first single crystal semiconductor layer than the first single crystal semiconductor layer;
Forming a third single crystal semiconductor layer having the same composition as the first single crystal semiconductor layer on the second single crystal semiconductor layer;
Forming a fourth single crystal semiconductor layer having the same composition as the second single crystal semiconductor layer on the third single crystal semiconductor layer;
Forming a first groove through the first to fourth single crystal semiconductor layers to expose the single crystal semiconductor substrate;
By etching the first and third single crystal semiconductor layer in the lateral direction via the first groove, the first and third single crystal semiconductor disposed respectively under the second and fourth single crystal semiconductor layer Removing a portion of the layer;
A support body is disposed so as to wrap around the second and fourth single crystal semiconductor layers through the first groove, and supports the second and fourth single crystal semiconductor layers on the single crystal semiconductor substrate. Process,
Forming a second groove exposing at least a part of the first and third single crystal semiconductor layers on which the support is formed from the second and fourth single crystal semiconductor layers;
By selectively etching the first and third single crystal semiconductor layer through the second groove, to form the first and second cavity wherein the first and third single crystal semiconductor layer is removed, respectively Process,
Forming a buried oxide film embedded in each of the first and second cavities by thermally oxidizing the semiconductor substrate and the second and fourth single crystal semiconductor layers;
Forming a gate insulating film on the fourth single crystal semiconductor layer by thermally oxidizing the fourth single crystal semiconductor layer;
Forming a gate electrode on the fourth single crystal semiconductor layer through the gate insulating film;
Forming a source / drain layer on each side of the gate electrode in the fourth single crystal semiconductor layer by performing ion implantation using the gate electrode as a mask. Manufacturing method. 前記単結晶半導体基板、前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする請求項３記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3 , wherein the single crystal semiconductor substrate , the second and fourth single crystal semiconductor layers are Si, and the first and third single crystal semiconductor layers are SiGe.
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