JP2005064194A - Semiconductor substrate having soi structure, manufacturing method thereof and semiconductor device - Google Patents

Semiconductor substrate having soi structure, manufacturing method thereof and semiconductor device Download PDF

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor substrate having an SOI structure capable of stably mounting devices of different characteristics such as a high-speed application element or a high breakdown voltage application element, to provide its manufacturing method and a semiconductor device. <P>SOLUTION: A semiconductor substrate 10 having the SOI structure has a first region A and a second region B as a region used in a substantial device formation. Both of the first region A and the second region B are on an identical flattening plane. In the first region A, a first insulating layer 111 and a second insulating layer 112 are doubly provided, and a silicon monocrystalline layer 122 on the second insulating layer 112 is used for the substantial device formation. In the second region B, the second insulating layer 112 is selectively removed, and the silicon monocrystalline layer (including 121, 123) on the first insulating layer 111 is used for the substantial device formation. A thickness of each silicon monocrystalline layer on the first insulating layer 111 and the second insulating layer 112 is decided in accordance with characteristics of a formed element. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、SOI(Silicon On Insulator)基板に関しSi層の厚さを異ならせたデバイスが混載されたSOI構造を有する半導体基板及びその製造方法及び半導体装置に関する。   The present invention relates to an SOI (Silicon On Insulator) substrate, a semiconductor substrate having an SOI structure in which devices having different Si layer thicknesses are mounted, a manufacturing method thereof, and a semiconductor device.

SOI(Silicon On Insulator)技術は、埋め込み絶縁膜上に形成されたシリコン単結晶にMOSFETなどの集積回路デバイスを構成する技術として知られている。SOI構造MOSデバイスは、バルク技術に比べてソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したMOSFET(バルクMOSFET)より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力LSIへの応用が検討されている。   The SOI (Silicon On Insulator) technique is known as a technique for forming an integrated circuit device such as a MOSFET on a silicon single crystal formed on a buried insulating film. The SOI structure MOS device has an advantage that the junction capacitance between the source and the drain can be suppressed as compared with the bulk technology. For this reason, it operates at a higher speed than a MOSFET (bulk MOSFET) fabricated on a normal bulk silicon substrate. In addition, since it operates at a high speed even with a low voltage power supply, its application to a low power consumption LSI is being studied.

SOIトランジスタの集積回路において、低消費電力性能と高速動作性能、及び動作時の安定性を考慮して、高速用途素子と高耐圧用途素子を同一基板に混載させる場合がある。その際、高耐圧途素子領域ではドリフト層の存在及びオン抵抗の低抵抗化のため、比較的厚いSi層が必要となっている。そこで、高速用途素子はトランジスタのチャネル領域が全て空乏化する完全空乏化トランジスタを用いるようにし、高耐圧用途素子はトランジスタのチャネル領域の空乏層が埋め込み絶縁膜まで及ばないトランジスタ、例えば部分空乏化トランジスタを用いるようにする。従来、このようなFDタイプ(完全空乏型)とそれ以外、例えばPDタイプ(部分空乏型)の混載デバイスに関する技術は知られており、例えば、[特許文献1]に記載されている。
特開平9−260679号公報(第6−8頁、図1,2)
In an SOI transistor integrated circuit, in consideration of low power consumption performance, high-speed operation performance, and stability during operation, a high-speed application element and a high breakdown voltage application element may be mixedly mounted on the same substrate. At that time, a relatively thick Si layer is required in the high breakdown voltage device region in order to provide a drift layer and reduce the on-resistance. Therefore, a high-speed application element uses a fully depleted transistor in which the channel region of the transistor is completely depleted, and a high-voltage application element is a transistor in which the depletion layer in the transistor channel region does not reach the buried insulating film, for example, a partially depleted transistor To use. Conventionally, a technique related to a hybrid device of such FD type (fully depleted type) and other types such as PD type (partially depleted type) is known, and is described in, for example, [Patent Document 1].
JP-A-9-260679 (page 6-8, FIGS. 1 and 2)

SOI層の厚さはデバイス特性に大きく影響する。従来、目的とするデバイスごとに均一なSi層の厚さを制御することが困難であった。また、同一SOI基板上で隣り合う、異なるデバイス間の段差のため、ゲート寸法の制御が困難であり、また後の配線工程に悪影響を与える懸念もある。   The thickness of the SOI layer greatly affects the device characteristics. Conventionally, it has been difficult to control the thickness of a uniform Si layer for each target device. Further, because of the step between different devices adjacent to each other on the same SOI substrate, it is difficult to control the gate dimension, and there is a concern that the subsequent wiring process may be adversely affected.

本発明は上記のような事情を考慮してなされたもので、高速用途素子と高耐圧用途素子など、異なる特性のデバイスをより安定して混載させることのできるSOI構造を有する半導体基板及びその製造方法及び半導体装置を提供しようとするものである。   The present invention has been made in view of the above circumstances, and a semiconductor substrate having an SOI structure capable of more stably mounting devices having different characteristics, such as a high-speed application element and a high-voltage application element, and its manufacture A method and a semiconductor device are to be provided.

本発明に係るSOI構造を有する半導体基板は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板に関し、前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に構成されている領域を含むことを特徴とする。   A semiconductor substrate having an SOI structure according to the present invention relates to a semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer, and the insulating layer is a first layer between the silicon single crystal layers. A region including a double layer with the insulating layer and the second insulating layer is included.

本発明に係るより好ましい実施態様としてのSOI構造を有する半導体基板は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板に関し、前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に設けられ、前記第2の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第1領域と、前記第2の絶縁層が選択的に除去され前記第1の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第2領域と、を具備し、前記第1領域及び第2領域は同一平坦化面にあることを特徴とする。   A semiconductor substrate having an SOI structure as a more preferred embodiment according to the present invention relates to a semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer, and the insulating layer is the silicon single crystal layer Between the first insulating layer and the second insulating layer, the silicon single crystal layer on the second insulating layer is used for substantial device formation, and the first region A second region in which the silicon single crystal layer on the first insulating layer is used for substantial device formation, and the first region and the second region are selectively removed. They are on the same flat surface.

上記それぞれ本発明に係るSOI構造を有する半導体基板によれば、第1の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第2の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。また、第1領域及び第2領域は同一平坦化面にあり、第1領域及び第2領域に跨るゲート寸法の制御、及び多層配線構造も信頼性を伴い容易に構成できる。
なお、上記本発明に係るSOI構造を有する半導体基板は、少なくとも前記第1領域と前記第2領域の境には前記第2の絶縁層に達する素子分離絶縁膜を具備することが好ましい。
According to each of the semiconductor substrates having the SOI structure according to the present invention, the silicon single crystal layer on the first insulating layer is used for device formation, or the silicon single crystal layer on the second insulating layer is used for device formation. Or can be selected as needed. In addition, the first region and the second region are on the same flat surface, and the control of the gate dimension across the first region and the second region and the multilayer wiring structure can be easily configured with reliability.
The semiconductor substrate having an SOI structure according to the present invention preferably includes an element isolation insulating film that reaches the second insulating layer at least at the boundary between the first region and the second region.

本発明に係るSOI構造を有する半導体基板の製造方法は、少なくとも第1の絶縁層及び第1のシリコン単結晶層の第1積層を形成する工程と、少なくとも第2の絶縁層及び第2のシリコン単結晶層の第2積層を形成する工程と、前記第1積層及び前記第2積層をはり合わせ、支持基板上において前記第1の絶縁層、前記第2の絶縁層と絶縁層を二重に有するSOI構造を形成する工程と、を具備したことを特徴とする。   A method for manufacturing a semiconductor substrate having an SOI structure according to the present invention includes a step of forming a first stack of at least a first insulating layer and a first silicon single crystal layer, and at least a second insulating layer and a second silicon. A step of forming a second stack of single crystal layers, the first stack and the second stack are bonded together, and the first insulating layer, the second insulating layer and the insulating layer are doubled on a supporting substrate. And a step of forming an SOI structure having the same.

上記本発明に係るSOI構造を有する半導体基板の製造方法によれば、第1積層及び前記第2積層をはり合わせることで、容易に絶縁層を二重に有するSOI構造を形成する。第1の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第2の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。   According to the method for manufacturing a semiconductor substrate having an SOI structure according to the present invention, an SOI structure having a double insulating layer is easily formed by bonding the first stack and the second stack. Whether the silicon single crystal layer on the first insulating layer is used for device formation or the silicon single crystal layer on the second insulating layer is used for device formation can be selected as necessary.

そこで、より好ましくは、上記本発明に係るSOI構造を有する半導体基板の製造方法において、前記第2積層の一部領域を選択的に除去して前記第1積層の前記第1のシリコン単結晶層を露出させる工程と、露出させた前記第1のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第2のシリコン単結晶層と同一平坦化面以上の厚さにまで第3のシリコン単結晶層を形成する工程と、前記第1のシリコン単結晶層及び前記第3のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、をさらに具備したことを特徴とする。   Therefore, more preferably, in the method of manufacturing a semiconductor substrate having an SOI structure according to the present invention, the first silicon single crystal layer of the first stack by selectively removing a partial region of the second stack. And exposing the first silicon single crystal layer to epitaxial growth and forming a third silicon single crystal layer to a thickness equal to or greater than at least the same planarized surface as the second silicon single crystal layer And a step of making the silicon single crystal layer including the first silicon single crystal layer and the third silicon single crystal layer the same planarized surface.

また、より好ましくは、上記本発明に係るSOI構造を有する半導体基板の製造方法において、前記第2積層の一部領域を選択的に除去して前記第1積層の前記第1のシリコン単結晶層を露出させる工程と、露出させた前記第1のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第2のシリコン単結晶層と同一平坦化面以上の厚さにまで第3のシリコン単結晶層を形成する工程と、前記第1のシリコン単結晶層及び前記第3のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、前記シリコン単結晶層を同一平坦化面にする工程の前か後に素子分離領域を形成する工程と、をさらに具備したことを特徴とする。   More preferably, in the method for manufacturing a semiconductor substrate having an SOI structure according to the present invention, the first silicon single crystal layer of the first stack by selectively removing a partial region of the second stack. And exposing the first silicon single crystal layer to an epitaxial growth to form a third silicon single crystal layer to a thickness equal to or greater than at least the same planarized surface as the second silicon single crystal layer A step of making the silicon single crystal layer including the first silicon single crystal layer and the third silicon single crystal layer the same flat surface, and a step of making the silicon single crystal layer the same flat surface And a step of forming an element isolation region before or after.

また、本発明に係るSOI構造を有する半導体基板の製造方法は、第1のシリコン単結晶基板、及び第2のシリコン単結晶基板を準備する工程と、前記第1のシリコン単結晶基板上に第1の絶縁層を形成する熱処理工程及び前記第2のシリコン単結晶基板上に第2の絶縁層を形成する熱処理工程と、支持基板を準備し、前記支持基板と前記第1のシリコン単結晶基板における前記第1の絶縁層側とをはり合わせる第1接着工程と、前記第1のシリコン単結晶基板を薄膜化かつ平坦化し、第1のシリコン単結晶層を形成する工程と、前記第1のシリコン単結晶層の主表面と前記第2のシリコン単結晶基板における前記第2の絶縁層側とをはり合わせる第2接着工程と、前記第2のシリコン単結晶基板を薄膜化かつ平坦化し、第2のシリコン単結晶層を形成する工程と、を具備したことを特徴とする。   The method for manufacturing a semiconductor substrate having an SOI structure according to the present invention includes a step of preparing a first silicon single crystal substrate and a second silicon single crystal substrate, and a step of forming a first silicon single crystal substrate on the first silicon single crystal substrate. A heat treatment step for forming one insulating layer, a heat treatment step for forming a second insulating layer on the second silicon single crystal substrate, a support substrate, and the support substrate and the first silicon single crystal substrate. Bonding the first insulating layer side to the first insulating layer side, thinning and flattening the first silicon single crystal substrate to form a first silicon single crystal layer, A second bonding step of bonding the main surface of the silicon single crystal layer and the second insulating layer side of the second silicon single crystal substrate; and thinning and flattening the second silicon single crystal substrate; 2 silicon single connection Characterized by comprising a step of forming a layer, the.

また、より好ましい実施態様として、本発明に係るSOI構造を有する半導体基板の製造方法は、第1のシリコン単結晶基板、及び第2のシリコン単結晶基板を準備する工程と、前記第1のシリコン単結晶基板上に第1の絶縁層を形成する熱処理工程及び前記第2のシリコン単結晶基板上に第2の絶縁層を形成する熱処理工程と、支持基板を準備し、前記支持基板と前記第1のシリコン単結晶基板における前記第1の絶縁層側とをはり合わせる第1接着工程と、前記第1のシリコン単結晶基板を薄膜化かつ平坦化し、第1のシリコン単結晶層を形成する工程と、前記第1のシリコン単結晶層の主表面と前記第2のシリコン単結晶基板における前記第2の絶縁層側とをはり合わせる第2接着工程と、前記第2のシリコン単結晶基板を薄膜化かつ平坦化し、第2のシリコン単結晶層を形成する工程と、前記第2のシリコン単結晶層及び前記第2の絶縁層からなる積層の一部を選択的に除去して前記第1のシリコン単結晶層を露出させる工程と、露出させた前記第1のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第2のシリコン単結晶層と同一平坦化面以上の厚さにまで第3のシリコン単結晶層を形成する工程と、前記第1のシリコン単結晶層及び前記第3のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、をさらに具備したことを特徴とする。   As a more preferred embodiment, a method of manufacturing a semiconductor substrate having an SOI structure according to the present invention includes a step of preparing a first silicon single crystal substrate and a second silicon single crystal substrate, and the first silicon A heat treatment step of forming a first insulating layer on the single crystal substrate; a heat treatment step of forming a second insulating layer on the second silicon single crystal substrate; and a support substrate, and the support substrate and the first A first bonding step for bonding the first silicon single crystal substrate to the first insulating layer side, and a step of thinning and flattening the first silicon single crystal substrate to form a first silicon single crystal layer A second bonding step of bonding the main surface of the first silicon single crystal layer and the second insulating layer side of the second silicon single crystal substrate; and thinning the second silicon single crystal substrate into a thin film Change A step of forming a second silicon single crystal layer and selectively removing a part of the stack composed of the second silicon single crystal layer and the second insulating layer to form the first silicon single crystal layer. A step of exposing a crystal layer; and a third silicon single crystal layer that is epitaxially grown from the exposed first silicon single crystal layer and has a thickness equal to or greater than at least the same planarized surface as the second silicon single crystal layer And a step of making the silicon single crystal layer including the first silicon single crystal layer and the third silicon single crystal layer the same planarized surface.

上記それぞれ本発明に係るSOI構造を有する半導体基板の製造方法によれば、各シリコン単結晶基板に絶縁層を形成しておき、第1接着工程及び第2接着工程によって、容易に絶縁層を二重に有するSOI構造を形成することができる。第1の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第2の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。デバイスが形成されるシリコン単結晶層を同一平坦化面にする工程によって、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。
なお、本発明に係るSOI構造を有する半導体基板の製造方法において、シリコン単結晶層を同一平坦化面にする工程の前か後に素子分離領域を形成する工程と、をさらに具備したことを特徴とする。
According to the method for manufacturing a semiconductor substrate having an SOI structure according to the present invention, an insulating layer is formed on each silicon single crystal substrate, and the insulating layer is easily formed by the first bonding step and the second bonding step. A heavy SOI structure can be formed. Whether the silicon single crystal layer on the first insulating layer is used for device formation or the silicon single crystal layer on the second insulating layer is used for device formation can be selected as necessary. The process of making the silicon single crystal layer on which the device is formed the same planarized surface contributes to the stable gate size control, wiring process, and achievement of the wiring structure.
The method for manufacturing a semiconductor substrate having an SOI structure according to the present invention further comprises the step of forming an element isolation region before or after the step of making the silicon single crystal layer the same planarized surface. To do.

本発明に係る半導体装置は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板上に構成される半導体装置であって、前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に設けられ第2の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第1領域と、前記第2の絶縁層の一部が除去されかつ隣り合う前記第2の絶縁層上の前記シリコン単結晶層と同一平坦化面にある前記第1の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第2領域と、前記第1領域に形成される第1のトランジスタ素子と、前記第2領域に形成される第2のトランジスタ素子と、を具備したことを特徴とする。   A semiconductor device according to the present invention is a semiconductor device configured on a semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer, and the insulating layer is formed of the silicon single crystal layer. A first region between the first insulating layer and the second insulating layer, the silicon single crystal layer on the second insulating layer being used for substantial device formation, and the second insulating layer A part of the layer is removed and the silicon single crystal layer on the first insulating layer on the same flat surface as the silicon single crystal layer on the second insulating layer adjacent to the second insulating layer substantially forms a device. A second region used, a first transistor element formed in the first region, and a second transistor element formed in the second region are provided.

本発明に係る半導体装置によれば、第1のトランジスタ素子と第2のトランジスタ素子は、同一平坦化面上に構成され、それぞれ第1の絶縁層上または第2の絶縁層上で厚みの異なるシリコン単結晶層が利用される。
なお、上記本発明に係る半導体装置において、特性の異なった素子を構成するにあたり、実現し易いものとして好ましくは次のような特徴を有する。
前記第1のトランジスタ素子は完全空乏型のMOS型トランジスタを含むことを特徴とする。
前記第2のトランジスタ素子は部分空乏型のMOS型トランジスタを含むことを特徴とする。
前記第2のトランジスタ素子は前記第1のトランジスタ素子よりも高耐圧のMOS型トランジスタを含むことを特徴とする。
According to the semiconductor device of the present invention, the first transistor element and the second transistor element are configured on the same planarized surface and have different thicknesses on the first insulating layer or the second insulating layer, respectively. A silicon single crystal layer is used.
The semiconductor device according to the present invention preferably has the following characteristics that can be easily realized when configuring elements having different characteristics.
The first transistor element includes a fully depleted MOS transistor.
The second transistor element includes a partially depleted MOS transistor.
The second transistor element includes a MOS transistor having a higher breakdown voltage than the first transistor element.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

図1は、本発明の第1実施形態に係るSOI構造を有する半導体基板の要部構成図である。SOI構造を有する半導体基板10は、絶縁層11がシリコン単結晶層12の間に第1の絶縁層111、第2の絶縁層112と二重に構成されている領域を含む。このような構成は、第1の絶縁層111及びシリコン単結晶層121の積層101と第2の絶縁層112及びシリコン単結晶層122の積層102を別々に形成し、支持基板100上に順次はり合わせて製造する。   FIG. 1 is a main part configuration diagram of a semiconductor substrate having an SOI structure according to the first embodiment of the present invention. The semiconductor substrate 10 having an SOI structure includes a region where the insulating layer 11 is doubled with the first insulating layer 111 and the second insulating layer 112 between the silicon single crystal layers 12. In such a structure, the stacked layer 101 of the first insulating layer 111 and the silicon single crystal layer 121 and the stacked layer 102 of the second insulating layer 112 and the silicon single crystal layer 122 are separately formed, and are sequentially applied to the supporting substrate 100. Manufactured together.

図2は、本発明の第2実施形態に係るSOI構造を有する半導体基板の要部構成図である。第1実施形態をさらに発展させ、実質的なデバイスを形成し易いような構成が示されている。図1と同様の箇所には同一の符号を付して説明する。実質的なデバイス形成に用いられる領域として、第1領域A、第2領域Bを有する。第1領域A、第2領域Bの両者は同一平坦化面にある。第1領域Aは、第1の絶縁層111、第2の絶縁層112と二重に設けられ、第2の絶縁層112上のシリコン単結晶層122が実質的なデバイス形成に用いられる。第2領域Bは、第2の絶縁層112が選択的に除去され、第1の絶縁層111上のシリコン単結晶層(121、123を含む)が実質的なデバイス形成に用いられる。第1の絶縁層111上、第2の絶縁層112上における各シリコン単結晶層の厚さは、形成される素子の特性に応じて決められる。   FIG. 2 is a main part configuration diagram of a semiconductor substrate having an SOI structure according to the second embodiment of the present invention. A configuration is shown in which the first embodiment is further developed to make it easier to form a substantial device. The same parts as those in FIG. 1 are described with the same reference numerals. As regions used for substantial device formation, a first region A and a second region B are provided. Both the first region A and the second region B are on the same flat surface. The first region A is doubled with the first insulating layer 111 and the second insulating layer 112, and the silicon single crystal layer 122 on the second insulating layer 112 is used for substantial device formation. In the second region B, the second insulating layer 112 is selectively removed, and the silicon single crystal layer (including 121 and 123) on the first insulating layer 111 is used for substantial device formation. The thickness of each silicon single crystal layer on the first insulating layer 111 and the second insulating layer 112 is determined according to the characteristics of the element to be formed.

このような第2領域Bの構成は、例えば次のように形成される。図1の構成から、フォトリソグラフィ工程を経て所定領域のシリコン単結晶層122及び第2の絶縁層112を選択的に除去する。これにより露出した第1の絶縁層111上のシリコン単結晶層121からエピタキシャル成長させ、少なくともシリコン単結晶層122と同一平坦化面以上の厚さにまでシリコン単結晶層123を形成し、CMP(化学的機械的研磨)技術を用いて平坦化する。   Such a configuration of the second region B is formed as follows, for example. From the structure of FIG. 1, the silicon single crystal layer 122 and the second insulating layer 112 in a predetermined region are selectively removed through a photolithography process. The silicon single crystal layer 121 on the first insulating layer 111 exposed thereby is epitaxially grown, and the silicon single crystal layer 123 is formed to a thickness of at least the same planarized surface as the silicon single crystal layer 122. Flattening using a mechanical polishing technique.

上記それぞれ第1、第2実施形態によれば、第1の絶縁層111上のシリコン単結晶層をデバイス形成に用いるか、第2の絶縁層112上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。また、第1領域A及び第2領域Bは同一平坦化面にあり、第1領域A及び第2領域Bに跨るゲート配線、多層配線構造があったとしても、信頼性を伴い容易に構成できる。   According to the first and second embodiments, respectively, is the silicon single crystal layer on the first insulating layer 111 used for device formation or the silicon single crystal layer on the second insulating layer 112 is used for device formation? , Can be selected as needed. Further, the first region A and the second region B are on the same flat surface, and even if there is a gate wiring or a multilayer wiring structure straddling the first region A and the second region B, it can be easily configured with reliability. .

図3〜図9は、それぞれ本発明の第3実施形態に係るSOI構造を有する半導体基板の製造方法の要部を工程順に示す断面図である。ここでは例として、はり合わせSOIの製法としてELTRANの製法を用いている。また、第1、第2実施形態と同様の箇所には同一の符号を付して説明する。
図3(a),(b)に示すように、SOI構造を実現する基礎となるシリコン単結晶基板311、312を準備し、それぞれ多孔質シリコン層321,322を形成する。その上にそれぞれデバイス形成用として、所定導電型、例えば低濃度P型(P型)のシリコン単結晶層121,122をエピタキシャル成長させる。各シリコン単結晶層121,122の厚さはそれぞれ形成される素子に応じて決められる。その後、熱酸化処理してさらに絶縁層(酸化膜)111,112を形成する。
3 to 9 are cross-sectional views showing the main part of the method of manufacturing a semiconductor substrate having an SOI structure according to the third embodiment of the present invention in the order of steps. Here, as an example, the ELTRAN manufacturing method is used as the manufacturing method of the bonding SOI. Further, the same parts as those in the first and second embodiments will be described with the same reference numerals.
As shown in FIGS. 3A and 3B, silicon single crystal substrates 311 and 312 serving as a basis for realizing the SOI structure are prepared, and porous silicon layers 321 and 322 are formed, respectively. On top of that, silicon single crystal layers 121 and 122 of a predetermined conductivity type, for example, low-concentration P type (P type), are epitaxially grown for device formation. The thickness of each silicon single crystal layer 121, 122 is determined according to the element to be formed. Thereafter, thermal oxidation is performed to further form insulating layers (oxide films) 111 and 112.

一方、図4に示すように、所定導電型、例えばP型の支持基板(シリコン基板)100を準備する。この支持基板100とシリコン単結晶基板311の絶縁層111側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される(第1接着工程)。その後、シリコン単結晶基板311を分離する。例えばELTRANの製法による、多孔質シリコン層321端面へのウォータージェットの噴射による切り離し技術が用いられる。その後、シリコン単結晶層121上に残された多孔質シリコン層321を選択的に除去し、水素アニール工程によってシリコン単結晶層121表面を平坦化する。   On the other hand, as shown in FIG. 4, a support substrate (silicon substrate) 100 of a predetermined conductivity type, for example, P type, is prepared. The support substrate 100 and the insulating layer 111 side of the silicon single crystal substrate 311 are bonded together. The bonding is accompanied by a heat treatment to bond the substrates to each other (first bonding step). Thereafter, the silicon single crystal substrate 311 is separated. For example, a separation technique by spraying a water jet onto the end face of the porous silicon layer 321 by an ELTRAN manufacturing method is used. Thereafter, the porous silicon layer 321 left on the silicon single crystal layer 121 is selectively removed, and the surface of the silicon single crystal layer 121 is planarized by a hydrogen annealing process.

次に、図5に示すように、さらに上記シリコン単結晶層121とシリコン単結晶基板312の絶縁層112側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される(第2接着工程)。その後、上述と同様にシリコン単結晶基板312を分離する(ELTRANの製法による)。シリコン単結晶層122側に残された多孔質シリコン層322は選択的に除去され、水素アニール工程によってシリコン単結晶層122表面が平坦化される。この図4の形態で前記図1の構成が実現される。   Next, as shown in FIG. 5, the silicon single crystal layer 121 and the insulating layer 112 side of the silicon single crystal substrate 312 are bonded together. The bonding is accompanied by a heat treatment to bond the substrates to each other (second bonding step). Thereafter, the silicon single crystal substrate 312 is separated in the same manner as described above (by ELTRAN manufacturing method). The porous silicon layer 322 left on the silicon single crystal layer 122 side is selectively removed, and the surface of the silicon single crystal layer 122 is planarized by a hydrogen annealing process. The configuration of FIG. 1 is realized in the form of FIG.

さらに、図6に示すように、フォトリソグラフィ工程を用い、第1領域Aを例えば窒化チタン膜41/シリコン窒化膜42の積層でマスクし、第2領域Bのシリコン単結晶層122及び第2の絶縁層112を選択的に除去する。
次に、図7に示すように、シリコン窒化膜42を除去後、露出している第1の絶縁層111上のシリコン単結晶層121からエピタキシャル成長させ、少なくともシリコン単結晶層122と同一平坦化面以上の厚さにまでシリコン単結晶層123を形成する。
次に、図8に示すように、CMP(化学的機械的研磨)技術を用いて平坦化する。研磨中に窒化チタン膜41の検出後、さらに所定時間研磨し続け、窒化チタン膜41を完全に除去する。洗浄工程、水素アニール工程を経てシリコン単結晶層(122,123)表面が平坦化される。この図8の形態で前記図2の構成が実現される。
Further, as shown in FIG. 6, using a photolithography process, the first region A is masked with, for example, a stack of titanium nitride film 41 / silicon nitride film 42, and the silicon single crystal layer 122 and the second region B in the second region B are masked. The insulating layer 112 is selectively removed.
Next, as shown in FIG. 7, after removing the silicon nitride film 42, epitaxial growth is performed from the silicon single crystal layer 121 on the exposed first insulating layer 111, and at least the same planarized surface as the silicon single crystal layer 122 is formed. The silicon single crystal layer 123 is formed to the above thickness.
Next, as shown in FIG. 8, planarization is performed using a CMP (Chemical Mechanical Polishing) technique. After the detection of the titanium nitride film 41 during polishing, the polishing is continued for a predetermined time, and the titanium nitride film 41 is completely removed. Through the cleaning process and the hydrogen annealing process, the surface of the silicon single crystal layer (122, 123) is planarized. The configuration of FIG. 2 is realized in the form of FIG.

次に、図9に示すように、トレンチ素子分離法によって、素子分離絶縁膜43を形成する。素子分離絶縁膜43は、第1領域Aと第2領域Bの間では少なくとも第2の絶縁層112に達するようにする。もちろん、分離領域45に示すように、一部が第1の絶縁層111に達するように形成してもよい。このような素子分離絶縁膜43の構成は、シリコン単結晶層のエッチングマスク(図示せず)に依存する。また、素子分離絶縁膜43の形成は、CMPによるシリコン単結晶層平坦化工程前に達成しておくことも考えられる。
このようにして、シリコン単結晶層の厚さの異なる第1素子領域A、第2領域B、さらに素子分離絶縁膜43まで構成されているSOI構造を有する基板を提供することもできる。
Next, as shown in FIG. 9, an element isolation insulating film 43 is formed by a trench element isolation method. The element isolation insulating film 43 reaches at least the second insulating layer 112 between the first region A and the second region B. Needless to say, as shown in the isolation region 45, part of the insulating layer 111 may be formed. Such a configuration of the element isolation insulating film 43 depends on an etching mask (not shown) of the silicon single crystal layer. It is also conceivable that the element isolation insulating film 43 is formed before the silicon single crystal layer planarization step by CMP.
In this way, it is possible to provide a substrate having an SOI structure in which the first element region A, the second region B, and the element isolation insulating film 43 having different silicon single crystal layer thicknesses are provided.

上記実施形態の方法によれば、各シリコン単結晶基板311,312にシリコン単結晶層121,122及び絶縁層111,112を形成しておき、第1接着工程及び第2接着工程によって、容易に絶縁層を二重に有するSOI構造を形成することができる。絶縁層111上のシリコン単結晶層121をデバイス形成に用いるか、絶縁層112上のシリコン単結晶層122をデバイス形成に用いるか、必要に応じて選択可能である。デバイスが形成されるシリコン単結晶層(121,122,123)を同一平坦化面にする工程によって、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。   According to the method of the above embodiment, the silicon single crystal layers 121 and 122 and the insulating layers 111 and 112 are formed on the silicon single crystal substrates 311 and 312, respectively, and can be easily performed by the first bonding process and the second bonding process. An SOI structure having double insulating layers can be formed. Whether the silicon single crystal layer 121 on the insulating layer 111 is used for device formation or the silicon single crystal layer 122 on the insulating layer 112 is used for device formation can be selected as necessary. The process of making the silicon single crystal layer (121, 122, 123) on which the device is formed the same planarized surface contributes to the stable gate dimension control, the wiring process, and the achievement of the wiring structure.

なお、基板のはり合わせ技術において、その他スマートカットと呼ばれる製法もある。スマートカットの場合、例えば図3(a)におけるシリコン単結晶基板上の多孔質シリコン層(321,322)は不要で、図4や図5における、はり合わせの後、シリコンの結合が所定の深さの領域で切れるように、所定のエネルギーと濃度で水素を導入する。これにより、各シリコン単結晶基板(311,312)とシリコン単結晶層(121,122)の境を脆い状態にして、熱処理することにより各シリコン単結晶基板を分離することもできる。また、このような分離処理を経ずに各シリコン単結晶基板(311,312)を完全研磨除去する方法もある。   In the substrate bonding technique, there is another manufacturing method called smart cut. In the case of smart cut, for example, the porous silicon layers (321, 322) on the silicon single crystal substrate in FIG. 3 (a) are not necessary, and after bonding, the silicon bond has a predetermined depth in FIG. 4 and FIG. Hydrogen is introduced at a predetermined energy and concentration so as to be cut off in this region. Thereby, each silicon single crystal substrate can also be separated by performing a heat treatment with the boundary between each silicon single crystal substrate (311, 312) and the silicon single crystal layer (121, 122) being fragile. There is also a method of completely polishing and removing each silicon single crystal substrate (311, 312) without undergoing such a separation process.

図10は、本発明の第4実施形態に係るSOI構造を有する半導体装置の要部構成を示す断面図である。前記第1〜第3実施形態いずれかで示した箇所と同様の箇所には同一の符号を付して説明する。前記図9に示したSOI構造を有する基板上に、MOS型素子が形成されている。ここでは、第1領域Aには、完全空乏型(FD)のNチャネルMOSFET501が形成されている。第2領域Bには、部分空乏型(PD)のNチャネルMOSFET502が形成されている。   FIG. 10 is a cross-sectional view showing the main configuration of a semiconductor device having an SOI structure according to the fourth embodiment of the present invention. The same parts as those shown in any of the first to third embodiments will be described with the same reference numerals. A MOS type element is formed on the substrate having the SOI structure shown in FIG. Here, in the first region A, a fully depleted (FD) N-channel MOSFET 501 is formed. In the second region B, a partially depleted (PD) N-channel MOSFET 502 is formed.

NチャネルMOSFET501は、100nm以下、好ましくは10〜50nm程度の厚さに制御されたシリコン単結晶層122のP型基体にゲート絶縁膜511、ゲート電極521が形成されている。ゲート電極521の側部にはソース・ドレイン領域よりも低濃度のエクステンション領域(N領域531)形成後に設けられるサイドウォール(スペーサ)541が形成されている。ソース・ドレイン領域のN領域551では図示しない部分で所定のコンタクト配線が取られる。 In the N-channel MOSFET 501, a gate insulating film 511 and a gate electrode 521 are formed on a P type substrate of a silicon single crystal layer 122 controlled to a thickness of 100 nm or less, preferably about 10 to 50 nm. A side wall (spacer) 541 provided after the extension region (N region 531) having a concentration lower than that of the source / drain region is formed on the side of the gate electrode 521. In the N + region 551 of the source / drain region, a predetermined contact wiring is taken at a portion not shown.

NチャネルMOSFET502は、100nm以上、好ましくは100〜200nm程度の厚さに制御されたシリコン単結晶層123(121を含む)のP型基体にゲート絶縁膜512、ゲート電極522が形成されている。ゲート電極522の側部にはソース・ドレイン領域よりも低濃度のエクステンション領域(N領域532)形成後に設けられるサイドウォール(スペーサ)542が形成されている。ソース・ドレイン領域のN領域552では図示しない部分で所定のコンタクト配線が取られる。 In the N-channel MOSFET 502, a gate insulating film 512 and a gate electrode 522 are formed on a P type substrate of a silicon single crystal layer 123 (including 121) controlled to a thickness of 100 nm or more, preferably about 100 to 200 nm. . A side wall (spacer) 542 provided after the extension region (N region 532) having a concentration lower than that of the source / drain region is formed on the side portion of the gate electrode 522. In the N + region 552 of the source / drain region, a predetermined contact wiring is taken at a portion not shown.

図11は、本発明の第5実施形態に係るSOI構造を有する半導体装置の要部構成を示す断面図である。前記第1〜第3実施形態いずれかで示した箇所と同様の箇所には同一の符号を付して説明する。前記図9に示したSOI構造を有する基板上に、MOS型素子が形成されている。ここでは、第1領域Aには、完全空乏型(FD)のNチャネルMOSFET501が形成されている。第2領域Bには、部分空乏型(PD)で高耐圧タイプのNチャネルMOSFET602が形成されている。   FIG. 11 is a cross-sectional view showing a main configuration of a semiconductor device having an SOI structure according to the fifth embodiment of the present invention. The same parts as those shown in any of the first to third embodiments will be described with the same reference numerals. A MOS type element is formed on the substrate having the SOI structure shown in FIG. Here, in the first region A, a fully depleted (FD) N-channel MOSFET 501 is formed. In the second region B, a partially depleted (PD) high breakdown voltage type N-channel MOSFET 602 is formed.

NチャネルMOSFET501は、前記図10の第1領域Aに形成されている構成と同様であり、同一の符号を付し説明は省略する。
NチャネルMOSFET602は、200nm以上、好ましくは500〜5000nm程度の厚さに制御されたシリコン単結晶層123(122を含む)のP型基体に高耐圧用のゲート絶縁膜612、ゲート電極622が形成されている。ゲート電極622の側部にはソース・ドレイン領域よりも低濃度のN領域632形成後に設けられるサイドウォール(スペーサ)642が形成されている。N領域632は絶縁層111に到達する深さで形成されている。N領域632内にソース・ドレイン領域のN領域652が形成されている。N領域652では図示しない部分で所定のコンタクト配線が取られる。
The N-channel MOSFET 501 has the same configuration as that of the first region A shown in FIG.
The N-channel MOSFET 602 includes a high-voltage-resistant gate insulating film 612 and a gate electrode 622 on a P type substrate of a silicon single crystal layer 123 (including 122) controlled to a thickness of 200 nm or more, preferably about 500 to 5000 nm. Is formed. A side wall (spacer) 642 provided after formation of the N region 632 having a lower concentration than the source / drain region is formed on the side portion of the gate electrode 622. The N region 632 is formed with a depth reaching the insulating layer 111. An N + region 652 of a source / drain region is formed in the N region 632. In the N + region 652, a predetermined contact wiring is taken at a portion not shown.

上記第4、第5実施形態によれば、それぞれのMOSFET501、502(または602)は、同一平坦化面上に構成され、それぞれ絶縁層112上または絶縁層111上で厚みの異なるシリコン単結晶層122、121(123を含む)が利用される。耐圧性、高速性等、必要に応じて特性の異なった素子が形成可能である。しかも、大きな段差が生じないため、安定したゲート寸法の制御、配線工程、配線構造の実現に寄与する。   According to the fourth and fifth embodiments, the respective MOSFETs 501 and 502 (or 602) are configured on the same planarized surface, and the silicon single crystal layers having different thicknesses on the insulating layer 112 or the insulating layer 111, respectively. 122 and 121 (including 123) are used. Elements with different characteristics such as pressure resistance and high speed can be formed as necessary. In addition, since a large step does not occur, it contributes to stable gate size control, a wiring process, and a wiring structure.

以上説明したように本発明によれば、はり合わせ工程を用いるなどして、容易に絶縁層を二重に有するSOI構造を形成することができる。これにより、第1の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第2の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。厚みの異なるシリコン単結晶層の基体上に特性の異なる素子が形成できる。しかも、厚みの異なるシリコン単結晶層の基体は同一平坦化面に構成されている。これにより、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。この結果、高速用途素子と高耐圧用途素子など、異なる特性のデバイスをより安定して混載させることのできるSOI構造を有する半導体基板及びその製造方法及び半導体装置を提供することができる。   As described above, according to the present invention, an SOI structure having double insulating layers can be easily formed by using a bonding process or the like. Accordingly, it is possible to select whether the silicon single crystal layer on the first insulating layer is used for device formation or the silicon single crystal layer on the second insulating layer is used for device formation as necessary. Elements having different characteristics can be formed on substrates of silicon single crystal layers having different thicknesses. Moreover, the silicon single crystal layer bases having different thicknesses are formed on the same flat surface. This contributes to the stable gate dimension control, the wiring process, and the achievement of the wiring structure. As a result, it is possible to provide a semiconductor substrate having an SOI structure, a method for manufacturing the same, and a semiconductor device that can more stably incorporate devices having different characteristics such as a high-speed application element and a high breakdown voltage application element.

第1実施形態のSOI構造を有する半導体基板の要部構成図。The principal part block diagram of the semiconductor substrate which has SOI structure of 1st Embodiment. 第2実施形態のSOI構造を有する半導体基板の要部構成図。The principal part block diagram of the semiconductor substrate which has SOI structure of 2nd Embodiment. 第3実施形態に係るSOI構造を有する半導体基板の製造方法の要部を工程順に示す第1の断面図。The 1st sectional view showing the important section of the manufacturing method of the semiconductor substrate which has SOI structure concerning a 3rd embodiment in order of a process. 図3に続く第2の断面図。FIG. 4 is a second cross-sectional view following FIG. 3. 図4に続く第3の断面図。FIG. 5 is a third sectional view following FIG. 4. 図5に続く第4の断面図。FIG. 6 is a fourth cross-sectional view following FIG. 5. 図6に続く第5の断面図。FIG. 7 is a fifth cross-sectional view following FIG. 6. 図7に続く第6の断面図。FIG. 8 is a sixth cross-sectional view following FIG. 7. 図8に続く第7の断面図。FIG. 9 is a seventh cross-sectional view following FIG. 8. 第4実施形態に係る半導体装置の要部を示す断面図。Sectional drawing which shows the principal part of the semiconductor device which concerns on 4th Embodiment. 第5実施形態に係る半導体装置の要部を示す断面図。Sectional drawing which shows the principal part of the semiconductor device which concerns on 5th Embodiment.

符号の説明Explanation of symbols

10…SOI構造を有する半導体基板、100…支持基板、101,102…積層、11,111,112…絶縁層、12,121,122,123…シリコン単結晶層、311,312…シリコン単結晶基板、321,322…多孔質シリコン層、41…窒化チタン膜、42…シリコン窒化膜、43…素子分離絶縁膜、45…分離領域、501,502,602…MOSFET、511,512,612…ゲート絶縁膜、521,522,622…ゲート電極、531,532,632…N領域、541,542,642…サイドウォール(スペーサ)、551,552,652…N領域。 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate which has SOI structure, 100 ... Support substrate, 101, 102 ... Lamination | stacking, 11, 111, 112 ... Insulating layer, 12, 121, 122, 123 ... Silicon single crystal layer, 311, 312 ... Silicon single crystal substrate 321, 322... Porous silicon layer 41. Titanium nitride film 42. Silicon nitride film 43. Element isolation insulating film 45. Isolation region 501 502 502 MOSFET MOSFET 511 512 612 gate insulation Membrane, 521, 522, 622 ... gate electrode, 531, 532, 632 ... N - region, 541, 542, 642 ... sidewall (spacer), 551, 552, 652 ... N + region.

Claims (10)

絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板に関し、
前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に構成されている領域を含むことを特徴としたSOI構造を有する半導体基板。
A semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer,
A semiconductor substrate having an SOI structure, wherein the insulating layer includes a region formed between the silicon single crystal layer and the first insulating layer and the second insulating layer.
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板に関し、
前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に設けられ、前記第2の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第1領域と、
前記第2の絶縁層が選択的に除去され前記第1の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第2領域と、
を具備し、
前記第1領域及び第2領域は同一平坦化面にあることを特徴とするSOI構造を有する半導体基板。
A semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer,
The insulating layer is provided between the silicon single crystal layer and the first insulating layer and the second insulating layer, and the silicon single crystal layer on the second insulating layer substantially forms a device. A first region to be used;
A second region in which the second insulating layer is selectively removed and the silicon single crystal layer on the first insulating layer is used for substantial device formation;
Comprising
A semiconductor substrate having an SOI structure, wherein the first region and the second region are on the same planarized surface.
少なくとも第1の絶縁層及び第1のシリコン単結晶層の第1積層を形成する工程と、
少なくとも第2の絶縁層及び第2のシリコン単結晶層の第2積層を形成する工程と、
前記第1積層及び前記第2積層をはり合わせ、支持基板上において前記第1の絶縁層、前記第2の絶縁層と絶縁層を二重に有するSOI構造を形成する工程と、
を具備したことを特徴とするSOI構造を有する半導体基板の製造方法。
Forming a first stack of at least a first insulating layer and a first silicon single crystal layer;
Forming a second stack of at least a second insulating layer and a second silicon single crystal layer;
Bonding the first stack and the second stack to form an SOI structure having a double layer of the first insulating layer and the second insulating layer on the supporting substrate;
A method of manufacturing a semiconductor substrate having an SOI structure.
前記第2積層の一部領域を選択的に除去して前記第1積層の前記第1のシリコン単結晶層を露出させる工程と、
露出させた前記第1のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第2のシリコン単結晶層と同一平坦化面以上の厚さにまで第3のシリコン単結晶層を形成する工程と、
前記第1のシリコン単結晶層及び前記第3のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、
をさらに具備したことを特徴とする請求項3記載のSOI構造を有する半導体基板の製造方法。
Selectively removing a partial region of the second stack to expose the first silicon single crystal layer of the first stack;
Epitaxially growing from the exposed first silicon single crystal layer and forming a third silicon single crystal layer to a thickness equal to or greater than at least the same planarized surface as the second silicon single crystal layer;
Making the silicon single crystal layer including the first silicon single crystal layer and the third silicon single crystal layer the same flat surface;
The method of manufacturing a semiconductor substrate having an SOI structure according to claim 3, further comprising:
第1のシリコン単結晶基板、及び第2のシリコン単結晶基板を準備する工程と、
前記第1のシリコン単結晶基板上に第1の絶縁層を形成する熱処理工程及び前記第2のシリコン単結晶基板上に第2の絶縁層を形成する熱処理工程と、
支持基板を準備し、前記支持基板と前記第1のシリコン単結晶基板における前記第1の絶縁層側とをはり合わせる第1接着工程と、
前記第1のシリコン単結晶基板を薄膜化かつ平坦化し、第1のシリコン単結晶層を形成する工程と、
前記第1のシリコン単結晶層の主表面と前記第2のシリコン単結晶基板における前記第2の絶縁層側とをはり合わせる第2接着工程と、
前記第2のシリコン単結晶基板を薄膜化かつ平坦化し、第2のシリコン単結晶層を形成する工程と、
を具備したことを特徴とするSOI構造を有する半導体基板の製造方法。
Preparing a first silicon single crystal substrate and a second silicon single crystal substrate;
A heat treatment step of forming a first insulating layer on the first silicon single crystal substrate and a heat treatment step of forming a second insulating layer on the second silicon single crystal substrate;
A first bonding step of preparing a support substrate and bonding the support substrate and the first insulating layer side of the first silicon single crystal substrate;
Thinning and planarizing the first silicon single crystal substrate to form a first silicon single crystal layer;
A second bonding step of bonding the main surface of the first silicon single crystal layer and the second insulating layer side of the second silicon single crystal substrate;
Thinning and flattening the second silicon single crystal substrate to form a second silicon single crystal layer;
A method of manufacturing a semiconductor substrate having an SOI structure.
第1のシリコン単結晶基板、及び第2のシリコン単結晶基板を準備する工程と、
前記第1のシリコン単結晶基板上に第1の絶縁層を形成する熱処理工程及び前記第2のシリコン単結晶基板上に第2の絶縁層を形成する熱処理工程と、
支持基板を準備し、前記支持基板と前記第1のシリコン単結晶基板における前記第1の絶縁層側とをはり合わせる第1接着工程と、
前記第1のシリコン単結晶基板を薄膜化かつ平坦化し、第1のシリコン単結晶層を形成する工程と、
前記第1のシリコン単結晶層の主表面と前記第2のシリコン単結晶基板における前記第2の絶縁層側とをはり合わせる第2接着工程と、
前記第2のシリコン単結晶基板を薄膜化かつ平坦化し、第2のシリコン単結晶層を形成する工程と、
前記第2のシリコン単結晶層及び前記第2の絶縁層からなる積層の一部を選択的に除去して前記第1のシリコン単結晶層を露出させる工程と、
露出させた前記第1のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第2のシリコン単結晶層と同一平坦化面以上の厚さにまで第3のシリコン単結晶層を形成する工程と、
前記第1のシリコン単結晶層及び前記第3のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、
をさらに具備したことを特徴とするSOI構造を有する半導体基板の製造方法。
Preparing a first silicon single crystal substrate and a second silicon single crystal substrate;
A heat treatment step of forming a first insulating layer on the first silicon single crystal substrate and a heat treatment step of forming a second insulating layer on the second silicon single crystal substrate;
A first bonding step of preparing a support substrate and bonding the support substrate and the first insulating layer side of the first silicon single crystal substrate;
Thinning and planarizing the first silicon single crystal substrate to form a first silicon single crystal layer;
A second bonding step of bonding the main surface of the first silicon single crystal layer and the second insulating layer side of the second silicon single crystal substrate;
Thinning and flattening the second silicon single crystal substrate to form a second silicon single crystal layer;
Selectively removing a part of the stack composed of the second silicon single crystal layer and the second insulating layer to expose the first silicon single crystal layer;
Epitaxially growing from the exposed first silicon single crystal layer and forming a third silicon single crystal layer to a thickness equal to or greater than at least the same planarized surface as the second silicon single crystal layer;
Making the silicon single crystal layer including the first silicon single crystal layer and the third silicon single crystal layer the same flat surface;
A method of manufacturing a semiconductor substrate having an SOI structure, further comprising:
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるSOI構造を有する半導体基板上に構成される半導体装置であって、
前記絶縁層が前記シリコン単結晶層の間に第1の絶縁層、第2の絶縁層と二重に設けられ第2の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第1領域と、
前記第2の絶縁層の一部が除去されかつ隣り合う前記第2の絶縁層上の前記シリコン単結晶層と同一平坦化面にある前記第1の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第2領域と、
前記第1領域に形成される第1のトランジスタ素子と、
前記第2領域に形成される第2のトランジスタ素子と、
を具備したことを特徴とする半導体装置。
A semiconductor device configured on a semiconductor substrate having an SOI structure in which a silicon single crystal layer for device formation is provided on an insulating layer,
The insulating layer is provided between the silicon single crystal layer and the first insulating layer and the second insulating layer, and the silicon single crystal layer on the second insulating layer is used for substantial device formation. A first region;
A part of the second insulating layer is removed and the silicon single crystal layer on the first insulating layer is substantially flush with the silicon single crystal layer on the adjacent second insulating layer. A second region used for typical device formation;
A first transistor element formed in the first region;
A second transistor element formed in the second region;
A semiconductor device comprising:
前記第1のトランジスタ素子は完全空乏型のMOS型トランジスタを含むことを特徴とする請求項7記載の半導体装置。 8. The semiconductor device according to claim 7, wherein the first transistor element includes a fully depleted MOS transistor. 前記第2のトランジスタ素子は部分空乏型のMOS型トランジスタを含むことを特徴とする請求項7または8記載の半導体装置。 9. The semiconductor device according to claim 7, wherein the second transistor element includes a partially depleted MOS transistor. 前記第2のトランジスタ素子は前記第1のトランジスタ素子よりも高耐圧のMOS型トランジスタを含むことを特徴とする請求項7または8記載の半導体装置。 9. The semiconductor device according to claim 7, wherein the second transistor element includes a MOS transistor having a higher breakdown voltage than the first transistor element.
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