JP2005322830A - Manufacturing method of semiconductor device - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To laminate field effect transistors, while suppressing deterioration of crystallinity of semiconductor layers on which the field effect transistors are formed. <P>SOLUTION: The manufacturing method of a semiconductor device includes steps of laminating single-crystal semiconductor layers 51, 33, 52, 35 in order on a semiconductor substrate 31; forming insulating layers 32, 34 between the semiconductor substrate 31 and the single-crystal semiconductor layers 33, 35 by thermally oxidizing the semiconductor substrate 31 and the single-crystal semiconductor layers 33, 35 after the single-crystal semiconductor layers 51, 52 are removed; forming a gate electrode 44c on side walls at both sides of the single-crystal semiconductor layers 33, 35 through gate insulating films 43a, 43b formed on the sidewalls at both sides of the single crystal semiconductor layers 33, 35 respectively; forming source/drain layers 45a, 45b arranged at both sides of the gate electrode 44c, respectively on the single crystal semiconductor layer 33; and forming source/drain layers 46a, 46b arranged at both sides of the gate electrode 44c, respectively on the single-crystal semiconductor layer 35. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置の製造方法に関し、特に、単結晶半導体層に形成された電界効果型トランジスタの積層構造に適用して好適なものである。   The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for application to a stacked structure of field effect transistors formed in a single crystal semiconductor layer.

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
特開平１０−２６１７９９号公報 Field effect transistors formed on an SOI substrate are attracting attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance.
Further, for example, in Patent Document 1, in order to form a silicon thin film with good crystallinity and uniformity on a large-area insulating film, an amorphous or polycrystalline silicon layer formed on the insulating film is irradiated with ultraviolet rays. By irradiating the beam in a pulse shape, a polycrystalline silicon film in which single crystal grains close to squares are arranged in a grid pattern is formed on an insulating film, and the surface of the polycrystalline silicon film is subjected to CMP (chemical mechanical film). A method of flattening by mechanical polishing) is disclosed.
JP-A-10-261799

しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。 However, the silicon thin film formed on the insulating film has grain boundaries, micro twins, and various other minute defects. For this reason, the field effect transistor formed on such a silicon thin film has a problem that the transistor characteristics are inferior to that of a field effect transistor formed on completely single crystal silicon.
When a field effect transistor formed on a silicon thin film is stacked, the field effect transistor is present in the lower layer. As a result, the flatness of the underlying insulating film on which the upper silicon thin film is formed deteriorates, and heat treatment conditions for forming the upper silicon thin film are limited, and the crystallinity of the upper silicon thin film is lower than that of the lower silicon thin film. There was a problem of being inferior to the crystallinity of the thin film.

そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能な半導体装置の製造方法を提供することである。   Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of stacking field effect transistors while suppressing deterioration of crystallinity of a semiconductor layer in which the field effect transistors are formed. .

上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする。   In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one embodiment of the present invention, a second semiconductor layer having a lower selectivity during etching than the first semiconductor layer is formed on the first semiconductor layer. Forming a plurality of laminated structures on the semiconductor substrate; forming a first groove through the first semiconductor layer and the second semiconductor layer to expose the semiconductor substrate; and on the semiconductor substrate Forming a support for supporting the second semiconductor layer on the sidewalls of the first and second semiconductor layers in the first groove, and the first semiconductor layer having the support formed on the sidewalls. Forming a second groove exposing at least a part of the first semiconductor layer from the second semiconductor layer, and selectively etching the first semiconductor layer through the second groove to remove the first semiconductor layer. A step, the first groove and A step of forming an insulating layer disposed on the back side of the second semiconductor layer by thermally oxidizing the semiconductor substrate and the second semiconductor layer via the second groove; Forming an opening that exposes the side surface of the stacked second semiconductor layer, and thermally insulating the second semiconductor layer through the opening, thereby insulating the side wall of the second semiconductor layer from gate insulation. A step of forming a film, a step of forming a gate electrode embedded in the opening via the gate insulating film, and a first ion implantation from the surface side of the second semiconductor layer, thereby forming the gate electrode Forming a first source / drain layer respectively disposed on both sides of the first semiconductor layer on the lower second semiconductor layer and performing second ion implantation from the surface side of the second semiconductor layer, thereby forming both sides of the gate electrode. Respectively Characterized in that it comprises a step of forming a second source / drain layers location on the second semiconductor layer of the upper layer.

これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層間の絶縁を図ることが可能となる。   Accordingly, the second semiconductor layer can be supported on the semiconductor substrate via the support formed in the first groove, and the first under the second semiconductor layer can be provided via the second groove. An etching gas or an etchant can be brought into contact with the semiconductor layer. Therefore, it is possible to remove the first semiconductor layer between the second semiconductor layers while stably supporting the second semiconductor layer on the semiconductor substrate, and without damaging the quality of the second semiconductor layer. It is possible to achieve insulation between the second semiconductor layers.

また、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁層を形成することが可能となり、第２半導体層の膜厚を精度よく制御することができる。さらに、ゲート電極を開口部内に埋め込むことで、第２半導体層の側面側にチャネル領域を形成することが可能となり、ゲート電極を第２半導体層の表面に配置することなく、第２半導体層にそれぞれ形成された電界効果型トランジスタを積層することが可能となる。   In addition, an insulating layer can be formed on the back surface side of the second semiconductor layer by thermal oxidation of the second semiconductor layer, and the film thickness of the second semiconductor layer can be accurately controlled. Further, by embedding the gate electrode in the opening, a channel region can be formed on the side surface of the second semiconductor layer, and the second semiconductor layer can be formed without arranging the gate electrode on the surface of the second semiconductor layer. It is possible to stack field effect transistors formed respectively.

この結果、単結晶半導体層の平坦性を確保しつつ、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。   As a result, stacked field effect transistors can be formed in the single crystal semiconductor layer while ensuring flatness of the single crystal semiconductor layer, and the integration of field effect transistors can be suppressed while suppressing an increase in chip size. And a steep sub-threshold characteristic can be obtained while reducing the parasitic capacitance of the field-effect transistor, and a high-speed operation can be performed with a low voltage.

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第２半導体層上に酸化防止膜を形成する工程と、前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor device has a stacked structure in which a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer. Forming a plurality of layers on the substrate; forming an antioxidant film on the second semiconductor layer; passing through the first semiconductor layer, the second semiconductor layer, and the antioxidant film; Forming a first groove to be exposed; forming a support for supporting the second semiconductor layer on the semiconductor substrate on sidewalls of the first semiconductor layer and the second semiconductor layer in the first groove; Forming a second groove that exposes at least a part of the first semiconductor layer having the support formed on the side wall from the second semiconductor layer; and forming the first semiconductor layer through the second groove. By selectively etching before An insulating layer disposed on the back side of the second semiconductor layer by removing the first semiconductor layer and thermally oxidizing the semiconductor substrate and the second semiconductor layer through the second groove. A step of forming, a step of removing the antioxidant film on the second semiconductor layer on which the insulating film is formed on the back surface side, and an opening exposing a side surface of the second semiconductor layer stacked via the insulating layer Forming a portion, forming a gate insulating film on a sidewall of the second semiconductor layer by performing thermal oxidation of the second semiconductor layer through the opening, and via the gate insulating film Forming a gate electrode embedded in the opening, and performing a first ion implantation from a surface side of the second semiconductor layer, thereby forming first source / drain layers respectively disposed on both sides of the gate electrode; Lower second semiconductor And forming second source / drain layers respectively disposed on both sides of the gate electrode in the upper second semiconductor layer by performing second ion implantation from the surface side of the second semiconductor layer. And a process.

これにより、第２半導体層の表面が熱酸化されることを防止しつつ、第２半導体層の裏面側に熱酸化膜を形成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、第２半導体層の側面側にチャネル領域を形成することが可能となる。このため、第２半導体層の裏面側に熱酸化膜を形成した後、第２半導体層の表面の熱酸化膜を除去する必要がなくなり、溝内に形成された素子分離絶縁膜が侵食されることを防止することが可能となるとともに、単結晶半導体層の平坦性を確保しつつ、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となる。この結果、電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。   This makes it possible to form a thermal oxide film on the back side of the second semiconductor layer while preventing the surface of the second semiconductor layer from being thermally oxidized, and to embed the gate electrode in the opening. The channel region can be formed on the side surface side of the second semiconductor layer. Therefore, it is not necessary to remove the thermal oxide film on the surface of the second semiconductor layer after forming the thermal oxide film on the back surface side of the second semiconductor layer, and the element isolation insulating film formed in the trench is eroded. This can be prevented, and a stacked field effect transistor can be formed in the single crystal semiconductor layer while ensuring flatness of the single crystal semiconductor layer. As a result, a field effect transistor having good characteristics can be manufactured with good reproducibility while enabling three-dimensional integration of the field effect transistor. Lower prices can be achieved.

また、本発明の一態様に係る半導体装置の製造方法によれば、下層の第２半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、上層の第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device according to an aspect of the present invention, the step of exposing at least one of the surface or the side wall of the first source / drain layer formed in the second semiconductor layer as the lower layer, A step of forming a first contact layer in contact with at least one of a surface and a side wall of the first source / drain layer, and a surface or side wall of the second source / drain layer formed on the second semiconductor layer as an upper layer; A step of exposing at least one of them, and a step of forming a second contact layer in contact with at least one of the surface and the side wall of the second source / drain layer.

これにより、ソース／ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース／ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、上層の第２半導体層は、下層の第２半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする。 This makes it possible to make contact on the side wall of the semiconductor layer on which the source / drain layer is formed. As a result, the area required for making contact with the source / drain layer can be reduced, the field effect transistor can be miniaturized, and the field effect transistor can be reduced in size and price. be able to.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the upper second semiconductor layer is configured such that the surface side of the source / drain layer formed in the lower second semiconductor layer is exposed. It is characterized by.

これにより、下層の第２半導体層に形成されたソース／ドレイン層とコンタクトをとる際に、上層の第２半導体層が邪魔になることを防止することができる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝には、前記第２半導体層下に配置された第１半導体層の途中の部分に段差が設けられていることを特徴とする。 This prevents the upper second semiconductor layer from interfering with the source / drain layer formed in the lower second semiconductor layer. Therefore, even when field effect transistors are stacked, the field effect transistors can be connected while suppressing the complexity of the manufacturing process.
According to the method for manufacturing a semiconductor device of one aspect of the present invention, the first groove is provided with a step in the middle of the first semiconductor layer disposed below the second semiconductor layer. It is characterized by that.

これにより、第１半導体層下に配置された第２半導体層が露出することを防止することができ、第２半導体層間の第１半導体層を除去する際に、第１半導体層下に配置された第２半導体層のオーバーエッチングを抑制することが可能となる。このため、下層の第２半導体層の平坦性を維持しつつ、下層の第２半導体層のコンタクト領域を上層の第２半導体層から露出させることができる。   Thereby, it is possible to prevent the second semiconductor layer disposed under the first semiconductor layer from being exposed, and when the first semiconductor layer between the second semiconductor layers is removed, the second semiconductor layer is disposed under the first semiconductor layer. In addition, overetching of the second semiconductor layer can be suppressed. Therefore, the contact region of the lower second semiconductor layer can be exposed from the upper second semiconductor layer while maintaining the flatness of the lower second semiconductor layer.

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層の部分に段差が設けられた第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる第１開口部を形成する工程と、第１溝内の段差の部分の第２半導体層の表面を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第２半導体層の側壁および前記第２開口部内の前記第２半導体層の表面にゲート絶縁膜を形成する工程と、前記第２開口部内の前記第２半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の第２半導体層に接触する第１コンタクト層を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、上層の第２半導体層に形成された第２ソース／ドレイン層を露出させる工程と、前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor device has a stacked structure in which a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer. Forming a plurality of layers on the substrate; exposing the semiconductor substrate through the first semiconductor layer and the second semiconductor layer; and forming a first groove having a step in the first semiconductor layer portion Forming a support on the semiconductor substrate to support the second semiconductor layer on the side walls of the first semiconductor layer and the second semiconductor layer in the first groove, and the support on the side wall. Forming a second groove exposing at least a part of the formed first semiconductor layer from the second semiconductor layer, and selectively etching the first semiconductor layer through the second groove, Removing the first semiconductor layer; An insulating layer disposed on the back side of the second semiconductor layer is formed by performing thermal oxidation of the semiconductor substrate and the second semiconductor layer through the step and the first groove and the second groove. Forming a first opening for exposing a side surface of the second semiconductor layer stacked via the insulating layer; and exposing a surface of the second semiconductor layer at a step portion in the first groove. A step of forming two openings, and thermal oxidation of the second semiconductor layer through the first and second openings, thereby providing a sidewall of the second semiconductor layer in the first opening and the second Forming a gate insulating film on the surface of the second semiconductor layer in the opening; removing the gate insulating film formed on the surface of the second semiconductor layer in the second opening; and the gate insulating film Through which the game is embedded in the first opening. Forming an electrode, forming a first contact layer embedded in the second opening and contacting the second semiconductor layer, and performing a first ion implantation from the surface side of the second semiconductor layer Forming a first source / drain layer respectively disposed on both sides of the gate electrode in the second semiconductor layer, and performing second ion implantation from the surface side of the second semiconductor layer, Forming a second source / drain layer respectively disposed on both sides of the gate electrode in the upper second semiconductor layer; exposing a second source / drain layer formed in the upper second semiconductor layer; Forming a second contact layer in contact with the second source / drain layer.

これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、ゲート電極と下層の第２半導体層に接触する第１コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、特性の良好な電界効果型トランジスタを再現性よく作製することができる。   Accordingly, the stacked field effect transistors can be formed in the single crystal semiconductor layer, and the gate electrode and the first contact layer in contact with the second semiconductor layer below can be collectively formed. It becomes. For this reason, it is possible to simplify the manufacturing process, and to achieve three-dimensional integration of field effect transistors, and it is possible to manufacture field effect transistors with good characteristics with good reproducibility.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極は、最上層の第２半導体層の表面上に跨るようにして前記第２半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、第２半導体層の両側の側壁にチャネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、最上層の第２半導体層の表面上に跨るようにゲート電極を配置することにより、第２半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となり、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。 Further, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is extended to the sidewalls on both sides of the second semiconductor layer so as to straddle the surface of the uppermost second semiconductor layer. It is characterized by.
As a result, channel regions can be formed on the sidewalls on both sides of the second semiconductor layer, and the driving capability of the field effect transistor can be increased while suppressing an increase in chip size. Further, by disposing the gate electrode so as to straddle the surface of the uppermost second semiconductor layer, even when ion implantation is performed from the surface side of the second semiconductor layer, the source / drain layer is used with the gate electrode as a mask. Can be formed in the second semiconductor layer, and the source / drain layer can be formed in a self-aligned manner with respect to the gate electrode disposed on the side wall of the second semiconductor layer. For this reason, it is possible to manufacture a field effect transistor with good characteristics with good reproducibility while suppressing complication of the manufacturing process.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極または前記ゲート電極の形成に用いられたレジストパターンをマスクとして、前記第２半導体層にイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を形成することを特徴とする。
これにより、ゲート電極をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となり、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, by performing ion implantation on the second semiconductor layer using the gate electrode or the resist pattern used for forming the gate electrode as a mask, Source / drain layers disposed on both sides of the gate electrode are formed.
As a result, the source / drain layer can be formed in the second semiconductor layer using the gate electrode as a mask, and the source / drain layer is formed in a self-aligned manner with respect to the gate electrode disposed on the side wall of the second semiconductor layer. It becomes possible to do.

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層が裏面側に配置された第２半導体層上に絶縁膜を堆積させる工程と、最上層の第２半導体層の表面および第２半導体層の側面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記開口部内の第２半導体層の側壁および最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor device has a stacked structure in which a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer. Forming a plurality of layers on the substrate; forming a first groove through the first semiconductor layer and the second semiconductor layer to expose the semiconductor substrate; and forming the second semiconductor layer on the semiconductor substrate. Forming a support to be supported on the side walls of the first and second semiconductor layers in the first groove; and at least part of the first semiconductor layer having the support formed on the side walls in the first groove. Forming a second groove exposed from the two semiconductor layers; removing the first semiconductor layer by selectively etching the first semiconductor layer through the second grooves; and the first groove And through the second groove, A step of forming an insulating layer disposed on the back side of the second semiconductor layer by thermally oxidizing the conductive substrate and the second semiconductor layer; and a second semiconductor layer having the insulating layer disposed on the back side Depositing an insulating film thereon; forming an opening in the insulating film to expose a surface of the uppermost second semiconductor layer and a portion of the side surface of the second semiconductor layer that becomes a channel region; and the opening Forming a gate insulating film on the sidewall of the second semiconductor layer in the opening and the surface of the uppermost second semiconductor layer by performing thermal oxidation of the second semiconductor layer through the opening, and By performing first ion implantation from the surface side of the second semiconductor layer through the formed insulating film, the first source / drain layers respectively disposed on both sides of the channel region become lower second semiconductor layers. And the process of forming By performing second ion implantation from the surface side of the second semiconductor layer through the insulating film in which the opening is formed, the second source / drain layers respectively disposed on both sides of the channel region are formed as upper layers. Forming a second semiconductor layer; and forming a gate electrode embedded in the opening through the gate insulating film.

これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となる。このため、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となり、電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。   This makes it possible to form the stacked field effect transistor in the single crystal semiconductor layer, and to form the source / drain layer in the second semiconductor layer using the insulating film in which the opening is formed as a mask. It becomes. Therefore, the source / drain layer can be formed in a self-aligned manner with respect to the gate electrode arranged on the side wall of the second semiconductor layer, and three-dimensional integration of the field effect transistor can be achieved. Thus, a field-effect transistor with favorable characteristics can be manufactured with high reproducibility.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、半導体基板、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の結晶品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。 According to the method of manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor substrate, the second semiconductor layer, and the support are single crystal Si, and the first semiconductor layer is single crystal SiGe. And
Accordingly, it is possible to achieve lattice matching between the semiconductor substrate, the second semiconductor layer, the support, and the first semiconductor layer, while selecting at the time of etching the first semiconductor layer rather than the semiconductor substrate, the second semiconductor layer, and the support. The ratio can be increased. For this reason, it is possible to form the second semiconductor layer with good crystal quality on the first semiconductor layer, and it is possible to stably form the support in the first groove. It is possible to achieve insulation between the second semiconductor layer and the semiconductor substrate without impairing the crystal quality.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。
これにより、半導体基板、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となるとともに、ウェットエッチングにて第１半導体層を除去することが可能となり、第２半導体層の結晶品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。 The method for manufacturing a semiconductor device according to one embodiment of the present invention is characterized in that the first semiconductor layer is selectively etched by a hydrofluoric acid treatment of the first semiconductor layer.
This makes it possible to increase the selectivity of the first semiconductor layer during etching compared to the semiconductor substrate, the second semiconductor layer, and the support, and to remove the first semiconductor layer by wet etching. Insulation between the second semiconductor layer and the semiconductor substrate can be achieved without impairing the crystal quality of the second semiconductor layer.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、支持体を絶縁体で補強することが可能となり、第１溝の幅が狭い場合においても、第２半導体層を半導体基板上で安定して支持することができる。 The method for manufacturing a semiconductor device according to an aspect of the present invention further includes a step of filling the first groove in which the semiconductor support is formed with an insulator before forming the second groove. It is characterized by that.
As a result, the support can be reinforced with an insulator, and the second semiconductor layer can be stably supported on the semiconductor substrate even when the width of the first groove is narrow.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層の裏面側に絶縁層を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、第１溝内および第２溝内に絶縁体を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, after forming an insulating layer on the back surface side of the second semiconductor layer, the first groove and the second groove are embedded with an insulator. The method further includes a step.
Accordingly, it is possible to embed an insulator in the first groove and the second groove at once, and it is possible to stably perform element isolation while suppressing an increase in the number of processes.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする。
これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the first groove and the second groove are disposed in an element isolation region.
This makes it possible to perform element isolation in the horizontal direction and the vertical direction of the second semiconductor layer all at once, and provide a groove for removing the first semiconductor layer below the second semiconductor layer in the element formation region. There is no need. Therefore, an SOI transistor can be formed while suppressing an increase in the number of processes, and an increase in chip size can be suppressed, so that the cost of the SOI transistor can be reduced.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート絶縁膜を形成する工程は、前記第２半導体層の熱酸化により、前記第２半導体層の側壁に犠牲酸化膜を形成する工程と、ウェットエッチングにより、前記第２半導体層の側壁に形成された犠牲酸化膜を除去する工程と、前記第２半導体層の熱酸化により、前記第２半導体層の側壁にゲート絶縁膜を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the gate insulating film includes the step of forming a sacrificial oxide film on a sidewall of the second semiconductor layer by thermal oxidation of the second semiconductor layer. Forming a gate insulating film on the side wall of the second semiconductor layer by forming a step, removing the sacrificial oxide film formed on the side wall of the second semiconductor layer by wet etching, and thermally oxidizing the second semiconductor layer. Forming the step.

これにより、ゲート絶縁膜の膜質を向上させることが可能となり、電界効果型トランジスタが積層された場合においても、電界効果型トランジスタの信頼性を向上させることができる。   Thereby, the film quality of the gate insulating film can be improved, and the reliability of the field effect transistor can be improved even when the field effect transistor is stacked.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板２１上には絶縁層２２が形成されている。そして、単結晶半導体層２３ａ、絶縁層２８ａ、単結晶半導体層２３ｂおよび絶縁層２８ｂが絶縁層２２上に順次積層されている。なお、半導体基板２１の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、結晶半導体層２３ａ、２３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。また、絶縁層２２は、半導体基板２１の上層部分および単結晶半導体層２３ａの下層部分の熱酸化により形成することができ、絶縁層２８ｂは、単結晶半導体層２３ａの上層部分および単結晶半導体層２３ｂの下層部分の熱酸化により形成することができる。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a perspective view showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention.
In FIG. 1, an insulating layer 22 is formed on a semiconductor substrate 21. A single crystal semiconductor layer 23 a, an insulating layer 28 a, a single crystal semiconductor layer 23 b, and an insulating layer 28 b are sequentially stacked on the insulating layer 22. As a material of the semiconductor substrate 21, Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC, or the like can be used. As the material of the crystalline semiconductor layers 23a and 23b, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, or the like can be used. The insulating layer 22 can be formed by thermal oxidation of the upper layer portion of the semiconductor substrate 21 and the lower layer portion of the single crystal semiconductor layer 23a, and the insulating layer 28b is formed of the upper layer portion and the single crystal semiconductor layer of the single crystal semiconductor layer 23a. It can be formed by thermal oxidation of the lower layer portion of 23b.

これにより、単結晶半導体層２３ａ、２３ｂの膜厚を熱酸化により規定することが可能となるとともに、単結晶半導体層２３ａ、２３ｂの結晶品質を損なうことなく、単結晶半導体層２３ａ、２３ｂを積層方向に対して絶縁することができる。このため、単結晶半導体層２３ａ、２３ｂの膜厚を精度よく制御することを可能としつつ、ＳＯＩトランジスタを積層することが可能となり、ＳＯＩトランジスタの３次元集積化を図りつつ、特性の良好なＳＯＩトランジスタを安定して作製することができる。   Accordingly, the film thickness of the single crystal semiconductor layers 23a and 23b can be defined by thermal oxidation, and the single crystal semiconductor layers 23a and 23b can be stacked without impairing the crystal quality of the single crystal semiconductor layers 23a and 23b. It can be insulated against the direction. For this reason, it is possible to stack SOI transistors while allowing the film thicknesses of the single crystal semiconductor layers 23a and 23b to be accurately controlled, and to achieve three-dimensional integration of the SOI transistors and excellent SOI characteristics. A transistor can be manufactured stably.

そして、単結晶半導体層２３ａの両側の側面にはゲート絶縁膜２６ａが形成されるとともに、単結晶半導体層２３ｂの両側の側面にはゲート絶縁膜２６ｂが形成されている。そして、ゲート絶縁膜２６ａ、２６ｂの表面には、単結晶半導体層２３ｂの表面上に跨るようにして単結晶半導体層２３ａ、２３ｂの両側の側壁に延伸されるとともに、単結晶半導体層２３ａ、２３ｂの積層面に対して直交するように配置されたゲート電極２７が形成されている。また、単結晶半導体層２３ａには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ａ、２５ａが形成されている。また、単結晶半導体層２３ｂには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ｂ、２５ｂが形成されている。   A gate insulating film 26a is formed on both side surfaces of the single crystal semiconductor layer 23a, and a gate insulating film 26b is formed on both side surfaces of the single crystal semiconductor layer 23b. The surfaces of the gate insulating films 26a and 26b are extended to the side walls on both sides of the single crystal semiconductor layers 23a and 23b so as to straddle the surface of the single crystal semiconductor layer 23b and the single crystal semiconductor layers 23a and 23b. A gate electrode 27 is formed so as to be orthogonal to the laminated surface. In addition, source / drain layers 24 a and 25 a disposed on both sides of the gate electrode 27 are formed in the single crystal semiconductor layer 23 a. In addition, source / drain layers 24b and 25b disposed on both sides of the gate electrode 27 are formed in the single crystal semiconductor layer 23b.

これにより、単結晶半導体層２３ａ、２３ｂの側面側にチャネル領域を形成することが可能となり、単結晶半導体層２３ａ、２３ｂの表面側にゲート電極２７を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層２３ａ、２３ｂにそれぞれ形成した場合においても、単結晶半導体層２３ａ、２３ｂの表面側の平坦性を確保することが可能となり、単結晶半導体層２３ａ、２３ｂを積層した場合においても、単結晶半導体層２３ａ、２３ｂの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。   This makes it possible to form channel regions on the side surfaces of the single crystal semiconductor layers 23a and 23b, and to configure a field effect transistor without disposing the gate electrode 27 on the surface side of the single crystal semiconductor layers 23a and 23b. It becomes possible to do. Therefore, even when field-effect transistors are formed in the single crystal semiconductor layers 23a and 23b, flatness on the surface side of the single crystal semiconductor layers 23a and 23b can be secured, and the single crystal semiconductor layers 23a and 23b can be secured. Even when 23b is stacked, deterioration of crystallinity of the single crystal semiconductor layers 23a and 23b can be suppressed. For this reason, it is possible to integrate field effect transistors while suppressing an increase in chip size, and to reduce the parasitic capacitance of the field effect transistors while having a steep subthreshold characteristic. And can be operated at high speed with a low voltage.

また、単結晶半導体層２３ａ、２３ｂの積層面と直交するようにゲート電極２７を配置することにより、チップ面内におけるゲート電極２７の占有面積を削減することが可能となるとともに、ゲート電極２７の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。   In addition, by arranging the gate electrode 27 so as to be orthogonal to the stacked surface of the single crystal semiconductor layers 23a and 23b, the area occupied by the gate electrode 27 in the chip surface can be reduced, and the gate electrode 27 can be reduced. The wiring length can be shortened. For this reason, it is possible to achieve high-density integration of field effect transistors while suppressing propagation delay, and it is possible to reduce the chip size. Price can be achieved.

また、最上層の単結晶半導体層２３ｂの表面上に跨るようにゲート電極２７を配置することにより、単結晶半導体層２３ｂの表面側からイオン注入を行った場合においても、ゲート電極２７をマスクとして単結晶半導体層２３ａ、２３ｂにソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となる。このため、単結晶半導体層２３ａ、２３ｂの側壁に配置されたゲート電極２７に対して自己整合的にソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。   Further, by disposing the gate electrode 27 so as to straddle the surface of the uppermost single crystal semiconductor layer 23b, even when ion implantation is performed from the surface side of the single crystal semiconductor layer 23b, the gate electrode 27 is used as a mask. Source / drain layers 24a and 25a and source / drain layers 24b and 25b can be formed on the single crystal semiconductor layers 23a and 23b, respectively. Therefore, the source / drain layers 24a and 25a and the source / drain layers 24b and 25b can be formed in a self-aligned manner with respect to the gate electrode 27 disposed on the sidewalls of the single crystal semiconductor layers 23a and 23b, respectively. A field effect transistor with good characteristics can be manufactured with good reproducibility while suppressing the complexity of the manufacturing process.

なお、ソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂソの導電型は互いに異なるようにしてもよい。これにより、ＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタとを同一支持基板２１上に互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。   The source / drain layers 24a and 25a and the source / drain layers 24b and 25b may have different conductivity types. As a result, the P-channel SOI transistor and the N-channel SOI transistor can be stacked on the same support substrate 21. Therefore, it becomes possible to configure a CMOS inverter, a NAND circuit, a NOR circuit, or the like while allowing field effect transistors to be three-dimensionally arranged, and various functions can be achieved while suppressing an increase in chip size. The element which has can be comprised.

図２（ａ）〜図１６（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１６（ｂ）は、図２（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図２（ｃ）〜図１６（ｃ）は、図２（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
図２において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。 2A to 16A are plan views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and FIGS. 2B to 16B are FIGS. Sectional views cut along lines A1-A1 ′ to A15-A15 ′ in FIG. 16 (a), and FIGS. 2 (c) to 16 (c) are B1 in FIGS. 2 (a) to 16 (a). It is sectional drawing cut | disconnected by the -B1'-B15-B15 'line | wire, respectively.
In FIG. 2, single crystal semiconductor layers 51, 33, 52, and 35 are sequentially stacked on a semiconductor substrate 31. Note that the single crystal semiconductor layers 51 and 52 can be made of a material having a higher selectivity in etching than the semiconductor substrate 31 and the single crystal semiconductor layers 33 and 35. In particular, when the semiconductor substrate 31 is Si, it is preferable to use SiGe as the single crystal semiconductor layers 51 and 52 and Si as the single crystal semiconductor layers 33 and 35. Accordingly, the lattice matching between the single crystal semiconductor layers 51 and 52 and the single crystal semiconductor layers 33 and 35 can be achieved, and the single crystal semiconductor layers 51 and 52 and the single crystal semiconductor layers 33 and 35 can be aligned. The selection ratio can be ensured.

そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。 Then, a sacrificial oxide film 53 is formed on the surface of the single crystal semiconductor layer 35 by thermal oxidation of the single crystal semiconductor layer 35. Then, an antioxidant film 54 is formed on the entire surface of the sacrificial oxide film 53 by a method such as CVD. For example, a silicon nitride film can be used as the antioxidant film 54.
Next, as shown in FIG. 3, the semiconductor substrate 31 is patterned by patterning the antioxidant film 54, the sacrificial oxide film 53, and the single crystal semiconductor layers 35, 52, 33, 51 using a photolithography technique and an etching technique. A groove 36 for exposing is formed along a predetermined direction. When the semiconductor substrate 31 is exposed, the etching may be stopped on the surface of the semiconductor substrate 31, or the semiconductor substrate 31 may be over-etched to form a recess in the semiconductor substrate 31. The arrangement position of the groove 36 can correspond to a part of the element isolation region of the single crystal semiconductor layer 33.

さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。   Further, by patterning the antioxidant film 54, the sacrificial oxide film 53, and the single crystal semiconductor layers 35, 52 using a photolithography technique and an etching technique, the width is larger than the groove 36 disposed so as to overlap with the groove 36. A wide groove 37 is formed to expose the surface in the vicinity of both ends of the single crystal semiconductor layer 33. Here, the arrangement position of the groove 37 can correspond to the element isolation region of the semiconductor layer 35.

なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。   Note that the etching may be stopped at the surface of the single crystal semiconductor layer 52 instead of exposing the surface of the single crystal semiconductor layer 33, or the single crystal semiconductor layer 52 may be over-etched to be in the middle of the single crystal semiconductor layer 52. You may make it etch to. Here, by stopping the etching of the single crystal semiconductor layer 52 halfway, it is possible to prevent the surface of the single crystal semiconductor layer 33 in the groove 36 from being exposed. For this reason, when the single crystal semiconductor layers 51 and 52 are removed by etching, it is possible to reduce the time during which the single crystal semiconductor layer 33 in the groove 36 is exposed to the etching solution or the etching gas. Overetching of the layer 33 can be suppressed.

次に、図４に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、単結晶半導体層３３、３５、５１、５２の側壁に成膜された支持体５６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。なお、支持体５６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。   Next, as shown in FIG. 4, a support 56 is formed on the sidewalls of the single crystal semiconductor layers 33, 35, 51, 52 and supports the single crystal semiconductor layers 33, 35 on the semiconductor substrate 31. 37. Note that in the case of forming the support body 56 formed on the sidewalls of the single crystal semiconductor layers 33, 35, 51, and 52, semiconductor epitaxial growth can be used. Here, the support body 56 can be selectively formed on the sidewalls of the single crystal semiconductor layers 33, 35, 51, and 52 and the surface of the semiconductor substrate 31 by using semiconductor epitaxial growth. The material of the support 56 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe. In particular, when the semiconductor substrate 31 and the single crystal semiconductor layers 33 and 35 are Si and the single crystal semiconductor layers 51 and 52 are SiGe, it is preferable to use Si as the material of the support 56.

これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体５６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。   Thereby, it is possible to ensure the lattice matching between the support 56 and the single crystal semiconductor layers 51 and 52, while ensuring the selection ratio between the support 56 and the single crystal semiconductor layers 51 and 52. it can. In addition, by using a semiconductor such as Si as the material of the support 56, even when the single crystal semiconductor layers 51 and 52 are removed, it is possible to maintain a three-dimensional structure of the semiconductor. For this reason, chemical resistance and mechanical stress resistance can be improved, and a stable element isolation process with good reproducibility can be realized. In addition, as a material of the support body 56, you may make it use insulators, such as a silicon oxide film, besides a semiconductor.

次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。   Next, as shown in FIG. 5, the antioxidant film 54, the sacrificial oxide film 53, and the single crystal semiconductor layers 35, 52, 33, and 51 are patterned by using a photolithography technique and an etching technique, thereby forming the semiconductor substrate 31. A groove 38 to be exposed is formed along a direction orthogonal to the groove 36. When the semiconductor substrate 31 is exposed, the etching may be stopped on the surface of the semiconductor substrate 31, or the semiconductor substrate 31 may be over-etched to form a recess in the semiconductor substrate 31. The arrangement position of the groove 38 can correspond to the element isolation region of the single crystal semiconductor layers 33 and 35.

次に、図６に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。 Next, as shown in FIG. 6, the single crystal semiconductor layers 51, 52 are removed by etching by bringing an etching gas or an etchant into contact with the single crystal semiconductor layers 51, 52 through the grooves 38. A cavity 57 a is formed between the single crystal semiconductor layer 33 and a cavity 57 b is formed between the single crystal semiconductor layers 33 and 35.
Here, by providing the support 56 in the grooves 36 and 37, the single crystal semiconductor layers 33 and 35 can be supported on the semiconductor substrate 31 even when the single crystal semiconductor layers 51 and 52 are removed. In addition, by providing the groove 38 in addition to the grooves 36 and 37, the etching gas or the etchant can be brought into contact with the single crystal semiconductor layers 51 and 52 disposed under the single crystal semiconductor layers 33 and 35, respectively. It becomes. Therefore, it is possible to achieve insulation between the single crystal semiconductor layers 33 and 35 and the semiconductor substrate 31 without deteriorating the crystal quality of the single crystal semiconductor layers 33 and 35.

なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。   Note that when the semiconductor substrate 31, the single crystal semiconductor layers 33 and 35, and the support 56 are Si and the single crystal semiconductor layers 51 and 52 are SiGe, it is preferable to use hydrofluoric acid as an etching solution for the single crystal semiconductor layers 51 and 52. . As a result, a Si / SiGe selection ratio of about 1: 1000 to 10,000 can be obtained, and the single crystal semiconductor layer 51 is suppressed while over-etching of the semiconductor substrate 31, the single crystal semiconductor layers 33 and 35, and the support 56 is suppressed. , 52 can be removed.

次に、図７に示すように、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに絶縁層３４を形成する。ここで、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化にて絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９´が形成されるとともに、支持体５６を酸化膜３９に変化させることができる。   Next, as shown in FIG. 7, by performing thermal oxidation of the semiconductor substrate 31, the single crystal semiconductor layers 33 and 35, and the support 56, the cavity 57 a between the semiconductor substrate 31 and the single crystal semiconductor layer 33 is formed. The insulating layer 32 is formed, and the insulating layer 34 is formed in the cavity 57 b between the single crystal semiconductor layers 33 and 35. Here, when the insulating layers 32 and 34 are formed by thermal oxidation of the semiconductor substrate 31, the single crystal semiconductor layers 33 and 35 and the support 56, the semiconductor substrate 31 and the single crystal semiconductor layers 33 and 35 in the groove 38 are oxidized. Then, an oxide film 39 ′ is formed on the side wall in the groove 38, and the support 56 can be changed to the oxide film 39.

これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。   Thus, the single crystal semiconductor layer 33 after element isolation is obtained by the film thickness of the single crystal semiconductor layers 33 and 35 during epitaxial growth and the film thickness of the insulating layers 32 and 34 formed during thermal oxidation of the single crystal semiconductor layers 33 and 35. , 35 can be defined respectively. For this reason, the film thickness of the single crystal semiconductor layers 33 and 35 can be accurately controlled, and variation in the film thickness of the single crystal semiconductor layers 33 and 35 can be reduced, and the single crystal semiconductor layers 33 and 35 can be reduced. Can be thinned. In addition, by providing the antioxidant film 54 over the single crystal semiconductor layer 35, the insulating layer 34 is formed on the back side of the single crystal semiconductor layer 35 while preventing the surface of the single crystal semiconductor layer 35 from being thermally oxidized. It becomes possible to do.

また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。   Further, the arrangement positions of the grooves 36 and 38 correspond to the element isolation regions of the single crystal semiconductor layer 33, and the arrangement positions of the grooves 37 and 38 correspond to the element isolation regions of the single crystal semiconductor layer 35. 33 and 35 can be collectively separated in the horizontal and vertical directions, and it is not necessary to provide a groove for removing the single crystal semiconductor layers 51 and 52 in the element formation region. Therefore, an SOI transistor can be formed while suppressing an increase in the number of processes, and an increase in chip size can be suppressed, so that the cost of the SOI transistor can be reduced.

なお、絶縁層３２、３４を形成した後、高温アニールを行う。これにより、絶縁層３２、３４をリフローさせることが可能となり、絶縁層３２、３４のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図８に示すように、ＣＶＤなどの方法により、酸化膜３９、３９´がそれぞれ形成された溝３６、３７および溝３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。 In addition, after forming the insulating layers 32 and 34, high temperature annealing is performed. Thereby, the insulating layers 32 and 34 can be reflowed, the stress of the insulating layers 32 and 34 can be relieved, and the interface state can be reduced.
Next, as shown in FIG. 8, the trenches 36 and 37 and the trenches 38 in which the oxide films 39 and 39 'are formed are buried by a method such as CVD so as to insulate the single crystal semiconductor layer 35. Deposit layers. Then, the surface of the single crystal semiconductor layer 35 is exposed by planarizing the insulating layer using a method such as CMP (Chemical Mechanical Polishing), and the buried insulating layer 40 is formed in the grooves 36 to 38. For example, SiO 2 or Si 3 N 4 can be used as the buried insulating layer 40.

次に、図９に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０および酸化膜３９、３９´をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成するとともに、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する。なお、開口部４２ａは、溝３８が形成された素子分離領域内に配置することができ、開口部４２ｂは、溝３６、３７が形成された素子分離領域内に配置することができる。 Next, as shown in FIG. 9, an insulating layer 41 is deposited on the single crystal semiconductor layer 35 by a method such as CVD. As the insulating layer 41, for example, SiO 2 can be used.
Next, as shown in FIG. 10, the side surfaces of the single crystal semiconductor layers 33 and 35 are patterned by patterning the insulating layer 41, the buried insulating layer 40, and the oxide films 39 and 39 ′ using a photolithography technique and an etching technique. An opening 42a to be exposed is formed, and an opening 42b to expose the surface of the single crystal semiconductor layer 33 is formed. The opening 42a can be disposed in the element isolation region where the groove 38 is formed, and the opening 42b can be disposed in the element isolation region where the grooves 36 and 37 are formed.

ここで、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。   Here, when the opening 42 a that exposes the side surfaces of the crystalline semiconductor layers 33 and 35 is formed, the etching may be stopped on the surface of the semiconductor substrate 31, or the semiconductor substrate 31 may be over-etched to form the semiconductor substrate 31. You may make it form a recessed part. Note that when the opening 42a that exposes the side surfaces of the crystalline semiconductor layers 33 and 35 is formed, the semiconductor substrate 31 is not necessarily exposed, and etching may be stopped on the surface of the insulating layer 32, or the insulating layer The recess 32 may be formed in the insulating layer 32 by overetching 32.

また、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する場合、開口部４２ｂを単結晶半導体層３３の端部に配置することができる。これにより、単結晶半導体層３３の端部で単結晶半導体層３３とコンタクトをとることができ、単結晶半導体層３３のコンタクト領域が占めるチップ面上の面積を縮小することを可能として、チップサイズを小さくすることができる。   In the case where the opening 42 b that exposes the surface of the single crystal semiconductor layer 33 is formed, the opening 42 b can be disposed at the end of the single crystal semiconductor layer 33. As a result, contact with the single crystal semiconductor layer 33 can be made at the end of the single crystal semiconductor layer 33, and the area on the chip surface occupied by the contact region of the single crystal semiconductor layer 33 can be reduced. Can be reduced.

なお、溝３６よりも溝３７の幅を広くすることにより、下層の単結晶半導体層３３の両端部の近傍の表面を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、下層の単結晶半導体層３３とコンタクトをとることが可能となる。
次に、図１１に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２ａ、４２ｂ内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行った場合、開口部４２ｂ内の単結晶半導体層３３の表面にゲート絶縁膜４３ｄが形成される。そして、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内のゲート絶縁膜４３ａ〜４３ｄが覆われるようにして、絶縁層４１上の全面に導電膜４４ａを成膜する。なお、導電膜４４ａの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。また、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。 Note that by making the width of the groove 37 wider than the groove 36, the surface in the vicinity of both ends of the lower single crystal semiconductor layer 33 can be exposed from the upper single crystal semiconductor layer 35. Therefore, it is possible to make contact with the lower single crystal semiconductor layer 33 while suppressing complication of the manufacturing process.
Next, as shown in FIG. 11, the semiconductor substrate 31 and the single crystal semiconductor layers 33 and 35 are thermally oxidized to form gate insulating films 43a and 43b on the side walls of the single crystal semiconductor layers 35 and 33, respectively. Then, a gate insulating film 43c is formed on the surface of the semiconductor substrate 31 in the openings 42a and 42b. Here, when the semiconductor substrate 31 and the single crystal semiconductor layers 33 and 35 are thermally oxidized, the gate insulating film 43d is formed on the surface of the single crystal semiconductor layer 33 in the opening 42b. Then, a conductive film 44a is formed on the entire surface of the insulating layer 41 so as to cover the gate insulating films 43a to 43d in the openings 42a and 42b by a method such as CVD. As a material of the conductive film 44a, a metal film such as W or TiN may be used in addition to polycrystalline silicon. Further, a sacrificial oxide film is once formed on the sidewalls of the single crystal semiconductor layers 35 and 33 by thermal oxidation, and the sacrificial oxide film is removed, and then the gate insulating films 43a and 43b are formed on the sidewalls of the single crystal semiconductor layers 35 and 33. May be formed.

次に、図１２に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いて導電膜４４ａを選択的にエッチバックすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄ上の導電膜４４ａを除去する。そして、異方性エッチング技術を用いて開口部４２ｂ内のゲート絶縁膜４３ｄをエッチングすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄを除去し、単結晶半導体層３３の両端部の近傍の表面を露出させる。   Next, as shown in FIG. 12, the conductive film 44 a on the gate insulating film 43 d in the opening 42 b is selectively etched back using the photolithography technique and the anisotropic etching technique to form the conductive film 44 a on the gate insulating film 43 d. Remove. Then, the gate insulating film 43d in the opening 42b is etched by using an anisotropic etching technique to remove the gate insulating film 43d in the opening 42b, and the surface in the vicinity of both ends of the single crystal semiconductor layer 33. To expose.

次に、図１３に示すように、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２ａ内に埋め込まれたゲート電極４４ｃを形成するとともに、単結晶半導体層３３とコンタクトをとるためのコンタクト層４４ｂを開口部４２ｂ内に形成する。   Next, as shown in FIG. 13, a conductive layer is deposited on the insulating layer 41 so as to fill the openings 42a and 42b by a method such as CVD. Then, by patterning the conductive layer using a photolithography technique and an etching technique, the gate electrode 44c embedded in the opening 42a is formed so as to straddle the surface of the semiconductor layer 35, and the single crystal semiconductor A contact layer 44b for making contact with the layer 33 is formed in the opening 42b.

これにより、ゲート電極４４ｃを開口部４２ａ内に埋め込むことで、半導体基板３１上にゲート電極４４ｃを立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４ｃを共用することが可能となる。このため、チップ面におけるゲート電極４４ｃの占有面積を削減することが可能となるとともに、ゲート電極４４ｃの配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。   Thus, by embedding the gate electrode 44c in the opening 42a, the gate electrode 44c can be placed upright on the semiconductor substrate 31, and the field effect formed in the single crystal semiconductor layers 33 and 35, respectively. It is possible to share the gate electrode 44c for the type transistor. As a result, the area occupied by the gate electrode 44c on the chip surface can be reduced, the wiring length of the gate electrode 44c can be shortened, and the high-density integration of the field effect transistors can be achieved while suppressing propagation delay. The chip size can be reduced, and the field effect transistor can be increased in speed, size, and cost.

また、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成することにより、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となる。なお、コンタクト層４４ｂおよびゲート電極４４ｃの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
次に、図１４に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにイオン注入Ｐ１のエネルギーを選択することができる。 Further, by forming the gate electrode 44c and the contact layer 44b in a lump, it is possible to simplify the manufacturing process and achieve three-dimensional integration of field effect transistors. As the material for the contact layer 44b and the gate electrode 44c, a metal film such as W or TiN may be used in addition to polycrystalline silicon.
Next, as shown in FIG. 14, by selectively performing impurity ion implantation P1 from the surface side of the single crystal semiconductor layer 35, source / drain layers 45a and 45b disposed on both sides of the gate electrode 44c are formed. A single crystal semiconductor layer 33 is formed. Note that when the source / drain layers 45 a and 45 b are formed in the single crystal semiconductor layer 33, the energy of the ion implantation P <b> 1 can be selected so that the range of impurities corresponds to the depth of the single crystal semiconductor layer 33. .

ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。   Here, by disposing the gate electrode 44c so as to straddle the surface of the uppermost single crystal semiconductor layer 35, the gate electrode 44c is masked even when ion implantation is performed from the surface side of the single crystal semiconductor layer 35. As a result, the source / drain layers 45a and 45b can be formed in the single crystal semiconductor layer 33, and the source / drain layers 45a and 45b are self-aligned with the gate electrode 44c arranged on the side wall of the single crystal semiconductor layer 33. Can be formed.

次に、図１５に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにイオン注入Ｐ２のエネルギーを選択することができる。   Next, as shown in FIG. 15, by performing ion implantation P2 of impurities from the surface side of the single crystal semiconductor layer 35, the source / drain layers 46a and 46b respectively disposed on both sides of the gate electrode 44c are formed. A single crystal semiconductor layer 35 is formed. Note that when the source / drain layers 46 a and 46 b are formed in the single crystal semiconductor layer 35, the energy of the ion implantation P <b> 2 can be selected so that the impurity distance corresponds to the depth of the single crystal semiconductor layer 35. .

ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。   Here, by disposing the gate electrode 44c so as to straddle the surface of the uppermost single crystal semiconductor layer 35, the gate electrode 44c is masked even when ion implantation is performed from the surface side of the single crystal semiconductor layer 35. As a result, the source / drain layers 46a and 46b can be formed in the single crystal semiconductor layer 35, and the source / drain layers 46a and 46b are self-aligned with the gate electrode 44c disposed on the side wall of the single crystal semiconductor layer 35. Can be formed.

また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４ｃを設けることで、単結晶半導体層３３、３５の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。   Further, by providing the gate electrodes 44c on both side walls of the single crystal semiconductor layers 33 and 35, channel regions can be formed on the side walls on both sides of the single crystal semiconductor layers 33 and 35, respectively. For this reason, it is possible to increase the driving capability of the field effect transistor while suppressing complication of the manufacturing process, and it is possible to suppress an increase in chip size, thereby increasing the speed of the field effect transistor. Miniaturization and cost reduction can be achieved.

なお、ソース／ドレイン層４５ａ、４５ｂおよびソース／ドレイン層４６ａ、４６ｂの導電型は互いに異なるようにしてもよい。これにより、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。   The source / drain layers 45a and 45b and the source / drain layers 46a and 46b may have different conductivity types. As a result, the P-channel field effect transistor and the N-channel field effect transistor can be stacked on the same substrate. Therefore, it becomes possible to configure a CMOS inverter, a NAND circuit, a NOR circuit, or the like while allowing field effect transistors to be three-dimensionally arranged, and various functions can be achieved while suppressing an increase in chip size. The element which has can be comprised.

次に、図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部６１を形成する。そして、ＣＶＤなどの方法により、開口部６１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。   Next, as shown in FIG. 16, the insulating layer 41 is patterned by using a photolithography technique and an etching technique, thereby forming openings 61 that expose the surfaces of the source / drain layers 46a and 46b. Then, a conductive layer is deposited on the insulating layer 41 so as to be embedded in the opening 61 by a method such as CVD. Then, the contact layer 48 for making contact with the source / drain layers 46a and 46b is formed on the insulating layer 41 by patterning the conductive layer using a photolithography technique and an etching technique.

なお、上述した実施形態では、酸化膜３９、３９´を形成した後、溝３６〜３８内に埋め込み絶縁層４０を一括して埋め込む方法について説明したが、溝３８を形成する前に、支持体５６が形成された溝３６、３７内に絶縁体を埋め込むようにしてもよい。これにより、支持体５６を絶縁体で補強することが可能となり、溝３６、３７の幅が狭い場合においても、単結晶半導体層３３、３５を半導体基板３１上で安定して支持することができる。   In the above-described embodiment, the method of burying the buried insulating layer 40 in the grooves 36 to 38 after forming the oxide films 39 and 39 ′ has been described. However, before forming the groove 38, the support body is formed. An insulator may be embedded in the grooves 36 and 37 in which 56 is formed. Accordingly, the support 56 can be reinforced with an insulator, and the single crystal semiconductor layers 33 and 35 can be stably supported on the semiconductor substrate 31 even when the widths of the grooves 36 and 37 are narrow. .

また、上述した実施形態では、単結晶半導体層３３、３５を２層分だけ積層する方法について説明したが、絶縁膜をそれぞれ介して単結晶半導体層を３層以上積層するようにしてもよい。さらに、上述した実施形態では、絶縁層３２、３４を形成する際に、単結晶半導体層３５の表面の熱酸化を防止するために、単結晶半導体層３５上に酸化防止膜５４を形成する方法について説明したが、単結晶半導体層３５上に酸化防止膜５４を形成することなく、絶縁層３２、３４を形成するようにしてもよい。   In the above-described embodiment, the method of stacking two single crystal semiconductor layers 33 and 35 is described. However, three or more single crystal semiconductor layers may be stacked through insulating films. Furthermore, in the above-described embodiment, a method of forming the antioxidant film 54 on the single crystal semiconductor layer 35 in order to prevent thermal oxidation of the surface of the single crystal semiconductor layer 35 when forming the insulating layers 32 and 34. However, the insulating layers 32 and 34 may be formed without forming the antioxidant film 54 on the single crystal semiconductor layer 35.

また、上述した実施形態では、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成する方法について説明したが、ゲート電極４４ｃとコンタクト層４４ｂとは必ずしも一括して形成する必要はない。例えば、ゲート電極４４ｃを形成した後、ゲート電極４４ｃをマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４４ｂ、４８を形成するようにしてもよい。   In the above-described embodiment, the method of forming the gate electrode 44c and the contact layer 44b at once has been described. However, the gate electrode 44c and the contact layer 44b are not necessarily formed at the same time. For example, after the gate electrode 44c is formed, the source / drain layers 45a, 45b, 46a, and 46b may be formed using the gate electrode 44c as a mask, and then the contact layers 44b and 48 may be formed.

また、上述した実施形態では、ゲート電極４４ｃをマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４ｃを形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に形成する場合、ゲート電極４４ｃを形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４ｃを埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に配置することができる。 In the above-described embodiment, the method of forming the source / drain layers 45a, 45b, 46a, 46b using the gate electrode 44c as a mask has been described. However, when the source / drain layers 45a, 45b, 46a, 46b are formed. A resist pattern for forming the gate electrode 44c may be used as a mask for ion implantation.
Further, when the source / drain layers 45a, 45b, 46a, 46b are formed in a self-aligned manner with respect to the gate electrode 44c, the surface of the single crystal semiconductor layer 35 and the single crystal semiconductor layer 33 are formed before the gate electrode 44c is formed. , 35 is formed in the insulating layer 41 to expose a portion to be a channel region on the side surface, and ion implantation is performed using the insulating layer 41 in which the opening to be a channel region is exposed as a mask. Source / drain layers 45a, 45b, 46a, 46b may be formed respectively. After the source / drain layers 45a, 45b, 46a, and 46b are formed, the gate electrode 44c is embedded in the opening formed in the insulating layer 41, whereby the source / drain layers 45a, 45b, 46a, and 46b are formed. It can be arranged in a self-aligned manner with respect to the gate electrode 44c.

本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。1 is a perspective view showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention.

符号の説明Explanation of symbols

２１、３１ 半導体基板、２２、２８ａ、２８ｂ、３２、３４、４１ 絶縁層、２３ａ、２３ｂ、３３、３５、５１、５２ 単結晶半導体層、２４ａ、２５ａ、２４ｂ、２５ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ ソース／ドレイン層、２６ａ、２６ｂ、４３ａ〜４３ｄ ゲート絶縁膜、２７、４４ｂ ゲート電極、４４ｂ、４８ コンタクト層、３６、３７、３８ 溝、３９ 酸化膜、４０ 埋め込み絶縁層、４２ａ、４２ｂ、５０、５１、５２、６１ 開口部、４４ａ 導電膜、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部   21, 31 Semiconductor substrate, 22, 28a, 28b, 32, 34, 41 Insulating layer, 23a, 23b, 33, 35, 51, 52 Single crystal semiconductor layer, 24a, 25a, 24b, 25b, 45a, 45b, 46a, 46b Source / drain layer, 26a, 26b, 43a to 43d Gate insulating film, 27, 44b Gate electrode, 44b, 48 Contact layer, 36, 37, 38 Groove, 39 Oxide film, 40 Embedded insulating layer, 42a, 42b, 50 51, 52, 61 Opening, 44a Conductive film, 53 Sacrificial oxide film, 54 Antioxidation film, 56 Support, 57a, 57b Cavity

Claims (15)

第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a plurality of stacked structures on a semiconductor substrate, wherein a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer;
Forming a first groove through the first semiconductor layer and the second semiconductor layer to expose the semiconductor substrate;
Forming a support for supporting the second semiconductor layer on the semiconductor substrate on sidewalls of the first semiconductor layer and the second semiconductor layer in the first groove;
Forming a second groove for exposing at least a part of the first semiconductor layer formed on the side wall of the support from the second semiconductor layer;
Removing the first semiconductor layer by selectively etching the first semiconductor layer through the second groove;
Forming an insulating layer disposed on the back side of the second semiconductor layer by performing thermal oxidation of the semiconductor substrate and the second semiconductor layer via the first groove and the second groove;
Forming an opening exposing a side surface of the second semiconductor layer stacked via the insulating layer;
Forming a gate insulating film on a sidewall of the second semiconductor layer by performing thermal oxidation of the second semiconductor layer through the opening;
Forming a gate electrode embedded in the opening through the gate insulating film;
Performing first ion implantation from the surface side of the second semiconductor layer to form first source / drain layers respectively disposed on both sides of the gate electrode in the lower second semiconductor layer;
Forming a second source / drain layer respectively disposed on both sides of the gate electrode in the upper second semiconductor layer by performing second ion implantation from the surface side of the second semiconductor layer. A method of manufacturing a semiconductor device. 第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第２半導体層上に酸化防止膜を形成する工程と、
前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a plurality of stacked structures on a semiconductor substrate, wherein a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer;
Forming an antioxidant film on the second semiconductor layer;
Forming a first groove through the first semiconductor layer, the second semiconductor layer, and the antioxidant film to expose the semiconductor substrate;
Forming a support for supporting the second semiconductor layer on the semiconductor substrate on sidewalls of the first semiconductor layer and the second semiconductor layer in the first groove;
Forming a second groove for exposing at least a part of the first semiconductor layer formed on the side wall of the support from the second semiconductor layer;
Removing the first semiconductor layer by selectively etching the first semiconductor layer through the second groove;
Forming an insulating layer disposed on the back side of the second semiconductor layer by performing thermal oxidation of the semiconductor substrate and the second semiconductor layer through the second groove;
Removing the anti-oxidation film on the second semiconductor layer on which the insulating film is formed on the back side;
Forming an opening exposing a side surface of the second semiconductor layer stacked via the insulating layer;
Forming a gate insulating film on a sidewall of the second semiconductor layer by performing thermal oxidation of the second semiconductor layer through the opening;
Forming a gate electrode embedded in the opening through the gate insulating film;
Performing first ion implantation from the surface side of the second semiconductor layer to form first source / drain layers respectively disposed on both sides of the gate electrode in the lower second semiconductor layer;
Forming a second source / drain layer respectively disposed on both sides of the gate electrode in the upper second semiconductor layer by performing second ion implantation from the surface side of the second semiconductor layer. A method of manufacturing a semiconductor device. 下層の第２半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、
上層の第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする請求項１または２記載の半導体装置の製造方法。 Exposing at least one of the surface and the sidewall of the first source / drain layer formed in the lower second semiconductor layer;
Forming a first contact layer in contact with at least one of a surface and a side wall of the first source / drain layer;
Exposing at least one of the surface and the sidewall of the second source / drain layer formed in the upper second semiconductor layer;
3. The method of manufacturing a semiconductor device according to claim 1, further comprising: forming a second contact layer in contact with at least one of a surface and a side wall of the second source / drain layer. 上層の第２半導体層は、下層の第２半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置の製造方法。   4. The upper second semiconductor layer is configured such that a surface side of a source / drain layer formed in a lower second semiconductor layer is exposed. Semiconductor device manufacturing method. 前記第１溝には、前記第２半導体層下に配置された第１半導体層の途中の部分に段差が設けられていることを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。   5. The semiconductor according to claim 1, wherein the first groove is provided with a step in a middle portion of the first semiconductor layer disposed under the second semiconductor layer. 6. Device manufacturing method. 第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層の部分に段差が設けられた第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる第１開口部を形成する工程と、
第１溝内の段差の部分の第２半導体層の表面を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第２半導体層の側壁および前記第２開口部内の前記第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記第２開口部内の前記第２半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の第２半導体層に接触する第１コンタクト層を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、
上層の第２半導体層に形成された第２ソース／ドレイン層を露出させる工程と、
前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a plurality of stacked structures on a semiconductor substrate, wherein a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer;
Exposing the semiconductor substrate through the first semiconductor layer and the second semiconductor layer and forming a first groove having a step in the first semiconductor layer;
Forming a support for supporting the second semiconductor layer on the semiconductor substrate on sidewalls of the first semiconductor layer and the second semiconductor layer in the first groove;
Forming a second groove for exposing at least a part of the first semiconductor layer formed on the side wall of the support from the second semiconductor layer;
Removing the first semiconductor layer by selectively etching the first semiconductor layer through the second groove;
Forming an insulating layer disposed on the back side of the second semiconductor layer by performing thermal oxidation of the semiconductor substrate and the second semiconductor layer via the first groove and the second groove;
Forming a first opening exposing a side surface of the second semiconductor layer stacked via the insulating layer;
Forming a second opening that exposes the surface of the second semiconductor layer at the stepped portion in the first groove;
By performing thermal oxidation of the second semiconductor layer through the first and second openings, side walls of the second semiconductor layer in the first opening and the second semiconductor layer in the second opening Forming a gate insulating film on the surface;
Removing a gate insulating film formed on the surface of the second semiconductor layer in the second opening;
Forming a gate electrode embedded in the first opening through the gate insulating film, and forming a first contact layer embedded in the second opening and contacting the second semiconductor layer below; ,
Performing first ion implantation from the surface side of the second semiconductor layer to form first source / drain layers respectively disposed on both sides of the gate electrode in the lower second semiconductor layer;
Performing second ion implantation from the surface side of the second semiconductor layer to form second source / drain layers respectively disposed on both sides of the gate electrode in the upper second semiconductor layer;
Exposing a second source / drain layer formed in an upper second semiconductor layer;
Forming a second contact layer in contact with the second source / drain layer. 前記ゲート電極は、最上層の第２半導体層の表面上に跨るようにして前記第２半導体層の両側の側壁に延伸されていることを特徴とする請求項１から６のいずれか１項記載の半導体装置の製造方法。   The said gate electrode is extended | stretched to the side wall of the both sides of the said 2nd semiconductor layer so that it may straddle on the surface of the 2nd semiconductor layer of the uppermost layer. Semiconductor device manufacturing method. 前記ゲート電極または前記ゲート電極の形成に用いられたレジストパターンをマスクとして、前記第２半導体層にイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を形成することを特徴とする請求項７記載の半導体装置の製造方法。   Using the gate electrode or the resist pattern used to form the gate electrode as a mask, ion implantation is performed on the second semiconductor layer to form source / drain layers respectively disposed on both sides of the gate electrode. The method of manufacturing a semiconductor device according to claim 7. 第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層が裏面側に配置された第２半導体層上に絶縁膜を堆積させる工程と、
最上層の第２半導体層の表面および第２半導体層の側面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記開口部内の第２半導体層の側壁および最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a plurality of stacked structures on a semiconductor substrate, wherein a second semiconductor layer having a lower selectivity at the time of etching than the first semiconductor layer is stacked on the first semiconductor layer;
Forming a first groove through the first semiconductor layer and the second semiconductor layer to expose the semiconductor substrate;
Forming a support for supporting the second semiconductor layer on the semiconductor substrate on sidewalls of the first semiconductor layer and the second semiconductor layer in the first groove;
Forming a second groove for exposing at least a part of the first semiconductor layer formed on the side wall of the support from the second semiconductor layer;
Removing the first semiconductor layer by selectively etching the first semiconductor layer through the second groove;
Forming an insulating layer disposed on the back side of the second semiconductor layer by performing thermal oxidation of the semiconductor substrate and the second semiconductor layer via the first groove and the second groove;
Depositing an insulating film on the second semiconductor layer on which the insulating layer is disposed on the back side;
Forming an opening in the insulating film to expose a portion of the surface of the uppermost second semiconductor layer and a channel region on the side surface of the second semiconductor layer;
Forming a gate insulating film on the sidewall of the second semiconductor layer in the opening and the surface of the uppermost second semiconductor layer by thermally oxidizing the second semiconductor layer through the opening;
By performing first ion implantation from the surface side of the second semiconductor layer through the insulating film in which the opening is formed, the first source / drain layers respectively disposed on both sides of the channel region are formed as lower layers. Forming the second semiconductor layer;
By performing second ion implantation from the surface side of the second semiconductor layer through the insulating film in which the opening is formed, the second source / drain layers respectively disposed on both sides of the channel region are formed as upper layers. Forming the second semiconductor layer;
And a step of forming a gate electrode embedded in the opening through the gate insulating film. 前記半導体基板、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１から９のいずれか１項記載の半導体装置の製造方法。   10. The semiconductor device according to claim 1, wherein the semiconductor substrate, the second semiconductor layer, and the support are single crystal Si, and the first semiconductor layer is single crystal SiGe. Method. 前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項１０記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 10, wherein the first semiconductor layer is selectively etched by a hydrofluoric acid treatment of the first semiconductor layer. 前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から１１のいずれか１項記載の半導体装置の製造方法。   12. The semiconductor according to claim 1, further comprising a step of filling the first groove in which the semiconductor support is formed with an insulator before forming the second groove. Device manufacturing method. 前記第２半導体層の裏面側に絶縁層を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から１１のいずれか１項記載の半導体装置の製造方法。   12. The method according to claim 1, further comprising a step of filling the first groove and the second groove with an insulator after forming an insulating layer on a back surface side of the second semiconductor layer. A method for manufacturing a semiconductor device according to item. 前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする請求項１から１３のいずれか１項記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the first groove and the second groove are arranged in an element isolation region. 前記ゲート絶縁膜を形成する工程は、
前記第２半導体層の熱酸化により、前記第２半導体層の側壁に犠牲酸化膜を形成する工程と、
ウェットエッチングにより、前記第２半導体層の側壁に形成された犠牲酸化膜を除去する工程と、
前記第２半導体層の熱酸化により、前記第２半導体層の側壁にゲート絶縁膜を形成する工程とを備えることを特徴とする請求項１から１４のいずれか１項記載の半導体装置の製造方法。 The step of forming the gate insulating film includes:
Forming a sacrificial oxide film on a sidewall of the second semiconductor layer by thermal oxidation of the second semiconductor layer;
Removing the sacrificial oxide film formed on the sidewall of the second semiconductor layer by wet etching;
The method for manufacturing a semiconductor device according to claim 1, further comprising: forming a gate insulating film on a sidewall of the second semiconductor layer by thermal oxidation of the second semiconductor layer. .
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