JP4718149B2 - 遊技機制御用チップ - Google Patents

Description

本発明は、遊技機の分野に属し、パチンコ遊技機や回胴式遊技機等に使用される遊技機制御用チップのアドレスバス出力に関する。

＜従来の遊技機制御用チップ＞パチンコやパチスロ等の遊技機には、遊技機メーカが作成した遊技機制御用プログラムを記憶し遊技機の制御を行う遊技機制御用チップが使用されている。該遊技機制御用チップは外部の回路との情報のやり取りのために１６本のアドレス端子を使用していた。

特許文献１には情報処理装置においてマイクロコンピュータの端子数を低減することが提案されている。特許文献２にはマイクロコンピュータの汎用ポートをアドレスバスに切り替えて用いることが提案されている。
特開平１０−２５４７６５号公報 特開平５−３３４２２９号公報

パチンコ、パチスロといった遊技機の関連事業は、製造から遊技場への設置に至るまで「風俗営業等の規制及び業務の適正化等に関する法律（略称：風営法、風適法）」の規制が適用されている業界であり、遊技機は同法に規定された試験機関の試験に合格したものでないと設置することができない。試験機関の試験では、遊技機の制御プログラムが正常に動作しているか否かを監視するために、遊技機制御用チップのアドレスバスの出力を観測している。そのため、一般的なマイクロコンピュータチップがアドレスバスを使用せず、外部Ｉ／Ｏアクセス用のポートを使用して端子の有効利用をしているのに対し、遊技機制御用チップは、アドレスバスの外部出力端子が必須となるという業界特有の事情がある。
図１は従来の遊技機制御用マイクロコンピュータのブロック図である。このマイクロコンピュータは遊技機制御用チップと呼ばれるものであってこのチップ内にＣＰＵ、リセット／割込みコントローラ、ＲＯＭ、ＲＡＭ、照合用ブロック、クロック回路、アドレスデコード回路、内蔵メモリアクセス制御／アドレスデコード回路、乱数回路、タイマ回路、シリアル通信回路などの回路を含んでおりそれぞれの回路に必要な入出力のために例えば６４個の端子が用いられる。例を挙げればアドレスデコード回路の出力端子としてチップセレクト信号ＣＳ０〜ＣＳ１１の１２個の出力端子が用いられる。
図２は従来の遊技機制御用マイクロコンピュータでは新しい機能（図面ではパラレルポート回路）を追加しようとすると、チップセレクト信号であるＣＳ０〜ＣＳ１１の１２本のうち、８本を削除して、パラレルポート回路からの出力信号（ＰＡ０〜ＰＡ３）の４本と入力信号（ＰＢ０〜ＰＢ３）の４本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。図２の楕円で囲んだ部分に示すようにこの例ではチップセレクト信号に使用する端子数を１２個から４個に低減し、その代わりにパラレルポート回路の出力端子４個及び入力端子４個を設けている。
遊技機制御用チップは、従来、ＳＤＩＰやＺＩＰなどのパッケージを使用しているが、新たな機能を追加するためにはこれらのパッケージの端子数自体を増やしたものを採用することも考えられる。しかし端子数を増やすとパッケージが大きくなることによるコスト増といった問題の他にも、パッケージ自体に反りや強度低下が発生する等の物理的な製造上の問題も起こりうるため、現状の端子数を増やすことは困難である。
このように、新たな機能を追加しようとするとそれに使用する端子を確保するために他の機能を削除して割り当てる必要があった。そこで、本発明は、アドレスバス出力に用いる端子数を低減することにより新機能の追加に対応できる遊技機制御用チップを提供することを目的とする。

かかる課題を解決すべく、本発明にかかる遊技機制御用チップは、 時分割されたアドレスバス信号をラッチするラッチ回路と、該ラッチ回路がラッチしたアドレスバス信号と拡張可能なチップセレクト信号とからチップセレクト信号をデコードし、そのデコードしたチップセレクト信号を受けて動作する外部Ｉ／Ｏデバイスとを有する遊技機内部の基板上に搭載されて、該遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップは、前記遊技機全体を制御する遊技機の制御プログラムを動作させるＣＰＵと、該ＣＰＵのアドレスバス信号を時分割するマルチプレクサ回路と、該マルチプレクサによりアドレスバス信号を時分割して前記ラッチ回路に対して入力すべく設けられたアドレスバスマルチプレクサ生成回路出力端子と、該アドレスバスマルチプレクサ生成回路出力端子から出力される時分割されたアドレスバス信号を識別するアドレスバス識別信号出力端子と、前記アドレスバス変化の同期を取るためのクロック信号を出力するクロック信号出力端子と、前記外部Ｉ／Ｏデバイスに対して、拡張可能なチップセレクト信号を出力するＥＸＣＳ信号出力端子と、を有し、試験機関による前記遊技機の試験が当該遊技機に搭載された前記遊技機制御用チップのアドレスバスの出力を観測することによってなされるべく、アドレスバス信号を外部出力するものである。
該遊技機制御用チップ内に設けられたマルチプレクサによりｎ個（ｎは２以上の整数）のアドレスバス信号を時分割してｍ個（ｍはｎより小さい整数）の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をｍ本の信号線により前記遊技機制御用チップ外の回路に送信する。

請求項２に記載した発明は、時分割されたアドレスバス信号をラッチするラッチ回路と、該ラッチ回路がラッチしたアドレスバス信号と拡張可能なチップセレクト信号とからチップセレクト信号をデコードするデコード回路と、該デコード回路がデコードしたチップセレクト信号を受けて動作する外部Ｉ／Ｏデバイスとを有する遊技機内部の基板上に搭載されて、該遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップは、前記遊技機全体を制御する遊技機の制御プログラムを動作させるＣＰＵと、該ＣＰＵのアドレスバス信号を時分割するマルチプレクサ回路と、該マルチプレクサによりアドレスバス信号を時分割して前記ラッチ回路に対して入力すべく設けられたアドレスバスマルチプレクサ生成回路出力端子と、該アドレスバスマルチプレクサ生成回路出力端子から出力される時分割されたアドレスバス信号を識別するアドレスバス識別信号出力端子と、前記アドレスバス変化の同期を取るためのクロック信号を出力するクロック信号出力端子と、前記デコード回路に対して、拡張可能なチップセレクト信号を出力するＥＸＣＳ信号出力端子と、を有し、試験機関による前記遊技機の試験が当該遊技機に搭載された前記遊技機制御用チップのアドレスバスの出力を観測することによってなされるべく、アドレスバス信号を外部出力するものである。
該遊技機制御用チップ内のマルチプレクサによりｎ個（ｎは２以上の整数）のアドレスバス信号を時分割してｍ個（ｍはｎより小さい整数）の外部出力端子に出力する外部端子出力ステップと、該外部端子出力ステップにより出力されたアドレスバス信号をｍ本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップと、からなる。

請求項３に記載した発明は、請求項１に記載した遊技機制御用チップであって、前記マルチプレクサ回路により時分割して出力するアドレスバス信号が、すべてのアドレスバス信号の一部であるものである。
前記ｍ個の外部出力端子から出力する信号のほかに、それらの信号を前記遊技機制御用チップ外の回路にて取得するタイミングを示す信号を当該回路に送信する。

請求項４に記載した発明は、請求項２に記載した遊技機制御用チップであって、前記マルチプレクサ回路により時分割して出力するアドレスバス信号が、すべてのアドレスバス信号の一部であるものである。
請求項５に記載した発明は、請求項１又は２のいずれか一に記載した遊技機制御用チップであって、前記マルチプレクサ回路による時分割でアドレスバス出力端子数を減らして、新機能を追加するための端子を確保するものである。
請求項６に記載した発明は、請求項５に記載した遊技機制御用チップであって、該新機能を追加するための端子は、電源（ＧＮＤ）に接続するものである。
拡張可能な２のべき乗のバイト数のエリアを持つチップセレクト信号を出力する端子を有する遊技機制御用チップである。
遊技機制御用チップと、ラッチ回路と、デコード回路と、１又は複数の外部Ｉ／Ｏデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板であって、前記遊技機制御用チップは、その内部に設けられたマルチプレクサにより、ｎ個（ｎは２以上の整数）のアドレスバス信号を時分割してｍ個（ｍはｎより小さい整数）の外部出力端子に出力した時分割されたアドレスバス信号と、該時分割されたアドレスバス信号を識別する信号と、アドレスバス変化の同期を取るための信号とを前記ラッチ回路に出力し、拡張可能なチップセレクト信号を前記デコード回路に出力し、制御信号を外部Ｉ／Ｏデバイスに送信し、前記ラッチ回路は、前記遊技機制御用チップから入力されたｍ個の時分割されたアドレスバス信号をラッチして前記デコード回路に出力し、前記デコード回路は、前記ラッチ回路から入力されたｍ個の時分割されたアドレスバス信号と、前記遊技機制御用チップから入力された拡張可能なチップセレクト信号とを受けて、デコードしたチップセレクト信号を前記外部Ｉ／Ｏデバイスに送り、前記外部Ｉ／Ｏデバイスは、前記デコード回路のデコードしたチップセレクト信号を受けて、前記遊技機制御用チップの制御信号のもとで動作をするものである。
遊技機制御用チップと、ラッチ回路と、デコード回路と、１又は複数の外部Ｉ／Ｏデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板における遊技機制御方法であって、前記遊技機制御用チップが、その内部に設けられたマルチプレクサにより、ｎ個（ｎは２以上の整数）のアドレスバス信号を時分割してｍ個（ｍはｎより小さい整数）の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をｍ本の信号線により、前記ラッチ回路に送信するとともに、マルチプレクサによりマルチプレクスしたアドレスを識別する信号を、同期を取るための信号とを送るマルチプレクス段階と、該マルチプレクス段階にてマルチプレクスされたアドレスバス信号を前記ラッチ回路がラッチして前記デコード回路に送るラッチ段階と、該ラッチ段階にてラッチされた信号を前記デコード回路が、前記遊技機制御用チップからの信号を受けてデコードし、前記外部Ｉ／Ｏデバイスに送るデコード段階と、該デコード段階にてデコードされた信号と、前記遊技機制御用チップからの信号とを受けて、前記外部Ｉ／Ｏデバイスが前記遊技機制御用チップの制御のもとで動作をする外部Ｉ／Ｏデバイス制御段階とを有する。

本発明により、従来のチップよりも少ない本数のアドレス用外部端子のみで全てのメモリ空間を示すことが可能となったため、第三者検査機関または試験機関におけるアドレスの観測を可能とする。さらに遊技機製造メーカの多機能化の要望にも応えやすくなる。また遊技機制御用チップに本来的に要求されるセキュリティ機能を強化すべく不正監視のための新しい照合機能などを追加することも可能となる。

以下、図面を参照しつつ本発明の実施形態について説明する。

図３は本件発明のブロック図である。図１のブロック図と比べて異なるのは、アドレスバスの信号Ａ０〜Ａ１５を１６個の出力端子を用いて出力するのをやめて、アドレスバスマルチプレクサ生成回路の出力信号ＭＡ０〜ＭＡ３及びＡＬ−ＳＴＢに５端子用い、追加新機能の出力にＮＥＷ０〜ＮＥＷ５の６端子を入力にＮＥＷ６〜ＮＥＷ１０の５端子を用いることとした点である。
さらに図３を図２と比べると、図２ではアドレスバスの信号の出力には１６端子を用いたままアドレスデコード回路の出力端子を１２個から４個に減らすことにより新機能回路（図２ではパラレルポート回路）の入出力にそれぞれ４個の端子をあてることとしたのに対し、図３ではアドレスデコード回路の出力端子は１２端子を用いたまま、アドレスバスの信号の出力に１６端子を用いるのはやめてアドレスバスマルチプレクサ生成回路の出力に５端子、追加新機能回路の入出力に１１端子用いることとした点である。
また、図４は、図３のブロック図に外部拡張用アドレス端子ＥＸＣＳを別途用意し、追加新機能回路の入出力に１０端子用いることとしたものである。

図５は、チップ外部のデコード回路と接続してチップセレクト信号を拡張した例（実施例１）を示すブロック図である。ラッチ回路２０は遊技機制御用チップ１０の外部に設けられた回路であって遊技機制御用チップ１０のクロック信号の出力ＳＣＬＫＯ、アドレスバスマルチプレクサ生成回路の出力信号ＭＡ０〜ＭＡ３及びＡＬ−ＳＴＢを取り込んで、デコード回路３０に対しアドレスバス信号ＥＡ０〜ＥＡ３の４つの信号を出力する。そしてデコード回路３０はラッチ回路２０と同様に遊技機制御用チップ１０の外部に設けられた回路であって、ラッチ回路２０からのアドレスバス信号ＥＡ０〜ＥＡ３及び遊技機制御用チップ１１０のアドレス空間の任意の１６バイトを指定する信号であるＥＸＣＳ信号を取り込んで拡張チップセレクト信号ＥＸＴＣＳ０〜ＥＸＴＣＳ１５を生成する回路である。これにより４本のアドレスバス信号線から１６本のチップセレクト信号を取り出すことが可能となる。

図６は、チップ外部のＩ／Ｏデバイスと接続した例を示すブロック図である。ラッチ回路２０は実施例１と同様に、遊技機制御用チップ１０の外部に設けられた回路であって遊技機制御用チップ１０のクロック信号の出力ＳＣＬＫＯ、アドレスバスマルチプレクサ生成回路の出力信号ＭＡ０〜ＭＡ３及びＡＬ−ＳＴＢを取り込んで、外部Ｉ／Ｏデバイス４０に対しアドレスバス信号ＥＡ０〜ＥＡ３の４つの信号を出力する。外部Ｉ／Ｏデバイス４０はラッチ回路２０からアドレスバス信号ＥＡ０〜ＥＡ３を取り込み、遊技機制御用チップ１０からクロック信号ＳＣＬＫＯ、データバス信号Ｄ０〜Ｄ７、リードストローブ出力信号ＸＲＤ、ライトストローブ出力信号ＸＷＲ、チップセレクト信号ＥＸＣＳを取り込むことによって遊技機制御用チップ１０との間で適切なやり取りを実行し、遊技機制御用チップ１１０の管理下において、外部Ｉ／Ｏデバイスにデータの入出力を行う。

図７は、上述の実施例１（図５）、実施例２（図６）の場合のタイミングチャートであって、ラッチ回路からの出力（ＥＡ０〜ＥＡ３）とチップセレクト信号（ＥＸＣＳ）等のタイミングを表した図である。図７の最上段はチップ外部からクロック回路に入力されるクロック信号ＥＸでありその出力がＣＰＵに供給されると同時に遊技機制御用チップ１１０より出力される内部システムクロック信号（ＳＣＬＫＯ）である（図７の２段目）。ＳＣＬＫＯの立ち上がりから次の立ち上がりまでを１つの周期としてＴ１，Ｔ２，Ｔ３，Ｔ４の周期が定義付けられる。

図７の３段目のＡ０−Ａ１５は１６ビットアドレスバスを示すタイミングチャートである。内蔵メモリやＩ／Ｏデバイスとのデータ送受信のためのアドレスを指定する信号である。この１６ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてＭＡ０，ＭＡ１，ＭＡ２，ＭＡ３の４つの端子に４回時分割されてそれぞれ出力される。図７の上から４段目から７段目までにその様子が示されている。

図７の８段目のＡＬ−ＳＴＢはラッチ回路２０がＭＡ０〜ＭＡ３信号をラッチし、Ａ０からＡ３を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図７の９段目のＸＭＲＥＱはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実行アドレスがアドレスバスから出力されているときにＸＭＲＥＱはロウレベルを出力する。またメモリリフレッシュ期間中もＸＲＦＳＨとともにロウレベルを出力する。

図７の１０段目から１３段目のＥＡ０〜ＥＡ３はラッチ回路２０の出力信号でありデコード回路３０の入力信号または外部Ｉ／Ｏデバイス４０の入力信号となる信号である。

図７の１４段目のＥＸＣＳは遊技機制御用チップ１０の１６バイトのメモリ空間を持ったチップセレクト出力信号でありデコード回路３０又は外部Ｉ／Ｏデバイス４０の入力信号である。

図８は、オペコードフェッチサイクルのタイミングチャートである。信号ＥＸは、チップ外部から遊技機制御用チップ１０又は１１０のクロック回路に入力されるクロック信号で、そのクロック回路からの出力がＣＰＵに供給されると同時に外部へ出力される内部システムクロック信号ＳＣＬＫＯである（図７の２段目）。ＳＣＬＫＯの立ち上がりから次の立ち上がりまでを１つの周期としてＴ１，Ｔ２，Ｔ３，Ｔ４の周期が定義付けられる。

図８の３段目のＡ０−Ａ１５は、遊技機制御用チップ１０又は１１０の内部１６ビットアドレスバスを示すタイミングチャートである。メモリやＩ／Ｏデバイスとのデータ送受信のためのアドレスを指定する信号である。オペコードフェッチサイクルのＴ１，Ｔ２ステートの期間はプログラムカウンタが出力され、Ｔ３，Ｔ４ステートの期間はリフレッシュアドレスが出力される。この１６ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてＭＡ０，ＭＡ１，ＭＡ２，ＭＡ３の４つの端子に４回時分割されてそれぞれ出力される。図８の上から４段目から７段目までにその様子が示されている。

図８の８段目のＡＬ−ＳＴＢはラッチ回路２０がＭＡ０〜ＭＡ３信号をラッチし、Ａ０からＡ３を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図８の９段目のＸＭ１はマシンサイクル１（Ｍ１サイクル）を示す出力信号のタイミングチャートである。Ｍ１サイクル実行中（オペコードフェッチ中）にロウレベルを出力する。この信号と共にＸＭＲＥＱもロウレベルを出力する。図８の１０段目のＸＭＲＥＱはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実効アドレスがアドレスバスから出力されているときにＸＭＲＥＱはロウレベルを出力する。またメモリリフレッシュ期間中もＸＲＦＳＨとともにロウレベルを出力する。

図８の１１段目のＸＲＤはリードストローブ出力信号を示すタイミングチャートである。リードサイクル時にロウレベルを出力する。

図８の１２段目のＤ０−Ｄ７は８ビットデータ入出力バスのタイミングチャートである。メモリやＩ／Ｏデバイスとのデータ送受信を行うものである。データ入力時以外の破線の部分はハイインピーダンスを示す。

図８の１３段目のＸＲＦＳＨはリフレッシュ信号出力のタイミングチャートである。アドレスバスの下位７ビット（Ａ０−Ａ６）から、ダイナミックメモリのリフレッシュ用アドレス出力時にロウレベルを出力する。この信号と共にＸＭＲＥＱ信号もロウレベルを出力する。

図９は、外部メモリへの読み込み又は書き込みのタイミングチャートである。図９の１段目から８段目までは図８に出てきた信号と同様であるが、図８が周期Ｔ１からＴ４までかけて実行されるサイクルであるのに対し、図９のサイクルはＴ１からＴ３までで完了するものである。

図９のＸＣＳＩＯ_ｎはユーザプログラムの外部デバイスへのチップセレクト出力信号のタイミングチャートである。ここで_ｎは０から３までの数字のどれかである。外部デバイス用デコード出力レジスタ（ＥＤＳ）の設定によりメモリマップドＩ／Ｏ方式、またはＩ／ＯマップドＩ／Ｏ方式のどちらか一方を選択してこれらの端子から外部デバイスへのチップセレクト信号を出力させることができる。

図９の１２段目のＤ０−Ｄ７は８ビットデータ入出力バスを読み込み時に関して描いたタイミングチャートである。

図９の１３段目のＸＷＲはライトストローブ出力端子の信号を書き込み時に関して描いたタイミングチャートである。書き込みサイクル時にロウレベルを出力する。

図９の１４段目のＤ０−Ｄ７は８ビットデータ入出力バスを書き込み時に関して描いたタイミングチャートである。

図１０は、内部Ｉ／Ｏへの読み込み又は書き込みのタイミングチャートである。２段目のＳＣＬＫＯではＴ１，Ｔ２，ＴＷ，Ｔ３の４つのステートを繰り返す。ここでＴＷはウエイトステートであってＣＰＵにより自動的に挿入される。

図１０の９段目のＸＩＯＲＱはＩ／Ｏ空間へのリクエスト信号である。入出力動作時（ＩＮ／ＯＵＴ命令実行時）にロウレベルを出力する。

なお本実施例では１６本のアドレスバス出力を４本の出力端子で観測可能とする方法を、発明を実施するための最良の形態として示したが、本発明が、これに出力端子の本数自体は限定されることなく、同様の方法で、１６本のアドレスバス出力を８本、あるいは１６本のアドレスバス出力を２本の出力端子で観測するようにしてもよい。さらに、アドレスバスの出力の一部（例えば、上位８ビットあるいは下位８ビット）のみを、マルチプレクサにより切り換えて、出力するようにして新機能を追加するための端子を確保してもよい。新機能を追加するための端子は耐ノイズ特性を向上させるために、電源（ＧＮＤ）に接続するようにして使用してもよい。

以上、説明したように、本発明は、従来１６本のアドレス端子で示していたアドレス空間を４本の外部出力端子で出力することを可能にしたので、限られたピンの有効利用を図ることができた。そして遊技機制御用チップの設計の自由度を高め、さらに遊技機の多機能化への可能性を高めた。特に遊技機の検査に必須とされる第三者検査機関の検査または必要な照合機能を実現する可能性を広げた。また容易に外部回路で１６本のチップセレクト信号を拡張することが可能となった。そして外部のＩ／Ｏデバイスにも接続可能となった。

従来の遊技機制御用マイクロコンピュータのブロック図である。 従来の遊技機制御用マイクロコンピュータでは新しい機能（図面ではパラレルポート回路）を追加しようとすると、チップセレクト信号であるＣＳ０〜ＣＳ１１の１２本のうち、８本を削除して、パラレルポート回路からの出力信号（ＰＡ０〜ＰＡ３）の４本と入力信号（ＰＢ０〜ＰＢ３）の４本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。 本件発明のブロック図である。 本件発明で外部拡張用チップセレクト端子を設けた場合のブロック図である。 チップ外部のデコード回路と接続してチップセレクト信号を拡張した例を示すブロック図である。 チップ外部のＩ／Ｏデバイスと接続した例を示すブロック図である。 図５、図６の場合のタイミングチャートであって、ラッチ回路からの出力（ＥＡ０〜ＥＡ３）とチップセレクト信号（ＥＸＣＳ）等のタイミングを表した図である。 オペコードフェッチサイクルのタイミングチャートである。 外部メモリへの読み込み又は書き込みのタイミングチャートである。 内部Ｉ／Ｏへの読み込み又は書き込みのタイミングチャートである。

符号の説明

１０，１１０ 遊技機制御用チップ
２０ ラッチ回路
３０ デコード回路
４０，４１，４８ 外部Ｉ／Ｏデバイス

Claims (6)

1. 時分割されたアドレスバス信号をラッチするラッチ回路と、該ラッチ回路がラッチしたアドレスバス信号と拡張可能なチップセレクト信号とからチップセレクト信号をデコードし、そのデコードしたチップセレクト信号を受けて動作する外部Ｉ／Ｏデバイスとを有する遊技機内部の基板上に搭載されて、該遊技機を制御する遊技機制御用チップであって、
   該遊技機制御用チップは、
   前記遊技機全体を制御する遊技機の制御プログラムを動作させるＣＰＵと、
   該ＣＰＵのアドレスバス信号を時分割するマルチプレクサ回路と、
   該マルチプレクサによりアドレスバス信号を時分割して前記ラッチ回路に対して入力すべく設けられたアドレスバスマルチプレクサ生成回路出力端子と、
   該アドレスバスマルチプレクサ生成回路出力端子から出力される時分割されたアドレスバス信号を識別するアドレスバス識別信号出力端子と、
   前記アドレスバス変化の同期を取るためのクロック信号を出力するクロック信号出力端子と、
   前記外部Ｉ／Ｏデバイスに対して、拡張可能なチップセレクト信号を出力するＥＸＣＳ信号出力端子と、
   を有し、試験機関による前記遊技機の試験が当該遊技機に搭載された前記遊技機制御用チップのアドレスバスの出力を観測することによってなされるべく、アドレスバス信号を外部出力することを特徴とする遊技機制御用チップ。
2. 時分割されたアドレスバス信号をラッチするラッチ回路と、該ラッチ回路がラッチしたアドレスバス信号と拡張可能なチップセレクト信号とからチップセレクト信号をデコードするデコード回路と、該デコード回路がデコードしたチップセレクト信号を受けて動作する外部Ｉ／Ｏデバイスとを有する遊技機内部の基板上に搭載されて、該遊技機を制御する遊技機制御用チップであって、
   該遊技機制御用チップは、
   前記遊技機全体を制御する遊技機の制御プログラムを動作させるＣＰＵと、
   該ＣＰＵのアドレスバス信号を時分割するマルチプレクサ回路と、
   該マルチプレクサによりアドレスバス信号を時分割して前記ラッチ回路に対して入力すべく設けられたアドレスバスマルチプレクサ生成回路出力端子と、
   該アドレスバスマルチプレクサ生成回路出力端子から出力される時分割されたアドレスバス信号を識別するアドレスバス識別信号出力端子と、
   前記アドレスバス変化の同期を取るためのクロック信号を出力するクロック信号出力端子と、
   前記デコード回路に対して、拡張可能なチップセレクト信号を出力するＥＸＣＳ信号出力端子と、
   を有し、試験機関による前記遊技機の試験が当該遊技機に搭載された前記遊技機制御用チップのアドレスバスの出力を観測することによってなされるべく、アドレスバス信号を外部出力することを特徴とする遊技機制御用チップ。
3. 請求項１に記載した遊技機制御用チップであって、
   前記マルチプレクサ回路により時分割して出力するアドレスバス信号が、すべてのアドレスバス信号の一部であることを特徴とする遊技機制御用チップ。
4. 請求項２に記載した遊技機制御用チップであって、
   前記マルチプレクサ回路により時分割して出力するアドレスバス信号が、すべてのアドレスバス信号の一部であることを特徴とする遊技機制御用チップ。
5. 請求項１又は２のいずれか一に記載した遊技機制御用チップであって、
   前記マルチプレクサ回路による時分割でアドレスバス出力端子数を減らして、新機能を追加するための端子を確保することを特徴とする遊技機制御用チップ。
6. 請求項５に記載した遊技機制御用チップであって、
   該新機能を追加するための端子は、電源（ＧＮＤ）に接続することを特徴とする遊技機制御用チップ。

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