JP2739783B2

JP2739783B2 - パッケージ間データ転送方式

Info

Publication number: JP2739783B2
Application number: JP3180635A
Authority: JP
Inventors: 美知男高山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-09
Filing date: 1991-07-22
Publication date: 1998-04-15
Anticipated expiration: 2013-04-15
Also published as: JPH0522368A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各々にＣＰＵやメモリや
アドレス発生回路などの複数のＬＳＩやその他の電子部
品を搭載した複数のプリント配線板（以下パッケージと
いう）の間でディジタル信号の転送を行うパッケージ間
データ転送方式に関し、特に伝送ディジタル処理装置に
おけるデータの送受信を指示するＣＰＵパッケージと送
受信を実行する周辺制御パッケージとの間のデータ転送
方式に関する。

【０００２】

【従来の技術】ハードウェアおよびソフトウェア両面で
の機能の高度化が進んでいる情報処理装置においては、
機能高度化を効率良く、経済的に実現するためにマイク
ロプロセッサ（ＣＰＵ）による分散処理システムが採用
されて来た。一般に分散処理システムは、システム全体
を制御する中央処理ユニットと、個々の周辺機能を制御
する周辺処理ユニットとから構成されている。中央処理
ユニットおよび周辺処理ユニットで用いられるＣＰＵ
は、４ビットモデルから８ビット、１６ビット、３２ビ
ットモデルと多ビット化するとともに高性能化してきて
いる。

【０００３】これら中央処理ユニットおよび周辺処理ユ
ニットの各々は、一般にユニット機能全体を制御するＣ
ＰＵパッケージとこのパッケージの制御を受けて周辺制
御機能を実行する複数の周辺制御パッケージとから構成
されている。もちろん、この周辺制御パッケージにも、
所要な機能に応じてＣＰＵを搭載する場合がある。

【０００４】ＣＰＵパッケージと周辺制御パッケージと
の間のこのデータ授受は、そのシステムが提供できるサ
ービス機能、性能、パッケージ枚数等に影響するので、
重要な設計パラメータである。

【０００５】従来技術によるこの種データ授受方式の一
つの例として、データ転送装置のチャネルインタフェー
ス、例えばＲＳ−２３２Ｃインタフェースの転送速度を
利用形態に応じて変更する手法がある。この手法では、
制御情報量が少ないので、ＣＰＵパッケージにはＣＰＵ
とＩ／Ｏポートを搭載し、周辺制御パッケージにはメモ
リとデータ転送装置を搭載する構成とし、ＣＰＵからＩ
／Ｏポートとメモリを通してポーリング方式によりデー
タ転送装置の転送速度を設定している。又、従来技術に
よる第二の例として、データ転送装置の１つであるＴｉ
ｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｅｒにおけ
るＴＳＩ（ＴｉｍｅＳｌｏｔＩｎｔｅｒｃｈａｎｇ
ｅ）設定を利用形態に応じて変更する手法が挙げられ
る。ＴＳＩの制御は数１０Mbpsのタイムスロットを各転
送方路ごとに指定するので、多量の情報を短時間に設定
する必要がある。この手法では、ＣＰＵパッケージには
タイムスロット設定個所の演算を行うＣＰＵを搭載し、
周辺制御パッケージには共用メモリと演算情報に従って
制御を行うＣＰＵとハンドシェイクレジスタを搭載する
構成とし、各々のＣＰＵがハンドシェイクレジスタを通
して制御権を獲得し合い、共用メモリを介してデータの
送受を行う。

【０００６】

【発明が解決しようとする課題】上述した第一の例で
は、制御権を有するＣＰＵはデータの送受信に先立って
相手方装置がデータ受信可能な状態にあるかどうかの確
認を行う必要がある。又、第二の例では、相手方装置の
ＣＰＵとの間で常に制御権獲得の競合がある。これら従
来例のいづれの場合も、制御権を有するＣＰＵがデータ
転送終了まで転送処理に係わるため、ＣＰＵ側の負荷が
増大するという欠点があった。特にデータ量が多い場合
や、相手の周辺制御パッケージが複数である場合には、
この負荷の増大は顕著になる。さらに、ＣＰＵによるデ
ータ転送がデータごとであるため、転送に長時間を要す
るという問題もあった。又、これら従来の方式では、デ
ータ転送は１回に限られるので、相手パッケージで落雷
等の外部要因によりデータの誤りが生じても、ＣＰＵで
その誤りを検出することは非常に困難である。このデー
タ誤りは、２４時間連続運転の必要なデータ転送装置で
は特に大きな問題である。本発明の目的は、ＣＰＵの負
荷を軽減したパッケージ間データ転送方式を提供するこ
とである。本発明の他の目的は、データの転送効率を高
めたパッケージ間データ転送方式を提供することであ
る。本発明の他の目的は、データ転送誤りを検出し易い
パッケージ間データ転送方式を提供することである。

【０００７】本発明の他の目的は、データ誤りが発生し
た場合においても、誤りの回復が容易なパッケージ間デ
ータ転送方式を提供することである。

【０００８】

【課題を解決するための手段】本発明によるパッケージ
間データ転送方式はＣＰＵパッケージと周辺制御パッケ
ージから構成される。ＣＰＵパッケージにおけるＣＰＵ
はアドレス情報と書き込み制御信号を出力しデータの書
き込み要求をするとともに、割り込み信号を受けてアド
レス情報と読み出し制御信号を出力しデータの読み出し
要求をする。次に、このＣＰＵパッケージは送信用シー
ケンシャルアドレス発生回路を備え、この回路はＣＰＵ
とは独立して決められた周期で基準信号を第一のパッケ
ージ間回線に出力し、基準信号を出力するたびごとに０
からシーケンシャルに増加するアドレス情報と書込み制
御信号を出力する。ＣＰＵパッケージは、さらに、ＣＰ
Ｕとは独立して決められた周期で基準信号を第二のパッ
ケージ間回線に出力し基準信号を出力するたびごとに０
から順番に増加するアドレス情報と読み出し制御信号を
出力する受信用シーケンシャルアドレス発生回路を備え
る。さらに、このＣＰＵパッケージは、ＣＰＵからのデ
ータとアドレスと書込み制御信号とに応答して内部メモ
リにデータを書き込み、送信用シーケンシャルアドレス
発生回路からアドレスと読み出し制御信号を受信し内部
メモリからデータを第三のパッケージ間回線に出力する
送信用デュアルポートＲＡＭを備える。ＣＰＵパッケー
ジはさらに受信用デュアルポートＲＡＭを備え、このＲ
ＡＭはＣＰＵからのアドレスと読出し制御信号とに応答
して内部メモリからデータを読み出してＣＰＵに供給
し、受信用シーケンシャルアドレス発生回路からのアド
レスと書き込み制御信号とに応答して書き込み許可信号
を受けている間は第四のパッケージ間回線から受信する
データを内部メモリに書き込む。さらにこのＣＰＵパッ
ケージは有効表示情報判定回路が備えられ、この回路は
受信用シーケンシャルアドレス発生回路からのサイクリ
ックに更新されるアドレス情報を用いて第四のパッケー
ジ間回線からのデータにおける特定のアドレスの有効情
報ビットを監視し、有効情報ビットが立っていれば受信
用デュアルポートＲＡＭに書き込み許可信号を出力した
後、割り込み信号をＣＰＵに出力する。

【０００９】又、本発明のデータ転送方式における周辺
制御パッケージのＣＰＵはアドレス情報と書き込み制御
信号を出力しデータの書き込み要求をするとともに、割
り込み信号に応答してアドレス情報と読み出し制御信号
を出力しデータの読み出し要求をする。この周辺制御パ
ッケージは、さらに送信用シーケンシャルアドレス発生
回路が備えられ、ＣＰＵとは独立して第二のパッケージ
間回線から基準信号を受信するたびに０からシーケンシ
ャルに増加するアドレス情報と書込み制御信号を出力す
る。また、この周辺制御パッケージは受信用シーケンシ
ャルアドレス発生回路を備え、このアドレス発生回路は
ＣＰＵとは独立して第一のパッケージ間回線から基準信
号を受信するたびに０からシーケンシャルに増加するア
ドレスと書き込み制御信号を出力する。さらにこの周辺
制御パッケージは受信用デュアルポートＲＡＭを備え、
このＲＡＭは受信用シーケンシャルアドレス発生回路か
らのアドレスと書き込み制御信号とに応答して、書き込
み許可信号を受けている間は第三のパッケージ間回線か
ら受信するデータを内部メモリに書き込み、ＣＰＵから
のアドレスと読出し制御信号とに応答して、内部メモリ
からデータを読み出してＣＰＵに出力する。同様に、こ
の周辺制御パッケージは送信用デュアルポートＲＡＭが
備えられ、ＣＰＵからのデータとアドレスと書込み制御
信号とに応答して内部メモリにデータを書き込み、送信
用シーケンシャルアドレス発生回路からアドレスと読み
出し制御信号を受信し、内部メモリからデータを第四の
パッケージ間回線に出力する。さらに、この周辺制御パ
ッケージは、受信用シーケンシャルアドレス発生回路か
らのサイクリックに更新されるアドレス情報を用いて第
三のパッケージ間回線からのデータにおける特定のアド
レスの有効情報ビットを監視し、有効情報ビットが立っ
ていれば受信用デュアルポートＲＡＭに書き込み許可信
号を出力した後、割り込み信号をＣＰＵに出力する有効
表示情報判定回路を備える。なお、上記デュアルポート
ＲＡＭとは、互に独立したデータバス、アドレスバス、
Ｒ／Ｗ（リード／ライト指定）などの制御ポートを２組
有し、この２組のポート間の競合制御機能も内蔵したＲ
ＡＭを指し、市販品で又は、シングルポートＲＡＭに回
路を追加して構成することが可能である。

【００１０】

【実施例】図１を参照すると、本発明の第一の実施例は
ＣＰＵパッケージ６と、このＣＰＵパッケージ６による
制御を受けて周辺機器とのデータの送受信を行う周辺制
御パッケージ１６とから構成される。パッケージ６に搭
載されるＣＰＵ１は送信用デュアルポートＲＡＭ２にポ
ート１ａからデータを、ポート１ｂからアドレスと書込
み制御信号を出力する。さらに、ＣＰＵ１は受信用デュ
アルポートＲＡＭ４にポート１ｄからアドレスと読出し
制御信号を出力し、ポート１ｃでデータを受信する。同
様に、パッケージ６に含まれる送信用デュアルポートＲ
ＡＭ２はＣＰＵ１からポート２ａでデータを、ポート２
ｂでアドレスと書込み制御信号とを受けて内部メモリに
データを書き込む。さらに、送信用デュアルポートＲＡ
Ｍ２は送信用シーケンシャルアドレス発生回路３からポ
ート２ｃでアドレスと読み出し制御信号を受信し、内部
メモリからデータを読み出しポート２d から回線７に出
力する。

【００１１】同様に、パッケージ６に含まれる送信用シ
ーケンシャルアドレス発生回路３はＣＰＵ１とは独立し
て決められた周期で基準信号をポート３ｂから回線８に
出力し、基準信号を出力するたびに送信用デュアルポー
トＲＡＭ２にポート３ａから０からシーケンシャルに増
加するアドレスと読み出し制御信号を出力する。受信用
デュアルポートＲＡＭ４は受信用シーケンシャルアドレ
ス発生回路５からポート４ｃでアドレスと書き込み制御
信号とを受け、回線９からポート４ｄでデータを受信し
内部メモリに書き込む。さらに、受信用デュアルポート
ＲＡＭ４はＣＰＵ１からポート４ｂでアドレスと読出し
制御信号を受け、内部メモリからデータを読み出してポ
ート４ａからＣＰＵ１に出力する。

【００１２】パッケージ６にさらに含まれる受信用シー
ケンシャルアドレス発生回路５は、ＣＰＵ１とは独立し
て決められた周期で基準信号をポート５ｂより回線１０
に出力し、基準信号を出力するたびに０からシーケンシ
ャルに増加するアドレスと書き込み制御信号をポート５
ａより受信用デュアルポートＲＡＭ４に出力する。一
方、周辺制御パッケージ１６に含まれる受信用デュアル
ポートＲＡＭ１１は、受信用シーケンシャルアドレス発
生回路１２からポート１１ｂでアドレスと書き込み制御
信号とを受け、回線７からポート１１ａでデータを受信
し内部メモリに書き込む。さらに、このデュアルポート
ＲＡＭ１１はパッケージ内ディジタル処理回路１５から
ポート１１ｃでアドレスと読出し制御信号をもらい、内
部メモリからデータを読み出してポート１１ｄからパッ
ケージ内ディジタル処理回路１５に出力する。受信用シ
ーケンシャルアドレス発生回路１２はパッケージ内ディ
ジタル処理回路１５とは独立して、ポート１２ａで回線
８から基準信号を受けるたびに０からシーケンシャルに
増加するアドレスと書き込み制御信号をポート１２ｂか
ら受信用デュアルポートＲＡＭ１１に出力する。送信用
デュアルポートＲＡＭ１３はパッケージ内ディジタル処
理回路１５からポート１３ｂでアドレスと書き込み制御
信号を、ポート１３ａでデータを受信し内部メモリに書
き込む。さらに、送信用デュアルポートＲＡＭ１３は、
送信用シーケンシャルアドレス発生回路１４からポート
１３ｃでアドレスと読み出し制御信号を受け、内部メモ
リからデータを読み出し回線９から出力する。

【００１３】送信用シーケンシャルアドレス発生回路１
４は、回線１０からポート１４ａで基準信号を受けるた
びに０からシーケンシャルに増加するアドレスと書き込
み制御信号をポート１４ｂより送信用デュアルポートＲ
ＡＭ１３に出力する。

【００１４】パッケージ内ディジタル処理回路１５は、
ポート１５ｂから受信用デュアルポートＲＡＭ１１にア
ドレスと読出し制御信号を出力し、ポート１５ａで受信
用デュアルポートＲＡＭ１１からデータを受信する。さ
らに、このディジタル処理回路１５は、ポート１５ｄで
送信用デュアルポートＲＡＭ１３にアドレスと書き込み
制御信号を出力し、ポート１５ｃでデータを出力する。

【００１５】次に、第一の実施例の動作を説明する。

【００１６】ここで、ＣＰＵパッケージ６が、上位装置
（図示せず）から転送速度９．６ｋｂｐｓへの設定指示
を受け、指令パラメータが周辺制御パッケージ１６に転
送され、周辺制御パッケージ１６内のＲＳ−２３２Ｃイ
ンタフェースによるデータ転送機能を有するパッケージ
内ディジタル処理回路１５が転送速度９．６ｋｂｐｓに
設定される場合を考える。

【００１７】ＣＰＵ１によってディジタル処理されたパ
ラメータはＣＰＵ１によって送信用デュアルポートＲＡ
Ｍ２内の予め定められたメモリ番地に書き込まれる。送
信用デュアルポートＲＡＭ２内に書き込まれたパラメー
タは、ＣＰＵ１とは独立した送信用シーケンシャルアド
レス発生回路３で作成したアドレス情報によって読み出
され、データ回線７を介して周辺制御パッケージ１６に
送られる。

【００１８】周辺制御パッケージ１６でパラメータを正
しく受信するために、送信用シーケンシャルアドレス発
生回路３は基準信号を出力する。この基準信号はデータ
回線８を介して周辺制御パッケージ１６の受信用シーケ
ンシャルアドレス発生回路１２に入力される。

【００１９】受信用シーケンシャルアドレス発生回路１
２は、入力された基準信号に応答し、アドレス情報と書
き込み制御信号を受信用デュアルポートＲＡＭ１１に出
力する。受信用デュアルポートＲＡＭ１１はアドレス情
報と書き込み制御信号によって入力されたパラメータを
内部メモリに書き込む。書き込まれたパラメータは予め
決められたメモリ番地に書き込まれているので、パッケ
ージ内ディジタル処理回路１５は処理を必要とする時に
このパラメータを読み出し、転送速度を９．６ｋｂｐｓ
に設定する。

【００２０】次に、パッケージ内ディジタル処理回路１
５内でＲＳ−２３２Ｃインタフェースによるデータ転送
動作における制御ステータスをＣＰＵ１が読み出す場合
を考える。

【００２１】この制御ステータスはパッケージ内ディジ
タル処理回路１５により送信用デュアルポートＲＡＭ１
３内の予め定められたメモリ番地に書き込まれ、処理回
路１５とは独立した動作をする送信用シーケンシャルア
ドレス発生回路１４から送られるシーケンシャルなアド
レス情報によって読み出されデータ回線９に出力され
る。この時、送信用シーケンシャルアドレス発生回路１
４は受信用シーケンシャルアドレス発生回路５からデー
タ回線１０を介して受信する基準信号に同期してシーケ
ンシャルなアドレスを出力する。

【００２２】ＣＰＵパッケージ６に送られたステータス
情報は、受信用シーケンシャルアドレス発生回路５から
送られるシーケンシャルなアドレス情報に従い、受信用
デュアルポートＲＡＭ４内の予め決められたメモリ番地
に書き込まれる。

【００２３】ＣＰＵ１は、書き込まれたステータスを、
必要とする時に受信用デュアルポートＲＡＭ４から読み
出し、必要なディジタル処理を行うことが出来る。

【００２４】このケースでは、パッケージ内ディジタル
処理回路１５は一般的なＣＰＵであっても同様に実現出
来る。又、送信用シーケンシャルアドレス発生回路１４
は受信用シーケンシャルアドレス発生回路５からデータ
回線１０を介して基準信号を受けているが、逆方向の構
成であっても同様に実現可能である。

【００２５】次に、図２を参照すると、本発明の第二の
実施例はＣＰＵパッケージ２７と、このＣＰＵパッケー
ジ２７による制御を受け周辺機器とのデータの送受信を
行う周辺制御パッケージ３８とから構成される。

【００２６】第１および第２の実施例（図１および図
２）において、ＣＰＵ２１はＣＰＵ１と、送信用デュア
ルポートＲＡＭ２２は送信用デュアルポートＲＡＭ２
と、送信用シーケンシャルアドレス発生回路２３は送信
用シーケンシャルアドレス発生回路３とそれぞれ同じ構
成を備え、さらに、送信用デュアルポートＲＡＭ３５は
送信用デュアルポートＲＡＭ１３と、送信用シーケンシ
ャルアドレス発生回路３６は送信用シーケンシャルアド
レス発生回路１４とそれぞれ同一の構成を備えるので説
明は省略する。周辺制御パッケージ３８に搭載される受
信用デュアルポートＲＡＭ３２は、受信用シーケンシャ
ルアドレス発生回路３４からポート３２ｂでアドレスと
書き込み制御信号とを受け、有効表示情報判定回路３３
からポート３２ｅで書き込み許可信号を受けた時のみ、
ポート３２ａで回線２８から受信するデータを内部メモ
リに書き込む。さらに、受信用デュアルポートＲＡＭ３
２はＣＰＵ３７からポート３２ｃでアドレスと読出し制
御信号を受け、内部メモリからデータを読み出してポー
ト３２ｄからＣＰＵ３７に出力する。

【００２７】有効表示情報判定回路３３は、受信用シー
ケンシャルアドレス発生回路３４からポート３３ｄで受
信するサイクリックに更新されるアドレスを用いて、ポ
ート３３ａで受信する回線２８からのデータにおける特
定のアドレスの有効情報ビットを監視する。有効情報ビ
ットが立っていれば、ポート３３ｂから受信用デュアル
ポートＲＡＭ３２に書き込み許可信号を出力した後、ポ
ート３３ｃから割り込み信号をＣＰＵ３７に出力する。

【００２８】受信用シーケンシャルアドレス発生回路３
４はＣＰＵ３７とは独立して、ポート３４ａで回線２９
から基準信号をもらうたびに０からシーケンシャルに増
加するアドレスと書き込み制御信号をポート３４ｂから
受信用デュアルポートＲＡＭ３２に出力するとともに、
ポート３４ｃから同じアドレスを有効表示情報判定回路
３３に出力する。

【００２９】ＣＰＵ３７は、ポート３７ｃで有効表示情
報判定回路３３から割り込み信号を受信すると、受信用
デュアルポートＲＡＭ３２にポート３７ｂからアドレス
と読出し制御信号を出力し、ポート３７ａでデータを受
信する。ＣＰＵパッケージ２７に含まれる受信用デュア
ルポートＲＡＭ２４は、受信用シーケンシャルアドレス
発生回路２６からポート２４ｃでアドレスと書き込み制
御信号とを受け、有効表示情報判定回路２５からポート
２４ｅで書き込み許可信号を受けた時のみ、回線３０か
らポート２４ｄで受信するデータを内部メモリに書き込
む。このＲＡＭ２４はＣＰＵ２１からポート２４ｂでア
ドレスと読出し制御信号を受け、内部メモリからデータ
を読み出してポート２４ａからＣＰＵ２１に出力する。

【００３０】有効表示情報判定回路２５は、受信用シー
ケンシャルアドレス発生回路２６からポート２５ｄで受
信するサイクリックに更新されるアドレスを用いて、ポ
ート２５ａで受信する回線３０からのデータにおける特
定のアドレスの有効情報ビットを監視する。有効情報ビ
ットが立っていればポート２５ｂから受信用デュアルポ
ートＲＡＭ２４に書き込み許可信号を出力した後、ポー
ト２５ｃから割り込み信号をＣＰＵ２１に出力する。

【００３１】受信用シーケンシャルアドレス発生回路２
６はＣＰＵ２１とは独立に、ポート２６ｂから回線３１
へ基準信号を出力するたびにポート２６ａから０からシ
ーケンシャルに増加するアドレスと書き込み制御信号を
受信用デュアルポートＲＡＭ２４に出力するとともに、
ポート２６ｃから同じアドレスを有効表示情報判定回路
２５に出力する。

【００３２】ＣＰＵ２１は、ポート２１ｅで有効表示情
報判定回路２５から割り込み信号を受信すると、受信用
デュアルポートＲＡＭ２４にポート２１ｄからアドレス
と読出し制御信号を出力し、ポート２１ｃからデータを
受信する。

【００３３】次に、第２の実施例の動作を説明する。

【００３４】ここでＣＰＵパッケージ２７が、上位装置
（図示せず）から、ＴｉｍｅＤｉｖｉｓｉｏｎＭｕ
ｌｔｉｐｌｅｘｅｒ（ＴＤＭ）のＴＳＩ（ＴｉｍｅＳ
ｌｏｔＩｎｔｅｒｃｈａｎｇｅ）設定の変更指示を受
け、タイムスロット割当変更データが周辺制御パッケー
ジ３８に転送され、周辺制御パッケージ３８内のＴＤＭ
のＴＳＩ設定を変更して、新たなタイムスロット割当に
設定される場合を考える。

【００３５】ＣＰＵ２１によってディジタル処理された
タイムスロット割当変更データは、ＣＰＵ２１によって
送信用デュアルポートＲＡＭ２２内の予め定められたメ
モリ番地に書き込まれるとともに、このタイムスロット
割当変更データが有効であるという有効表示情報も予め
定められた別のメモリ番地に書き込まれる。送信用デュ
アルポートＲＡＭ２２に書き込まれたこれらの情報は、
ＣＰＵ２１とは別の送信用シーケンシャルアドレス発生
回路２３で作成したアドレス情報によって読み出され、
データ回線２８を介して周辺制御パッケージ３８に送ら
れる。

【００３６】周辺制御パッケージ３８でパラメータを正
しく受信するために、送信用シーケンシャルアドレス発
生回路２３は基準信号を出力する。この基準信号は、デ
ータ回線２９を介して周辺制御パッケージ３８の受信用
シーケンシャルアドレス発生回路３４に入力される。

【００３７】受信用シーケンシャルアドレス発生回路３
４は、入力された基準信号により動作し、有効表示情報
判定回路３３へはアドレス情報を、受信用デュアルポー
トＲＡＭ３２には、アドレス情報と書き込み制御信号を
出力する。

【００３８】有効表示情報判定回路３３では、送信され
て来たデータより、予め定められたメモリ番地に書き込
まれている有効表示情報が有効であることを判定し、受
信用デュアルポートＲＡＭ３２へ書き込み許可信号を出
力する。受信用デュアルポートＲＡＭ３２は、有効表示
情報判定回路３３より送られた書き込み許可信号を受信
している間、予め定められたメモリ番地に送信されて来
たタイムスロット割当変更データを書き込む。タイムス
ロット割当変更データが、受信用デュアルポートＲＡＭ
３２に書き込み終了した時点で、有効表示情報判定回路
３３よりＣＰＵ３７へ割り込み信号を出力する。

【００３９】ＣＰＵ３７は、有効表示情報判定回路３３
より割り込み信号を受信後、受信用デュアルポートＲＡ
Ｍ３２へ予め定められたメモリ番地のアドレス情報と読
み出し制御信号を出力し、タイムスロット割当変更デー
タを読み出し、ＴＳＩ設定を変更する。

【００４０】次に、周辺制御パッケージ３８が実行して
いるＴＳＩ設定情報をＣＰＵ２１が逆に読み出し、内容
確認をする場合を考える。ＴＳＩ設定情報がＣＰＵ３７
により、送信用デュアルポートＲＡＭ３５の予め定めら
れたメモリ番地に書き込まれるとともに、この情報が有
効であることを示す有効表示情報も別の予め定められた
メモリ番地に書き込まれる。送信用デュアルポートＲＡ
Ｍ３５に書き込まれたこれらの情報は、ＣＰＵ３７とは
別の動作をする送信用シーケンシャルアドレス発生回路
３６から送られてくるシーケンシャルなアドレス情報に
よって読み出されてデータ回線３０に出力される。この
時、送信用シーケンシャルアドレス発生回路３６は、受
信用シーケンシャルアドレス発生回路２６からデータ回
線３１を介して受信する基準信号に同期してシーケンシ
ャルなアドレスを出力する。

【００４１】ＣＰＵパッケージ２７に送られた情報によ
り、同様に有効表示情報判定回路２５で作成された書き
込み許可信号を受信している間、受信用デュアルポート
ＲＡＭ２４に受信用シーケンシャルアドレス発生回路２
６よりのアドレス情報と書き込み制御信号を用いてＴＳ
Ｉ設定情報を書き込む。受信用デュアルポートＲＡＭ２
４にＴＳＩ設定情報が書き込み終了した時点で、有効表
示情報判定回路２５より、ＣＰＵ２１に割り込み信号を
出力する。ＣＰＵ２１は、割り込み信号を受信後、受信
用デュアルポートＲＡＭ２４の予め定められたメモリ番
地より、ＴＳＩ情報を読み出し、内容確認を行うことが
出来る。

【００４２】このケースでは、ＣＰＵ３７は一般的なパ
ッケージ内ディジタル処理回路であっても同様に実現出
来る。又、送信用シーケンシャルアドレス発生回路３６
は受信用シーケンシャルアドレス発生回路２６からデー
タ回線３１を介して基準信号を受けているが、逆方向の
構成であっても同様に実現可能である。

【００４３】次に、図３は、図１及び図２における送信
用及び受信用のデュアルポートＲＡＭを市販のＩＤＴ７
１３０ＳＡ／ＬＡで実現した場合の例である。

【００４４】ＩＤＴ７１３０ＳＡ／ＬＡはポート３０１
とポート３０２の２つのポートを有している。ポート３
０１、ポート３０２共にＡｄｄｒｅｓｓ、Ｄａｔａ、Ｏ
Ｅ（ＯｕｔｐｕｔＥｎａｂｌｅ）、ＣＥ（Ｃｈｉｐ
Ｅｎａｂｌｅ）、Ｒ／Ｗ（ＲｅａｄＷｒｉｔｅ指
定）、Ｂｕｓｙの入力端子を有しており、ＯＥ端子及び
ＣＥ端子にＬｏｗレベル信号を入力していれば、２つの
ポートはＡｄｄｒｅｓｓとＤａｔａ端子を用いて非同期
に内部に有する共通ＲＡＭへの書き込み、共通ＲＡＭか
らの読み出しを行うことが出来る。

【００４５】図３は、ポート３０１をＣＰＵが使用し、
ポート３０２をシーケンシャルアドレス発生回路と有効
表示情報判定回路が使用した例である。有効表示情報判
定回路からの受信用デュアルポートＲＡＭへ出力される
書き込み許可信号はこのＣＥ端子にＬｏｗ信号を入力す
ることによって実現される。又、ＣＰＵとシーケンシャ
ルアドレス発生回路の共通ＲＡＭに対する競合制御は、
一般的にはＢｕｓｙ信号を用いて行うが、ＣＰＵとシー
ケンシャルアドレス発生回路が共通ＲＡＭにアクセスす
る際に予め一方がｃｌｏｃｋのＨｉｇｈ側、他の一方が
ｃｌｏｃｋのＬｏｗ側を用いてＲ／Ｗ信号を入力する方
法もある。

【００４６】図４は、図１及び図２における送信用及び
受信用のシーケンシャルアドレス発生回路を市販の７４
ＬＳ１６１のＩＣを用いて実現した例である。クロック
パルスをＣＰ端子に入力すると、ＱＡ，ＱＢ，ＱＣ，Ｑ
Ｄの各端子からデュアルポートＲＡＭのＡｄｄｒｅｓｓ
端子に入力される丁倍されたクロックが出力される。
又、Ａ，Ｂ，Ｃ，Ｄの各端子をＳＧ（ＳｉｇｎａｌＧ
ｒｏｕｎｄ）に接地すればＣＲ端子からＱＤの上位アド
レス信号を丁倍した基準信号が出力され、又、Ｌ端子か
ら入力される基準信号に同期したクロックがＱＡ，Ｑ
Ｂ，ＱＣ，ＱＤの各端子から出力される。図５は、図２
における有効表示情報判定回路３３（又は２５）を市販
のＩＣで実現した場合の例である。

【００４７】７４ＬＳ１３８を用いた２つのデコーダ５
０１，５０２にシーケンシャルアドレス発生回路からの
アドレスＡＤＲ０，ＡＤＲ１，ＡＤＲ２，ＡＤＲ３，が
Ａ，Ｂ，Ｃ，Ｇ１の各端子に入力される。尚、デコーダ
５０１には、ＡＤＲ３の極性反転信号が入力される。デ
コーダ５０１からは例えばＹ２端子が７４ＬＳ７４を用
いたラッチ５０３のＣＰ端子に接続されている。ラッチ
５０３のＤ端子には送信用デュアルポートＲＡＭ（２２
又は３５）と同じデータが入力されている。この例では
Ｙ２端子の出力がＬｏｗＰｕｌｓｅ（アドレスが２）
の時有効情報ビットがラッチされる。有効情報ビットが
１の時、ラッチ５０３の端子ＱからデュアルポートＲＡ
Ｍに書き込み許可信号が出力される。

【００４８】一方、デコーダ５０２はアドレスが８即ち
Ｙ０の出力がＬｏｗの時、ラッチ５０３がリセットされ
書き込み許可信号の出力が停止される。さらに、ラッチ
５０４のD 端子のＨｉｇｈＬｅｖｅｌがラッチされ、
Ｑ端子からＣＰＵに通知される。ラッチ５０４はＣＰＵ
からの解除信号をＣＬ端子で受けるとリセットされる。

【００４９】

【発明の効果】上に述べた第一及び第二の実施例から明
らかなとうり、本発明の効果は次のとうり要約できる。（１）ＣＰＵは転送情報を送信用デュアルポートＲＡＭ
に設定するだけでよいので、情報転送の際の負荷が軽減
される。例えば、ＣＰＵが従来の方式で、Ｉ／Ｏポートを経由して１
バイトのデータを送信する場合の時間は、Ｉ／Ｏポート
へのアドレスセット時間＋レジスタからＩ／Ｏへの出力＝ｒｅｇｉｓｔｅｒ，ｉｍｍｅｄｉａｔｅ命令＋ｏｕｔ
ｒｅｇｉｓｔｅｒ，ａｃｃｕｍｕｌａｔｅ命令＝１０（ｃｌｏｃｋ）＋ＥＡ＋８（ｃｌｏｃｋ）＝１８
（ｃｌｏｃｋ）＋ＥＡ本発明のよる送信用デュアルポートＲＡＭに設定
する場合の時間は、レジスタからメモリへの書き込み時
間＝ｍｏｖｍｅｍｏｒｙ，ａｃｃｕｍｕｌａｔｅ命令＝８（clock ）従って、１回の処理を比較しても、１８＋ＥＡ−８＝１
０（ｃｌｏｃｋ）＋ＥＡ分の時間の負荷が軽減される。

【００５０】ここで、ＥＡ；純粋の実行時間とは別に必
要な実行番地の計算時間をｃｌｏｃｋｃｙｃｌｅ数で
示した値である。

【００５１】（２）パッケージ間の情報転送はＣＰＵと
は独立したシーケンシャルアドレス発生回路から発生さ
れるシーケンシャルアドレスに基き送信用デュアルポー
トＲＡＭと受信用デュアルポートＲＡＭとの間で行われ
るためデータ転送効率が向上する。

【００５２】（３）有効表示情報判定回路による有効情
報ビットオン時のＣＰＵへの割り込み機能を用いて、Ｃ
ＰＵが判定することにより、転送データの転送誤りを検
出し易くなる。

【００５３】（４）サイクリックに同じデータが転送さ
れて来るので、仮にデータ誤りが発生しても、容易に誤
りの回復が出来る。

【図面の簡単な説明】

【図１】本発明によるパッケージ間データ転送方式の一
実施例のブロック図である。

【図２】本発明によるパッケージ間データ転送方式の他
の実施例のブロック図である。

【図３】図１及び図２におけるデュアルポートＲＡＭの
構成例を示す図である。

【図４】図１及び図２におけるシーケンシャルアドレス
発生回路の構成例を示す図である。

【図５】図２における有効表示情報判定回路の構成例を
示す図である。

【符号の説明】

１ＣＰＵ２送信用デュアルポートＲＡＭ３送信用シーケンシャルアドレス発生回路４受信用デュアルポートＲＡＭ５受信用シーケンシャルアドレス発生回路６ＣＰＵパッケージ７回線８回線９回線１０回線１１受信用デュアルポートＲＡＭ１２受信用シーケンシャルアドレス発生回路１３送信用デュアルポートＲＡＭ１４送信用シーケンシャルアドレス発生回路１５パッケージ内ディジタル処理回路１６周辺制御パッケージ２１ＣＰＵ２２送信用デュアルポートＲＡＭ２３送信用シーケンシャルアドレス発生回路２４受信用デュアルポートＲＡＭ２５有効表示情報判定回路２６受信用シーケンシャルアドレス発生回路２７ＣＰＵパッケージ２８回線２９回線３０回線３１回線３２受信用デュアルポートＲＡＭ３３有効表示情報判定回路３４受信用シーケンシャルアドレス発生回路３５送信用デュアルポートＲＡＭ３６送信用シーケンシャルアドレス発生回路３７ＣＰＵ３８周辺制御パッケージ３０１ポート３０２ポート５０１デコーダ５０２デコーダ５０３ラッチ５０４ラッチ

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル信号処理装置内に備えられ各々
が複数のマイクロプロセッサ等の電子部品を搭載した少
なくとも２枚のプリント基板すなわちパッケージの間で
ディジタル信号の授受を行うパッケージ間データ転送方
式において、（１）第一のアドレスと第一のデータと第
一の書き込み指示を生ずる第１のマイクロプロセッサ
と、予め決められた周期のタイミング基準信号を生ずる
とともに前記タイミング基準信号を基準として予め定め
たタイミングで第二のアドレスと第二の読み出し指示を
生ずる送信用シーケンシャルアドレス発生回路と、前記
第一のアドレス、前記第一のデータ、および前記第一の
書き込み指示に応答して第一のメモリエリアの前記第一
のアドレスで指定されたエリアに前記第一のデータを書
き込むとともに前記第二のアドレスおよび前記第二の読
み出し指示に応答して前記第一のメモリエリアの前記第
二のアドレスで指定されたエリアの第二のデータを出力
する送信用デュアルポートＲＡＭ（ＲＡＮＤＯＭＡＣ
ＣＥＳＳＭＥＭＯＲＹ）とを備えた第１のパッケージ
と、（２）第三のアドレスと第三の読み出し指示を生ず
る第２のマイクロプロセッサと、前記タイミング基準信
号に応答し前記基準信号を基準としたタイミングで第四
のアドレスと第四の書き込み指示を発生させる受信用シ
ーケンシャルアドレス発生回路と、前記第四のアドレ
ス、前記第二のデータ、および前記第四の書き込み指示
に応答して第二のメモリエリアの前記第四のアドレスで
指定されたエリアに前記第二のデータを書き込むととも
に前記第三のアドレスおよび前記第三の読み出し指示に
応答して前記第二のメモリエリアの前記第三のアドレス
で指定されたエリアの第三のデータを出力する受信用デ
ュアルポートＲＡＭとを備えた第２のパッケージとを含
むことを特徴とするパッケージ間データ転送方式。
【請求項２】ディジタル信号処理装置内に備えられ各々
が複数のマイクロプロセッサ等の電子部品を搭載した少
なくとも２枚のプリント基板すなわちパッケージの間で
ディジタル信号の授受を行うパッケージ間データ転送方
式において、（１）第一のアドレスと第一のデータと第
一の書き込み指示を生ずるマイクロプロセッサと、予め
決められた周期のタイミング基準信号を生ずるとともに
前記タイミング基準信号を基準として予め定めたタイミ
ングで第二のアドレスと第二の読み出し指示を生ずる送
信用シーケンシャルアドレス発生回路と、前記第一のア
ドレス、前記第一のデータ、および前記第一の書き込み
指示に応答して第一のメモリエリアの前記第一のアドレ
スで指定されたエリアに前記第一のデータを書き込むと
ともに前記第二のアドレスおよび前記第二の読み出し指
示に応答して前記第一のメモリエリアの前記第二のアド
レスで指定されたエリアの第二のデータを出力する送信
用デュアルポートＲＡＭとを備えた第１のパッケージ
と、（２）第三のアドレスと第三の読み出し指示を生ず
るディジタル処理回路と、前記タイミング基準信号に応
答し前記基準信号を基準としたタイミングで第四のアド
レスと第四の書き込み指示を発生させる受信用シーケン
シャルアドレス発生回路と、前記第四のアドレス、前記
第二のデータ、および前記第四の書き込み指示に応答し
第二のメモリエリアの前記第四のアドレスで指定された
エリアに前記第二のデータを書き込むとともに前記第三
のアドレスおよび前記第三の読み出し指示に応答して前
記第二のメモリエリアの前記第三のアドレスで指定され
たエリアの第三のデータを出力する受信用デュアルポー
トＲＡＭとを備えた第２のパッケージとを含むことを特
徴とするパッケージ間データ転送方式。
【請求項３】ディジタル信号処理装置内に備えられ各々
が複数のマイクロプロセッサ等の電子部品を搭載した少
なくとも２枚のプリント基板すなわちパッケージの間で
ディジタル信号の授受を行うパッケージ間データ転送方
式において、（１）第一のアドレスと第一のデータと第
一の書き込み指示を生ずる第１のマイクロプロセッサ
と、タイミング基準信号に応答して前記基準信号を基準
としたタイミングで第二のアドレスと第二の読み出し指
示を生ずる送信用シーケンシャルアドレス発生回路と、
前記第一のアドレス、前記第一のデータ、および前記第
一の書き込み指示に応答して第一のメモリエリアの前記
第一のアドレスで指定されたエリアに前記第一のデータ
を書き込むとともに前記第二のアドレスおよび前記第二
の読み出し指示に応答して前記第一のメモリエリアの前
記第二のアドレスで指定されたエリアの第二のデータを
出力する送信用デュアルポートＲＡＭとを備えた第１の
パッケージと、（２）第三のアドレスと第三の読み出し
指示を生ずる第２のマイクロプロセッサと、予め決めら
れた周期のタイミング基準信号を生ずるとともに前記タ
イミング基準信号を基準として予め定めたタイミングで
第四のアドレスと第四の書き込み指示を発生させる受信
用シーケンシャルアドレス発生回路と、前記第四のアド
レス、前記第二のデータ、および前記第四の書き込み指
示に応答し第二のメモリエリアの前記第四のアドレスで
指定されたエリアに前記第二のデータを書き込むととも
に前記第三のアドレスおよび前記第三の読み出し指示に
応答して前記第二のメモリエリアの前記第三のアドレス
で指定されたエリアの第三のデータを出力する受信用デ
ュアルポートＲＡＭとを備えた第２のパッケージとを含
むことを特徴とするパッケージ間データ転送方式。
【請求項４】ディジタル信号処理装置内に備えられ各々
が複数のマイクロプロセッサ等の電子部品を搭載した少
なくとも２枚のプリント基板すなわちパッケージの間で
ディジタル信号の授受を行うパッケージ間データ転送方
式において、（１）第一のアドレスと第一のデータと第
一の書き込み指示を生ずるディジタル処理回路と、タイ
ミング基準信号に応答して前記基準信号を基準としたタ
イミングで第二のアドレスと第二の読み出し指示を生ず
る送信用シーケンシャルアドレス発生回路と、前記第一
のアドレス、前記第一のデータ、および前記第一の書き
込み指示に応答して第一のメモリエリアの前記第一のア
ドレスで指定されたエリアに前記第一のデータを書き込
むとともに前記第二のアドレスおよび前記第二の読み出
し指示に応答して前記第一のメモリエリアの前記第二の
アドレスで指定されたエリアの第二のデータを出力する
送信用デュアルポートＲＡＭとを備えた第１のパッケー
ジと、（２）第三のアドレスと第三の読み出し指示を生
ずるマイクロプロセッサと、予め定められた周期のタイ
ミング基準信号を生ずるとともに前記タイミング基準信
号を基準として予め定めたタイミングで第四のアドレス
と第四の書き込み指示を発生させる受信用シーケンシャ
ルアドレス発生回路と、前記第四のアドレス、前記第二
のデータ、および前記第四の書き込み指示に応答し第二
のメモリエリアの前記第四のアドレスで指定されたエリ
アに前記第二のデータを書き込むとともに前記第三のア
ドレスおよび前記第三の読み出し指示に応答して前記第
二のメモリエリアの前記第三のアドレスで指定されたエ
リアの第三のデータを出力する受信用デュアルポートＲ
ＡＭとを備えた第２のパッケージとを含むことを特徴と
するパッケージ間データ転送方式。
【請求項５】ディジタル信号処理装置内に備えられ各々
が複数のマイクロプロセッサ等の電子部品を搭載した少
なくとも２枚のプリント基板すなわちパッケージの間で
ディジタル信号の授受を行うパッケージ間データ転送方
式において、（１）第一のアドレスと第一のデータと第
一の書き込み指示を生ずるディジタル処理回路と、予め
決められた周期のタイミング基準信号を生ずるとともに
前記タイミング基準信号を基準として予め定めたタイミ
ングで第二のアドレスと第二の読み出し指示を生ずる送
信用シーケンシャルアドレス発生回路と、前記第一のア
ドレス、前記第一のデータ、および前記第一の書き込み
指示に応答して第一のメモリエリアの前記第一のアドレ
スで指定されたエリアに前記第一のデータを書き込むと
ともに前記第二のアドレスおよび前記第二の読み出し指
示に応答して前記第一のメモリエリアの前記第二のアド
レスで指定されたエリアの第二のデータを出力する送信
用デュアルポートＲＡＭとを備えた第１のパッケージ
と、（２）第三のアドレスと第三の読み出し指示を生ず
るマイクロプロセッサと、前記タイミング基準信号に応
答し前記基準信号を基準としたタイミングで第四のアド
レスと第四の書き込み指示を発生させる受信用シーケン
シャルアドレス発生回路と、前記第四のアドレス、前記
第二のデータ、および前記第四の書き込み指示に応答し
第二のメモリエリアの前記第四のアドレスで指定された
エリアに前記第二のデータを書き込むとともに前記第三
のアドレスおよび前記第三の読み出し指示に応答して前
記第二のメモリエリアの前記第三のアドレスで指定され
たエリアの第三のデータを出力する受信用デュアルポー
トＲＡＭとを備えた第２のパッケージとを含むことを特
徴とするパッケージ間データ転送方式。
【請求項６】前記第２のパッケージが、割り込み信号に
応答して前記第三のアドレスと前記第三の読み出し指示
とを出力する前記第２のマイクロプロセッサと、前記タ
イミング基準信号に応答して前記基準信号を基準とした
タイミングで第四のアドレスと第四の書き込み指示を発
生させる前記受信用シーケンシャルアドレス発生回路
と、前記第四のアドレスに同期して前記第二のデータに
おける予め決められたアドレスのデータの有効性を判定
し有効時には前記書き込み許可信号と前記割り込み信号
を出力する有効表示情報判定回路と、前記第四のアドレ
ス、前記第二のデータ、前記第四の書き込み指示、およ
び前記書き込み許可信号に応答し第二のメモリエリアの
前記第四のアドレスで指定されたエリアに前記第二のデ
ータを書き込むとともに前記第三のアドレスおよび前記
第三の読み出し指示に応答して前記第二のメモリエリア
の前記第三のアドレスで指定されたエリアの第三のデー
タを出力する受信用デュアルポートＲＡＭとを備えるこ
とを特徴とする請求項１記載のパッケージ間データ転送
方式。
【請求項７】前記第２のパッケージが、割り込み信号に
応答して前記第三のアドレスと前記第三の読み出し指示
とを出力する前記ディジタル処理回路と、前記タイミン
グ基準信号に応答し前記基準信号を基準としたタイミン
グで第四のアドレスと第四の書き込み指示を発生させる
前記受信用シーケンシャルアドレス発生回路と、前記第
四のアドレスに同期して前記第二のデータにおける予め
定められたアドレスのデータの有効性を判定し有効時に
は前記書き込み許可信号と前記割り込み信号を出力する
有効表示情報判定回路と、前記第四のアドレス、前記第
二のデータ、前記第四の書き込み指示、および前記書き
込み許可信号に応答し第二のメモリエリアの前記第四の
アドレスで指定されたエリアに前記第二のデータを書き
込むとともに前記第三のアドレスおよび前記第三の読み
出し指示に応答して前記第二のメモリエリアの前記第三
のアドレスで指定されたエリアの第三のデータを出力す
る受信用デュアルポートＲＡＭとを備えることを特徴と
する請求項２記載のパッケージ間データ転送方式。
【請求項８】前記第２のパッケージが、割り込み信号に
応答して前記第三のアドレスと前記第三の読み出し指示
を出力する前記第２のマイクロプロセッサと、予め決め
られた周期のタイミング基準信号を生ずるとともに前記
タイミング基準信号を基準として予め定めたタイミング
で第四のアドレスと第四の書き込み指示を発生させる前
記受信用シーケンシャルアドレス発生回路と、前記第四
のアドレスに同期して前記第二のデータにおける予め定
められたアドレスのデータの有効性を判定し有効時には
前記書き込み許可信号と前記割り込み信号を出力する有
効表示情報判定回路と、前記第四のアドレス、前記第二
のデータ、前記第四の書き込み指示、および前記書き込
み許可信号に応答し第二のメモリエリアの前記第四のア
ドレスで指定されたエリアに前記第二のデータを書き込
むとともに前記第三のアドレスおよび前記第三の読み出
し指示に応答して前記第二のメモリエリアの前記第三の
アドレスで指定されたエリアの第三のデータを出力する
受信用デュアルポートＲＡＭとを備えることを特徴とす
る請求項３記載のパッケージ間データ転送方式。
【請求項９】前記第２のパッケージが、割り込み信号に
応答して前記第三のアドレスと前記第三の読み出し指示
を出力する前記マイクロプロセッサと、予め決められた
周期のタイミング基準信号を生ずるとともに前記タイミ
ング基準信号を基準として予め定めたタイミングで第四
のアドレスと第四の書き込み指示を発生させる前記受信
用シーケンシャルアドレス発生回路と、前記第四のアド
レスに同期して前記第二のデータにおける予め定められ
たアドレスのデータの有効性を判定し有効時には前記書
き込み許可信号と前記割り込み信号を出力する有効表示
情報判定回路と、前記第四のアドレス、前記第二のデー
タ、前記第四の書き込み指示、および前記書き込み許可
信号に応答して第二のメモリエリアの前記第四のアドレ
スで指定されたエリアに前記第二のデータを書き込むと
ともに前記第三のアドレスおよび前記第三の読み出し指
示に応答して前記第二のメモリエリアの前記第三のアド
レスで指定されたエリアの第三のデータを出力する受信
用デュアルポートＲＡＭとを備えることを特徴とする請
求項４記載のパッケージ間データ転送方式。
【請求項１０】前記第２のパッケージが割り込み信号に
応答して前記第三のアドレスと前記第三の読み出し指示
を出力する前記マイクロプロセッサと、前記タイミング
基準信号に応答し前記基準信号を基準としたタイミング
で第四のアドレスと第四の書き込み指示を発生させる前
記受信用シーケンシャルアドレス発生回路と、前記第四
のアドレスに同期して前記第二のデータにおける予め定
められたアドレスのデータの有効性を判定し有効時には
前記書き込み許可信号と前記割り込み信号を出力する有
効表示情報判定回路と、前記第四のアドレス、前記第二
のデータ、前記第四の書き込み指示、および前記書き込
み許可信号に応答し第二のメモリエリアの前記第四のア
ドレスで指定されたエリアに前記第二のデータを書き込
むとともに前記第三のアドレスおよび前記第三の読み出
し指示に応答して前記第二のメモリエリアの前記第三の
アドレスで指定されたエリアの第三のデータを出力する
受信用デュアルポートＲＡＭとを備えることを特徴とす
る請求項５記載のパッケージ間データ転送方式。
【請求項１１】前記第２のマイクロプロセッサからの指
示に応答して前記割り込み信号の出力を停止する手段を
有する前記有効表示情報判定回路を備えたことを特徴と
する請求項６記載のパッケージ間データ転送方式。
【請求項１２】前記ディジタル処理回路からの指示に応
答して前記割り込み信号の出力を停止する手段を有する
前記有効表示情報判定回路を備えたことを特徴とする請
求項７記載のパッケージ間データ転送方式。
【請求項１３】前記第２のマイクロプロセッサからの指
示に応答して前記割り込み信号の出力を停止する手段を
有する前記有効表示情報判定回路を備えたことを特徴と
する請求項８記載のパッケージ間データ転送方式。
【請求項１４】前記マイクロプロセッサからの指示に応
答して前記割り込み信号の出力を停止する手段を有する
前記有効表示情報判定回路を備えたことを特徴とする請
求項９記載のパッケージ間データ転送方式。
【請求項１５】前記マイクロプロセッサからの指示に応
答して前記割り込み信号の出力を停止する手段を有する
前記有効表示情報判定回路を備えたことを特徴とする請
求項１０記載のパッケージ間データ転送方式。