JP4694970B2 - 半導体素子解析方法 - Google Patents

Description

本発明は、半導体素子解析方法および半導体素子解析装置に係り、特に高温バイアス試験の信頼性シミュレーションを可能にした半導体素子解析方法および半導体素子解析装置に関する。

信頼性試験の１つである高温バイアス試験は、高温の電気炉の中で行われ、所定の試験時間（例えば１０００時間）が経過した後、電気的測定でデバイス動作を調べることで評価する（例えば特許文献１参照）。

試験条件下で例えばデバイスが破壊するなどし、高温バイアス試験を満足しない場合には、発煙硝煙を使用した薬品処理などによりモールド樹脂を除去し、チップ上の光学顕微鏡観察、液晶解析、あるいはフォト・エミッション顕微鏡によるホット・エレクトロン発光解析等を使用して故障箇所、不良箇所の特定・解析を行う。
特開平６−５１０１７号公報

上記の故障箇所、不良箇所の解析方法では、高温バイアス試験中にデバイスに発生していた現象をとらえることができない。不良、あるいは故障の発生メカニズムが明確にならないと、それらに対する対策を決めにくい問題があった。

第１に、故障領域を有するディスクリート半導体素子の２端子に該ディスクリート半導体素子の降伏電圧以下の電圧を印加する工程と、赤外線レーザを前記半導体素子の表面に照射し該半導体素子の表面を高温バイアス試験の温度以上の温度に光加熱し、前記故障領域における反応を前記電圧より高い電圧を印加した状態まで進行させる工程と、前記半導体素子の２端子間の電流変動を検出し、前記故障領域が加熱されることにより発生した前記電流変動の特異領域を含む電流像を取得する工程と、前記半導体素子の画像データを取得し、該画像データと前記電流像とを重畳させ、前記特異領域により前記素子の故障領域を特定する工程と、前記故障領域を観察し、前記半導体素子の故障箇所を解析する工程とを具備することにより解決するものである。

本発明に依れば以下の効果が得られる。

第１に、半導体の信頼性試験として代表的な高温バイアス試験（高温下での電圧印加試験）のシミュレーションができる。これにより高温バイアス試験において半導体素子が破壊する様子を可視化でき、故障・不良発生のメカニズムの推定が容易になるとともに故障・不良発生のメカニズムの再現が実現する。

具体的には、従来では検出することができなかったディスクリート半導体素子の高電圧領域でのリークや降伏状態（降伏箇所および降伏の経時変化）を可視化することができ、半導体素子の降伏箇所を明確にできる。また、例えば電界集中箇所などの半導体素子のウィークポイントを可視化できる。

従って、降伏箇所を考慮した、あるいは電界集中箇所を考慮したパターン設計やデバイス設計（信頼性設計、品質設計の実現）が可能になる。

以下に本発明の実施の形態について図１から図１７を参照して詳細に説明する。

図１は、解析装置を示す概略図である。

解析装置ＯＢは、ディスクリート半導体素子１０に接続する２端子Ｔ１、Ｔ２と、電圧印加手段１１と、加熱手段１２と、検出手段１３と表示手段１４とを有する。

被解析素子となるディスクリート半導体素子１０は、不純物拡散などによりシリコン半導体結晶に所定の素子領域が形成された素子（個別半導体素子）である。ディスクリート半導体素子１０は、パワーＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等である。

また本実施形態のディスクリート半導体素子１０は、例えば故障領域８０を有し、実際の高温バイアス試験において不良と判定された素子である。また高温バイアス試験とは、例えばディスクリート半導体素子１０が、耐圧８００ＶのＭＯＳＦＥＴの場合、環境温度が１５０℃の電気炉内でドレイン−ソース間電圧Ｖｄｓとして８００Ｖを１０００時間印加するような条件の信頼性試験である。

電圧印加手段１１は、ディスクリート半導体素子１０に、当該素子１０の降伏電圧以下の電圧を印加するものであり、本実施形態では、２５Ｖ〜２５０Ｖの電圧を出力する外部電源である。

加熱手段１２は赤外線レーザの出力部であり、例えばレーザヘッドなどから波長１．３μｍの赤外線レーザを４００ｍＷ以下で出力することにより、ディスクリート半導体素子１０を光加熱することができる。光加熱の温度は、当該ディスクリート半導体素子１０が有する故障領域８０の反応が促進する程度であり、例えば２００℃〜４００℃である。

検出手段１３は、加熱によるディスクリート半導体素子１０の電流変動を電流像として表示手段（表示部）１４に表示する。詳細は後述するが、赤外線レーザによる光加熱は、ディスクリート半導体素子１０の表面を局所的に高温にするため、赤外線レーザが照射された領域は、高温バイアス試験に類似の条件下におかれる。ここでディスクリート半導体素子１０が有する故障領域８０は、例えば電界集中等により故障に至った領域である。つまり、故障領域８０においては電界集中等の反応が加速され、故障領域８０では正常な領域とは異なった電流変動を示す。この電流変動が表示部１４に表示され、故障領域８０を特定できる。

この解析装置ＯＢの一例として、本実施形態ではＯＢＩＲＣＨ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｒｅｓｉｓｔａｎｃｅ ＣＨａｎｇｅ）法により電流像を表示部１４に表示する解析装置（以下ＯＢＩＲＣＨ解析装置ＯＢ’）を用いる。ＯＢＩＲＣＨ法とは、一般には赤外線レーザで加熱した際の配線（導電体）の温度上昇に伴う電流変動を利用して解析を行う方法である。

ＯＢＩＲＣＨ法の原理については以下の通りである。

電流Ｉが流れている金属配線にレーザビームを照射すると、そのエネルギーの一部が熱に変換される。この熱の発生により局所的に温度が上昇（１ｍＷの照射で１℃程度上昇）し、電気抵抗Ｒが増大する。

この現象を、定電圧Ｖを印加しレーザビームを走査した際の電流変化をコンピューター画像の輝度変化で表示するようにして像として観察する。コンピューター画像（以下画像）の輝度は電流変化が正の場合は明るく、負の場合は暗く表示する。

この場合のＩは以下の式で表わされる。

Ｉ＝ｆ（Ｖ，Ｒ）
ここで、ｆはＶとＲを変数とする関数を示す。そして微少な電流変化を求めるために上式の全微分を行い、以下のごとくｄＩを求める。

ｄＩ＝（∂Ｉ／∂Ｖ）ｄＶ＋（∂Ｉ／∂Ｒ）ｄＲ
＝（１／Ｒ）ｄＶ＋［（−Ｖ）／（Ｒ＊Ｒ）］ｄＲ
＝（Ｉ／Ｖ）ｄＶ＋（−Ｉ＊Ｉ／Ｖ）ｄＲ （∵Ｉ＝Ｖ／Ｒ）
＝Ｉ（ｄＶ／Ｖ）−Ｉ＊Ｉ（ｄＲ／Ｖ）
ここで、微分演算子ｄを差分演算子Δで置き換えると、
ΔＩ＝Ｉ（ΔＶ／Ｖ）−Ｉ＊Ｉ（ΔＲ／Ｖ）
となる。定電圧印加条件より、
ΔＩ≒−Ｉ＊Ｉ（ΔＲ／Ｖ） （∵Ｖ≒ｃｏｎｓｔ．）
ここで、ΔＩ：ビーム照射時の微少電流変化、ΔＲ：ビーム照射時の微少抵抗変化、ΔＶ：ビーム照射時の微少電圧変化である。

つまり、ＯＢＩＲＣＨ法によれば、電流の微少変化ΔＩを、電気抵抗の微少変化ΔＲと電流Ｉの関数として示すことができる。

このようにＯＢＩＲＣＨ法は、一般的には電流Ｉによりチップ外からチップ内の電流観測が可能であるため金属配線の不良箇所の検出に応用できる。

本実施形態では、このＯＢＩＲＣＨ解析装置ＯＢ’において、加熱手段１２からの赤外線レーザｈν（出力４００ｍＷ以下）を熱源として、ディスクリート半導体素子１０の表面を２００℃〜４００℃の高温に光加熱する。更に、ディスクリート半導体素子１０の電圧として降伏電圧以下の電圧を印加する。

ここで、従来のＯＢＩＲＣＨ解析装置ＯＢ’は、印加できる電圧（ディスクリート半導体素子１０の電圧）の最大値が２５Ｖである。本実施形態では、高温バイアス試験の条件に近づけるため、従来のＯＢＩＲＣＨ解析装置ＯＢ’において２５０Ｖの電圧が出力できるシステムを開発し、２５０ＶのＯＢＩＲＣＨ解析を可能にした。２５０Ｖの電圧が出力できるシステムとは、ここでは例えば従来のＯＢＩＲＣＨ解析装置ＯＢ’に２５０Ｖの外部電源を接続できるシステムであるが、これに限らず、内蔵電源であってもよい。そしてこの解析装置ＯＢの２端子Ｔ１、Ｔ２をディスクリート半導体素子１０の２端子に接続して電圧を印加し、更に赤外線レーザｈνを照射して解析する。尚、ディスクリート半導体素子１０の２端子の配線方法については後述する。

レーザは特に波長λ＝１．３μｍの赤外線レーザを用いる。この赤外線レーザの持つエネルギーはシリコン（Ｓｉ）結晶のバンドギャップＥｇ＝１．１ｅＶ（Ｔａ＝３００Ｋ）より低いため、シリコン中に電子・正孔対を発生させることなく、熱エネルギーのみをシリコンに与えることができる。

そして、この赤外線レーザｈνの出力を４００ｍＷまで高めることにより、ディスクリート半導体素子１０の表面を２００℃〜４００℃の高温に加熱する熱源として利用できる。

加熱手段１２は、レーザヘッドの走査によりディスクリート半導体素子１０の表面全面を赤外線レーザｈνで照射し、加熱する。つまり、高速熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：以下ＲＴＡ）の原理を利用してディスクリート半導体素子１０の表面を加熱することができる。ＲＴＡは、一般には不純物のイオン注入後に、秒単位の短い時間で高温の熱処理を行う方法であり、これによりシリコンや不純物を格子点に再配列して活性化するものである。本実施形態では、熱源として解析装置ＯＢから出力される高いパワーの赤外線レーザｈνを用いて、ディスクリート半導体素子１０の表面に対して秒単位の短い時間で高温の熱処理を行うものである。

ディスクリート半導体素子１０の２端子間には、例えば高電圧（２５０Ｖ）の電圧が印加され、その表面は短時間で高温の熱処理が施される。赤外線レーザｈνによる熱処理は、高温バイアス試験の環境温度Ｔａ＝１５０℃より高温である。ここで本実施形態のディスクリート半導体素子１０は、元々電界集中箇所や欠陥の存在箇所等のウィークポイントを有する。そして高温バイアス試験中にウィークポイントにおいて例えば電界集中等の反応が進み、故障に至った領域が故障領域８０である。つまり故障領域８０に赤外線レーザｈνが照射された瞬間に表面は急激に上昇し、ウィークポイントでの反応が加速される。また実際の高温バイアス試験より更に高温（２００℃〜４００℃程度）であるため、故障領域８０の反応は短時間で進行する。

このように、本実施形態では、実際の高温バイアス試験においてディスクリート半導体素子１０のウィークポイントで発生した現象を、高温バイアス試験実施後に短時間で再現することができる。すなわち高温バイアス試験の再現（シミュレーション）が可能となる。

また、赤外線レーザを照射中のＭＯＳＦＥＴ１０の電流変動が検出手段１３により検出され、表示手段１４に表示される。すなわちディスクリート半導体素子の電流経路の電流変動を可視化することができる。このように可視化された電流変動を本実施形態では電流像５０と称する。

ディスクリート半導体素子１０の故障領域８０では、ウィークポイントで発生したと同様の反応が急激に進行するため、その電流変動は他の領域とは異なった状態で表示される。つまり、電流像５０は正常領域５０ｎと、反応が急激に進行し電流変動の大きい特異領域５０ａを有し、この特異領域５０ａを識別することにより故障領域８０を特定できる。

一定温度で長時間の電気的負荷を加える実際の高温バイアス試験は静的であるが、本実施形態の赤外線レーザｈνの照射による光加熱はＲＴＡの原理を利用した熱処理であり、動的である。従って、実際の高温バイアス試験の完全な再現とはならないまでも、ウィークポイントで発生した反応やディスクリート半導体素子１０表面の変化をリアルタイムで可視化することができる。

尚、ディスクリート半導体素子１０の表面は、例えばＭＯＳＦＥＴのソース電極の如く金属層で被覆されている。２００℃〜４００℃程度の短時間の熱処理を行った場合に故障領域８０において保護膜が焼け焦げることはあるがそれにより解析が不可能となるほど破壊（溶融）することはない。また、焼け焦げた場合にはその部分に故障箇所８０が存在することになるが、ディスクリート半導体素子１０表面において焼け焦げなどの識別可能な欠陥が発生しない場合も多々ある。このような場合においても電流像５０において特異領域５０ａとして表示されるので、表面上認識されない欠陥を有するディスクリート半導体素子１０の欠陥の識別についても有効である。

また、本実施形態では、ディスクリート半導体素子１０の故障領域８０の可視化を例に説明している。しかしこれに限らず、良品のディスクリート半導体素子１０における降伏状態を可視化することもできる。例えば一般的にはデバイスにおける降伏は、接合耐圧の最も低い領域から発生する。つまり、本実施形態によれば高電圧領域での降伏箇所および降伏の経時変化、あるいはリークの状況を可視化できる。

図２のフロー図と、図３〜図６を参照し、本実施形態の半導体素子解析方法を説明する。

第１工程：故障領域を有するディスクリート半導体素子の２端子に所定の電圧を印加する工程（ステップＳ１）。

ディスクリート半導体素子１０は、ここではＭＯＳＦＥＴを例に説明する。尚、既述の如く当該ＭＯＳＦＥＴ１０は、例えば、実際の高温バイアス試験において不良と判定された素子であり、すなわち潜在的欠陥（デバイスに内在している故障要因、不良要因、欠陥）を有する。

本実施形態では、ＭＯＳＦＥＴ１０の２端子に解析装置ＯＢの２端子を接続する。解析装置ＯＢの２端子は外部電源の電源端子Ｔ１およびＧＮＤ端子Ｔ２である。ＭＯＳＦＥＴ１０は３端子のうちいずれか２端子をショートさせて、解析装置ＯＢの電源端子Ｔ１およびＧＮＤ端子Ｔ２とそれぞれ接続する。

図３は、解析装置ＯＢとＭＯＳＦＥＴ１０の具体的な配線方法を示す概要図であり、ＭＯＳＦＥＴ１０を単位構成要素に置き換えて示している。また、解析装置ＯＢは電源端子Ｔ１およびＧＮＤ端子Ｔ２のみの概略図として示した。

配線方法は、試験の条件により異なるが、ここでは、一例として耐圧が８００Ｖのｎチャネル型ＭＯＳＦＥＴ１０のドレイン−ソース間に電圧を印加した高温バイアス試験をシミュレーションする場合を示す。これによりドレイン−ソース間の潜在的欠陥の存在箇所を可視化できる。

ｎチャネル型ＭＯＳＦＥＴ１０は、ｎ＋型半導体基板２１ａにｎ−型エピタキシャル層２１ｂを積層するなどしてドレイン領域２１とし、表面にｐ−型のチャネル層２２を設ける。ドレイン領域２１に達するトレンチ２３は内壁がゲート絶縁膜２４で覆われ、ゲート電極２５が埋設される。ソース領域２６はトレンチ２３に隣接するｎ＋型不純物領域であり、ソース領域２６に隣接したチャネル層２２には基板電位を安定化させるｐ＋型のボディ領域２７を設ける。

前述の如く図はＭＯＳＦＥＴ１０の単位構成要素を示しており、実際にはこれらが多数配置されて動作領域を構成している。また、図示は省略するが表面にはソース領域２６およびボディ領域２７にコンタクトするソース電極が設けられ、裏面にはドレイン電極が設けられる。そしてゲート電極２５にも所望の配線が接続し、それぞれソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇとして外部に導出する。

ドレイン−ソース間の潜在的欠陥を可視化する場合には、ドレイン端子を解析装置ＯＢの電源端子Ｔ１側に接続し、ソース端子及びゲート端子をショートさせて解析装置ＯＢのＧＮＤ端子Ｔ２側に接続する。尚、ＭＯＳＦＥＴ１０においては、基板の電位安定化のため、ボディ領域２７とソース領域２６をショートさせる。そして、解析装置ＯＢの電源によりドレイン耐圧（降伏電圧）以下の電圧を解析装置ＯＢの２端子間に印加する。これにより降伏電圧以下の電圧をＭＯＳＦＥＴ１０に印加する。本実施形態では、解析装置ＯＢ上の制約から最大印加電圧は２５０Ｖである。

第２工程：赤外線レーザを半導体素子の表面に照射し半導体素子の表面を故障領域における反応が進行する程度に光加熱する工程（ステップＳ２）。

例えば２５０Ｖの高電圧を印加した状態で、解析装置ＯＢの加熱手段１２によりレーザヘッドを所定の速度で走査させながら、ＭＯＳＦＥＴ１０の表面全面に赤外線レーザｈνを照射する。赤外線レーザｈνの最大出力は例えば４００ｍＷであり、これによりＭＯＳＦＥＴ１０の表面は２００℃〜４００℃程度に光加熱される。

実際の高温バイアス試験と比較して高温で加熱されるため、ＭＯＳＦＥＴ１０の故障領域８０においては反応が短時間で進行する。故障領域８０は、ＭＯＳＦＥＴ１０のウィークポイント（電流集中箇所、欠陥の存在箇所など）に相当し、実際の高温バイアス試験において例えば電流集中などの反応が進行し、故障した領域である。そして、高温バイアス試験より更に高温で加熱するため反応が短時間で進行する。つまり、所定の速度でＭＯＳＦＥＴ１０表面を走査しているレーザヘッドがＭＯＳＦＥＴ１０の故障領域８０に達し、赤外線レーザｈνが照射された瞬間にＭＯＳＦＥＴ１０の表面は急激に上昇する。

このように、本工程では赤外線レーザｈνを熱源として利用し、ＲＴＡの原理を利用した光加熱を行い、故障領域８０における故障の現象（反応）を、短時間で再現する。

第３工程：半導体素子の２端子間の電流変動を検出し、故障領域が加熱されることにより発生した電流変動の特異領域を含む電流像を取得する工程（ステップＳ３）。

赤外線レーザｈνを照射しながら、解析装置ＯＢの検出手段１３によりＭＯＳＦＥＴ１０の２端子間の電流変動を検出する。すなわち表示手段１４には、ＭＯＳＦＥＴ１０の電流変動が電流像５０として表示される。電流像５０は、正常な領域においては、電流変動の大きさに応じた明暗のコントラストで表示される。

故障領域８０においては、赤外線レーザｈνの光加熱により反応が促進する。すなわち、例えば正常な領域と比較して電流変動が増大し、電流像５０の特異領域５０ａとして表示される。

つまり、電流像５０は、正常領域５０ｎと特異領域５０ａとが明確に表示され、電流像５０の特異領域５０ａがＭＯＳＦＥＴ１０の故障領域に相当する（図１参照）。

このように、光加熱することにより反応が短時間で進行し、高温バイアス条件におけるＭＯＳＦＥＴ１０の電流変動をリアルタイムで可視化できる。具体的には、例えばＭＯＳＦＥＴ１０が破壊する様子の可視化が可能となる。あるいは故障・不良発生のメカニズムの再現が可能になる。

第４工程：半導体素子表面の画像データを取得し、画像データと電流像とを重畳させ、特異領域により素子の故障領域を特定する工程（ステップＳ４）。

電流像５０は、表示部１４に正常領域５０ｎと特異領域５０ａとして表示されているだけである。そこで、電流像５０とＭＯＳＦＥＴ１０の画像データを重畳させる。ＭＯＳＦＥＴ１０の表面は予めレーザ顕微鏡像を画像データとして取得しておく。そして、画像データと電流像５０を重畳させ、合成図を取得する。そして、電流像５０の特異領域と重畳するＭＯＳＦＥＴ１０の故障領域を特定する。

図４は、電流像５０を示す図である。図４（Ａ）は取得した電流像５０の図であり、図４（Ｂ）は、電流像５０とレーザ顕微鏡による画像データ５１の合成図である。このように電流像５０の正常領域５０ｎと特異領域５０ａは明確に表示される。

第５工程：故障領域を観察し、半導体素子の故障箇所を解析する工程（ステップＳ５）。

故障領域８０においては、反応の進行によりＭＯＳＥＴ１０表面（ソース電極などの金属層）が非常に高温となり、ＳＥＭ等による表面からの観察で焼け焦げが認められる場合もある。例えば図５は、電流像５０と画像データ５１の合成図を示しており、電流像５０の特異領域５０ａと焼け焦げ５２が一致している。しかしその内部の状態を観察するため、更にＳＥＭ等および集束イオンビーム法（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ法：以下ＦＩＢ法）による断面観察、表面層をエッチング、研磨等により剥離しながらＳＥＭ等による観察等を行い実際の故障箇所の解析を行う。

また、ＭＯＳＦＥＴ１０の表面において異常が明確に認められない場合であっても、電流像５０によれば特異領域５０ａが発見できる場合がある。例えば図６（Ａ）はＭＯＳＦＥＴ１０表面の画像データであり、図６（Ｂ）は電流像５０である。図６（Ａ）ではＭＯＳＦＥＴ１０の表面において焼け焦げなどの異常が明確に認められないが、図６（Ｂ）では電流像５０の特異領域５０ａが発生している。このような場合には合成図から故障領域８０を特定し、断面観察等を行う。

これらの故障箇所８０や、不良箇所をリアルタイムで可視化することにより故障・不良発生のメカニズムを再現させた結果を解析し、パターン設計やデバイス設計にフィードバックすることにより、ウィークポイントの発生を抑制できる。つまり信頼性設計および品質設計が実現できる。

ＭＯＳＦＥＴ１０表面の光加熱の温度は、赤外線レーザｈνのレーザ出力を変化させることにより制御できる。またレーザヘッドの走査速度を変化させることで光加熱時間を制御できる。

赤外線レーザｈνの照射による光加熱を行うことにより、ＭＯＳＦＥＴ１０の降伏電圧に及ばない電圧であっても電流像５０の特異領域５０ａを検出できる場合もある。すなわち、解析装置ＯＢによりＭＯＳＦＥＴ１０のドレイン−ソース間に２５０Ｖを印加した状態で赤外線レーザｈνの照射による光加熱を行うことにより、降伏電圧８００ＶのＭＯＳＦＥＴの不良箇所を検出することもできる。

本実施形態の解析方法によって、高温バイアス試験を経た複数のサンプルを用いて同一条件で再現実験を試みたところ、いずれも不良症状が再現した。すなわち、本実施形態によれば、高温バイアス試験の簡易的なシミュレーションが可能であり、不良箇所をリアルタイムで可視化することができる。

以下図７から図１７の概要図を参照して他の具体的な配線方法について説明する。図は、ディスクリート半導体素子１０と解析装置ＯＢの配線方法を示すものであり、ディスクリート半導体素子１０をＭＯＳＦＥＴ（またはバイポーラトランジスタ）の単位構成要素に置き換えて説明する。

ａ：ｎチャネル型ＭＯＳＦＥＴのゲート−ソース間の潜在的欠陥を可視化する場合(図７)
ｎチャネル型ＭＯＳＦＥＴ１０は、図３と同様であるので説明は省略する。ゲート−ソース間の潜在的欠陥を可視化する場合には、ゲート端子Ｇを解析装置ＯＢの電源端子Ｔ１に接続し、ソース端子Ｓおよびドレイン端子Ｄをショートさせて解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。そしてＭＯＳＦＥＴ１０の２端子間にゲート耐圧以下の電圧を印加し、ＭＯＳＦＥＴ１０の表面（ソース電極側）全面に赤外線レーザｈνを照射して、電流像５０を取得する。赤外線レーザｈνの出力を４００ｍＷ程度にすることにより、ＭＯＳＦＥＴ１０に対してＲＴＡの原理を利用した光加熱を施すことができ、電流像５０の特異領域５０ａに基づいてＭＯＳＦＥＴ１０の故障領域８０を解析することができる（図１参照）。

ｂ：ｐチャネル型ＭＯＳＦＥＴのドレイン−ソース間の潜在的欠陥を可視化する場合（図８）
ｐチャネル型ＭＯＳＦＥＴ１０は、図３のｎチャネル型ＭＯＳＦＥＴの各領域の導電型が逆になった構造であるので、構造についての説明は省略する。

解析装置は電源端子Ｔ１（＋）とＧＮＤ端子Ｔ２の２端子である。現行の解析装置には、マイナス電源がないためｐチャネル型のデバイスの動作解析は不可能であるが、本実施形態ではソース端子を電源端子Ｔ１と接続することによりプラス電源でｐチャネル型デバイスを動作させることとした。これにより正電圧電源だけを持つ解析装置を用いて、ｐチャネル型デバイスを解析することができる。

この場合は、ＭＯＳＦＥＴ１０のソース端子Ｓおよびゲート端子Ｇを解析装置ＯＢの電源端子Ｔ１に接続し、ＭＯＳＦＥＴのドレイン端子Ｄを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。そして２端子間に降伏電圧（ＢＶｄｓ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域５０ａを含む電流像５０を取得する。

ｃ：ｐチャネル型ＭＯＳＦＥＴのゲート−ソース間の潜在的欠陥を可視化する場合（図９）
ｐチャネル型ＭＯＳＦＥＴ１０は、図８と同様である。この場合は、ＭＯＳＦＥＴ１０のソース端子Ｓおよびドレイン端子Ｄを解析装置ＯＢの電源端子Ｔ１に接続し、ＭＯＳＦＥＴのゲート端子Ｇを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。そして２端子間にゲート耐圧以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｄ：ｎｐｎ型バイポーラトランジスタのコレクタ−エミッタ間の潜在的欠陥を可視化する場合（図１０）
ディスクリート半導体素子１０はバイポーラトランジスタでもよく、その場合の配線例を説明する。ｎｐｎ型バイポーラトランジスタ１０は、ｎ＋型半導体基板３１ａにｎ−型エピタキシャル層３１ｂを積層するなどしてコレクタ領域３１とし、その表面にｐ−型のベース領域３２を設け、ベース領域３２表面にｎ＋型のエミッタ領域３３を設ける。図はｎｐｎバイポーラトランジスタの単位構成要素を示しており、実際にはこれらが多数配置されて動作領域を構成している。また、図示は省略するが表面にはベース領域３２およびエミッタ領域３３にコンタクトするベース電極、エミッタ電極がそれぞれ設けられ、裏面にはコレクタ電極が設けられる。それぞれの電極はベース端子Ｂ、エミッタ端子Ｅ、コレクタ端子Ｃとして外部に導出する。

コレクタ−エミッタ間の潜在的欠陥を可視化する場合は、コレクタ端子Ｃを解析装置ＯＢの電源端子Ｔ１に接続し、エミッタ端子Ｅを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。ベース端子Ｂはオープンとする。そして２端子間に降伏電圧（ＢＶｃｅｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｅ：ｎｐｎ型バイポーラトランジスタのコレクタ−ベース間の潜在的欠陥を可視化する場合（図１１）
以下ｎｐｎ型バイポーラトランジスタは図１０と同様であるので説明は省略する。コレクタ−ベース間の潜在的欠陥を可視化する場合には、コレクタ端子Ｃを解析装置ＯＢの電源端子Ｔ１に接続し、ベース端子Ｂを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。エミッタ端子Ｅはオープンとする。そして２端子間に降伏電圧（ＢＶｃｂｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｆ：ｎｐｎ型バイポーラトランジスタのエミッタ−ベース間の潜在的欠陥を可視化する場合（図１２）
エミッタ−ベース間の潜在的欠陥を可視化する場合には、エミッタ端子Ｅを解析装置ＯＢの電源端子Ｔ１に接続し、ベース端子Ｂを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。コレクタ端子Ｃはオープンとする。そして２端子間に降伏電圧（ＢＶｅｂｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｇ：ｐｎｐ型バイポーラトランジスタのコレクタ−エミッタ間の潜在的欠陥を可視化する場合（図１３）
ｐｎｐ型バイポーラトランジスタは、図１０のｎｐｎ型バイポーラトランジスタの各領域の導電型が逆になった構造であるので、構造についての説明は省略する。

コレクタ−エミッタ間の潜在的欠陥を可視化する場合には、エミッタ端子Ｅを解析装置ＯＢの電源端子Ｔ１に接続し、コレクタ端子Ｃを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。ベース端子Ｂはオープンとする。そして２端子間に降伏電圧（ＢＶｃｅｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｈ：ｐｎｐ型バイポーラトランジスタのコレクタ−ベース間の潜在的欠陥を可視化する場合（図１４）
以下ｐｎｐ型バイポーラトランジスタは、図１３と同様であるので説明は省略する。コレクタ−ベース間の潜在的欠陥を可視化する場合には、ベース端子Ｂを解析装置ＯＢの電源端子Ｔ１に接続し、コレクタ端子Ｃを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。エミッタ端子Ｅはオープンとする。そして２端子間に降伏電圧（ＢＶｃｂｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｉ：ｐｎｐ型バイポーラトランジスタのエミッタ−ベース間の潜在的欠陥を可視化する場合（図１５）
エミッタ−ベース間の潜在的欠陥を可視化する場合には、ベース端子Ｂを解析装置ＯＢの電源端子Ｔ１に接続し、エミッタ端子Ｅを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。コレクタ端子Ｃはオープンとする。そして２端子間に降伏電圧（ＢＶｂｅｏ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

ｊ：ダイオードの潜在的欠陥を可視化する場合（図１６）
ディスクリート半導体素子１０はダイオードでも良く、その場合の配線例を説明する。ダイオード１０は、例えばｎ＋型半導体基板４１ａにｎ−型エピタキシャル層４１ｂを積層するなどしてカソード領域４１とし、その表面にｐ＋型のアノード領域４２を設ける。図示は省略するが表面にはアノード領域４２にコンタクトするアノード電極が設けられ、裏面にはカソード領域４１とコンタクトするカソード電極が設けられる。それぞれの電極はアノード端子Ａ、カソード端子ＣＡとして外部に導出する。

ダイオードの２端子間の潜在的欠陥を可視化する場合には、カソード端子ＣＡを解析装置ＯＢの電源端子Ｔ１に接続し、アノード端子Ａを解析装置ＯＢのＧＮＤ端子Ｔ２に接続する。そして２端子間に逆方向耐圧（ＶＲ）以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域を含む電流像５０を取得する。

以上ディスクリート半導体素子１０について説明したが、半導体素子は、集積回路（ＩＣ）でも良く、その場合の配線例を説明する。

ｋ：集積回路の潜在的欠陥を可視化する場合（図１７）
ＩＣ２０の一例として、ＣＭＯＳ−ＩＣの最も単純なインバータ回路を示す。インバータ回路２０は、例えばｎチャネル型ＭＯＳＦＥＴ（以下ｎ−ＭＯＳ）２０ａと、ｐチャネル型ＭＯＳＦＥＴ（以下ｐ−ＭＯＳ）２０ｂを直列接続する。尚、ｎ−ＭＯＳ２０ａと、ｐ−ＭＯＳ２０ｂはそれぞれ、図３および図８に示すＭＯＳＦＥＴと同様であるが、ここでは回路記号で示す。

ｎ−ＭＯＳ２０ａとｐ−ＭＯＳ２０ｂのゲート端子Ｇが、共通の入力端子ＩＮとして外部に導出する。またｐ−ＭＯＳ２０ｂのソース端子Ｓ（またはドレイン端子Ｄ）と、ｎ−ＭＯＳ２０ａのドレイン端子Ｄ（またはソース端子Ｓ）を共通の出力端子ＯＵＴとして外部に導出する。ｐ−ＭＯＳ２０ｂのドレイン端子Ｄ（またはソース端子Ｓ）は、Ｃ−ＭＯＳ２０の電源端子Ｖｄｄであり、解析装置ＯＢの電源端子Ｔ１に接続される。一方、ｎ−ＭＯＳ２０ａのソース端子Ｓ（またはドレイン端子Ｄ）はＣ−ＭＯＳ２０の接地端子Ｖｓｓであり、解析装置ＯＢのＧＮＤ端子Ｔ２に接続される。そして２端子間に絶対最大定格以下の電圧を印加し赤外線レーザｈνを４００ｍＷ以下の高出力で照射し、特異領域５０ａを含む電流像５０を取得する。

以上、本実施形態ではディスクリート半導体素子１０としてＭＯＳＦＥＴおよびバイポーラトランジスタ、ダイオードについて説明した。しかし、これに限らず、例えばＩＧＢＴ、ショットキー・バリアーダイオード等のディスクリートデバイスであれば、本発明の実施形態を同様に適用することができ、同様の効果が得られる。

本発明を説明するための概要図である。 本発明の実施形態を説明するフロー図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態の（Ａ）電流像、（Ｂ）合成像を示す図である。 本発明の実施形態の合成像を示す図である。 本発明の実施形態の（Ａ）画像データ、（Ｂ）電流像を示す図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。 本発明の実施形態を説明する概要図である。

符号の説明

１０ ディスクリート半導体素子
１１ 電圧印加手段（外部電源）
１２ 加熱手段
１３ 検出手段
１４ 表示手段（表示部）
２０ ＩＣ（インバータ回路）
２０ａ ｎチャネル型ＭＯＳＦＥＴ
２０ｂ ｐチャネル型ＭＯＳＦＥＴ
２１ ドレイン領域
２２ チャネル層
２３ トレンチ
２４ ゲート絶縁膜
２５ ゲート電極
２６ ソース領域
２７ ボディ領域
３１ コレクタ領域
３２ ベース領域
３３ エミッタ領域
４１ カソード領域
４２ アノード領域
５０ 電流像
５０ｎ 正常領域
５０ａ 特異領域
８０ 故障領域
ＯＢ 解析装置
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
Ｃ コレクタ端子
Ｂ ベース端子
Ｅ エミッタ端子
ＣＡ カソード端子
Ａ アノード端子

Claims (10)

1. 故障領域を有するディスクリート半導体素子の２端子に該ディスクリート半導体素子の降伏電圧以下の電圧を印加する工程と、
   赤外線レーザを前記半導体素子の表面に照射し該半導体素子の表面を高温バイアス試験の温度以上の温度に光加熱し、前記故障領域における反応を前記電圧より高い電圧を印加した状態まで進行させる工程と、
   前記半導体素子の２端子間の電流変動を検出し、前記故障領域が加熱されることにより発生した前記電流変動の特異領域を含む電流像を取得する工程と、
   前記半導体素子の画像データを取得し、該画像データと前記電流像とを重畳させ、前記特異領域により前記素子の故障領域を特定する工程と、
   前記故障領域を観察し、前記半導体素子の故障箇所を解析する工程とを具備することを特徴とする半導体素子解析方法。
2. 前記電流像は、電源端子とＧＮＤ端子を有しＯＢＩＲＣＨ法による解析を行う解析装置を用い、前記両端子間に前記半導体素子の端子を接続して取得することを特徴とする請求項１に記載の半導体素子解析方法。
3. 前記電圧は２５Ｖより高く２５０Ｖ以下であることを特徴とする請求項１に記載の半導体素子解析方法。
4. 前記電圧を前記解析装置の電源により印加することを特徴とする請求項３に記載の半導体素子解析方法。
5. 前記赤外線レーザの波長は、１．３μｍであることを特徴とする請求項１に記載の半導体素子解析方法。
6. 前記赤外線レーザの出力は、４００ｍＷ以下であることを特徴とする請求項１に記載の半導体素子解析方法。
7. 前記半導体素子表面の加熱温度は２００℃〜４００℃であることを特徴とする請求項１に記載の半導体素子解析方法。
8. 前記半導体素子はパワーＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、ＩＧＢＴのいずれかであることを特徴とする請求項１に記載の半導体素子解析方法。
9. 前記半導体素子はパワーＭＯＳトランジスタであり、該パワーＭＯＳトランジスタのいずれか２端子をショートさせ、前記解析装置の２端子に接続することを特徴とする請求項２に記載の半導体素子解析方法。
10. 前記半導体素子はバイポーラトランジスタであり、該バイポーラトランジスタのいずれか２端子を、前記解析装置の２端子に接続することを特徴とする請求項２に記載の半導体素子解析方法。