JP4686439B2 - 半導体集積回路 - Google Patents
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Description
上記課題を解決するために本発明は、次のような構成を採用している。
本発明によれば、単一の経時変化デバイスではなく、複数の経時変化デバイス(エージングデバイス)を並列に接続し、寿命の長いセル(但し、最長寿命を除く)が経時変化回路の寿命を決定するよう設計することにより、単一のエージングデバイスを用いた場合のようなばらつきを抑制することができ、しかも不良ビットによるばらつきを防止することができる。従って、不良ビットの混入や、エージングデバイスの構造パラメータ(トンネル絶縁膜厚,不純物濃度,接合面積,ゲート端形状等)の製造ばらつきが、エージングデバイスの寿命に与える影響を抑制することができ、電子タイマー時間の制御性を高めることが可能となる。
前記図2に示すようなエージングデバイスにおいては、図7に示すように、チップ上のトンネル絶縁膜(例えば酸化膜)の膜厚は半値幅の狭い正規分布をしていると考えられる。この分布関数をビット数密度(Z(Tox))とすると、Z(Tox)・δToxは、トンネル酸化膜の膜厚(Tox)が、[Tox−δTox/2,Tox+δTox/2]の間にあるチップ上の全ビット数となる。
ここで、τは時間を表すパラメータである。フローティングゲートに蓄えた電荷が時間τと共に抜けることによって、このID はτと共に低下することになる。図9に示すように、このID が、全体のドレインリークやノイズレベルより高い位置に設定した参照信号I0 まで低下したときのτを全体の寿命τAGと見なす。これは、I0 の設定によってノイズやオフリークの影響を取り除けることを意味している。
N!=(2π)1/2・NN+1/2・e-N …(2)
が成り立つ程度で保証される。図14は、スターリングの公式の左辺と右辺の相対誤差を自然数nに対してプロットしたものである。20以上でほぼスターリングの公式が成り立っていることが分かる。
以上の説明は、寿命が来ると信号(ID )が消滅するノーマリーオフ型エージングデバイスを例にとって行った。逆に、寿命が来ると信号(ID )発生するノーマリーオン型エージングデバイスでも、本発明を用いて同様に、不良ビットによる寿命の最小化や、製造ばらつきの寿命への影響を取り除くことができる。
次に、電子タイマーの実現方法について、二つの方法を説明する。
チップ間の製造ばらつきは、同一ロット内より異なるロット間の場合大きくなることが予想される。同一ロット内で参照信号I0 を低くすることによって制御することができても、ロットが異なる場合はそれができない可能性がある。
製造後、エレクトロマイグレーションやレーザで細線のうちどれかを焼き切る。例えば、それをN番目の細線だとすると、電流I0 は以下の式で表されるように変化する。
このようにして、製造後にI0 をチューニングすることができる。
なお、本発明は上述した各実施形態に限定されるものではない。上述したエージングデバイスを構成要素にした全ての実施形態は、ビット毎の寿命のばらつきを正確に制御できる製造プロセスがあれば、1ビットのエージングデバイスを構成要素に置き換えて実現できるものである。現状の製造技術では極めて困難であるが、将来においては実現できる可能性が残っている。
12…機能変化センス部
13…入力部
14…出力部
20,50…Si基板
21,51…ソース領域
22,52…ドレイン領域
23,53…チャネル
24,54…トンネル絶縁膜
25…浮遊ゲート
26…絶縁膜
27,55…制御ゲート
28,58…ソース電極
29,59…ドレイン電極
56…pn接合
57…ショットキー接合
81,111,201…エージングデバイス
82,175,205…共通ソース
83,176,206…共通ドレイン
110…チップ
112…デコーダ
161,173…STI
162…ソース・ドレイン領域
163…フローティングゲート
164…制御ゲート
165…層間絶縁膜
166,174…Al配線
171,181…ノーマリーオン型のセル
172,182…ノーマリーオフ型のセル
Claims (6)
- 電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する20個以上の経時変化デバイスと、
これらの経時変化デバイスに対応して複数個設けられ、半導体基板上に第1の絶縁膜を介して第1のゲートを有し、第1のゲート上に第2のゲート絶縁膜を介して第2のゲートを有し、各々のゲートを挟んで基板表面に第1及び第2の拡散層を有し、第1の拡散層が前記経時変化デバイスの出力端子と電気的に接続された2層ゲート構造のトリミング用トランジスタと、
これらのトリミング用トランジスタに対応して複数個設けられ、第1〜第4の端子を有し、トリミング用トランジスタの第2の拡散層が第1の端子と電気的に接続され、トリミング用トランジスタの第2のゲートが第2の端子と電気的に接続された演算回路と、
これらの演算回路の第3の端子に電気的に接続され、所定の信号レベルを記憶した第1のメモリ領域と、
前記演算回路の第4の端子と電気的に接続され、各々の演算回路の第4の端子に現れる出力信号を合算する合算回路と、
この合算回路の出力信号と所定の参照信号とを比較するセンス回路と、
前記参照信号を記憶する第2のメモリ領域とを具備してなり、
前記演算回路は、前記トリミング用トランジスタを通じて入力される前記経時変化デバイスの出力信号と、前記第1のメモリ領域に記憶された信号レベルとを比較し、出力信号が信号レベルで規定される範囲外の場合に、前記トリミング用トランジスタをオフするために該トリミング用トランジスタの第1のゲートに対し電荷の注入又は放出を行うことを特徴とする半導体集積回路。 - 前記経時変化デバイスは、前記基板上に前記トリミング用トランジスタと同じ構成に形成され、該経時変化デバイスの第1及び第2の拡散層の一方はトリミング用トランジスタと共用され、該経時変化デバイスの第1のゲート絶縁膜の膜厚はトリミング用トランジスタの第1のゲート絶縁膜よりも薄いことを特徴とする請求項1記載の半導体集積回路。
- 電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する20個以上の経時変化デバイスと、
これらの経時変化デバイスに対応して複数個設けられ、半導体基板上に絶縁膜を介してゲートを有し、ゲートを挟んで第1及び第2の拡散層を有し、第1の拡散層が前記経時変化デバイスの出力端子と電気的に接続されたトリミング用トランジスタと、
これらのトリミング用トランジスタに対応して複数個設けられ、第1〜第4の端子を有し、トリミング用トランジスタの第2の拡散層が第1の端子と電気的に接続され、トリミング用トランジスタのゲートが第2の端子と電気的に接続された演算回路と、
これらの演算回路の第3の端子に電気的に接続され、所定の信号レベルを記憶した第1のメモリ領域と、
前記演算回路の第4の端子と電気的に接続され、各々の演算回路の第4の端子に現れる出力信号を合算する合算回路と、
この合算回路の出力信号と所定の参照信号とを比較するセンス回路と、
前記参照信号を記憶する第2のメモリ領域とを具備してなり、
前記演算回路は、前記トリミング用トランジスタを通じて入力される前記経時変化デバイスの出力信号と、前記第1のメモリ領域に記憶された信号レベルとを比較し、出力信号が信号レベルで規定される範囲外の場合に、前記演算回路の第1の端子若しくは第2の端子と前記トリミング用トランジスタとの電気的接続、又は前記演算回路の第4の端子と前記合算回路との電気的接続を物理的に切断することを特徴とする半導体集積回路。 - 電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する20個以上の経時変化デバイスと、
これらの経時変化デバイスに対応して複数個設けられ、第1〜第3の端子を有し、前記経時変化デバイス出力端子と第1の端子とが電気的に接続された演算回路と、
これらの演算回路の第2の端子に電気的に接続され、所定の信号レベルを記憶した第1のメモリ領域と、
前記演算回路の第3の端子と電気的に接続され、各々の演算回路の第3の端子に現れる出力信号を合算する合算回路と、
この合算回路の出力信号と所定の参照信号とを比較するセンス回路と、
前記参照信号を記憶する第2のメモリ領域とを具備してなり、
前記演算回路は、前記経時変化デバイスの出力信号と前記第1のメモリ領域に記憶された信号レベルとを比較し、出力信号が信号レベルで規定される範囲外の場合に、前記演算回路の第1の端子と前記経時変化デバイスとの電気的接続、又は前記演算回路の第3の端子と前記合算回路との電気的接続を切断することを特徴とする半導体集積回路。 - 電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する20個以上の経時変化デバイスと、
これらの経時変化デバイスに対応して複数個設けられ、半導体基板上に絶縁膜を介してゲートを有し、ゲートを挟んで第1及び第2の拡散層を有し、第1の拡散層が前記経時変化デバイスの出力端子と電気的に接続されたトリミング用トランジスタと、
これらのトリミング用トランジスタに対応して複数個設けられ、第1〜第4の端子を有し、トリミング用トランジスタの第2の拡散層が第1の端子と電気的に接続され、トリミング用トランジスタのゲートが第2の端子と電気的に接続された演算回路と、
これらの演算回路の第3の端子に電気的に接続され、所定の信号レベルを記憶した第1のメモリ領域と、
前記演算回路の第4の端子と電気的に接続され、各々の演算回路の第4の端子に現れる出力信号を合算する合算回路と、
この合算回路の出力信号と所定の参照信号とを比較するセンス回路と、
前記参照信号を記憶する第2のメモリ領域と、
前記トリミング用トランジスタを通じて前記演算回路に入力される前記経時変化デバイスの出力信号と前記第1のメモリ領域に記憶された信号レベルとを前記演算回路が比較した結果を記憶する第3のメモリ領域と、
を具備してなり、
前記合算回路から合算電流を読み出す際に、前記第3のメモリ領域の記憶内容に応じて前記トリミング用トランジスタをオフすることを特徴とする半導体集積回路。 - 前記経時変化デバイスの出力が前記第1のメモリ領域に記憶された所定の信号レベルに達するまでの時間を前記経時変化デバイスの寿命と定義し、前記合算回路で合算された出力が前記第2のメモリ領域に記憶された参照信号のレベルに達するまでの時間を前記経時変化回路の寿命と定義したときに、前記第1のメモリ領域に記憶する所定の信号レベルを調節することによって、前記経時変化回路の寿命を制御することを特徴とする請求項1〜5の何れかに記載の半導体集積回路。
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