JP4686310B2 - 固体撮像装置 - Google Patents

Description

本発明は、光電変換により得られた信号電荷を順次転送する固体撮像装置に関する。

固体撮像装置の１つであるリニアイメージセンサは、複数の画素を線状に配置した画素列を備える。各画素で光電変換により発生した信号電荷は、シフトゲートを介して複数の転送電極からなるＣＣＤレジスタに移送される。１つの画素に対しては、相補の転送クロックが印加される２つの転送電極が割り当てられる（例えば、特許文献１参照。）。ＣＣＤレジスタの出力段には、信号電荷を蓄積する浮遊拡散領域が設けられる。通常（最大）解像度よりも解像度を低下させた低解像度時には、ＣＣＤレジスタの動作周波数を増加させて、浮遊拡散領域で信号電荷が合成される。浮遊拡散領域に蓄積された複数画素分の信号電荷をまとめてサンプリングすることで低解像度動作が実現される。

したがって、仮に解像度を通常解像度の１／２及び１／４にすると、ＣＣＤレジスタの動作周波数はそれぞれ２倍及び４倍となり、高速駆動には不向きであり、サンプリング期間も短くなる。よって、低解像度時における動作速度を向上させることには限界がある。また、浮遊拡散領域で信号電荷を合成するため、各画素からの信号電荷を浮遊拡散領域に転送する際、ノイズ成分となる暗時出力成分が累積加算され、Ｓ／Ｎ比が劣化する。更に、ＣＣＤレジスタの転送段数が多いために転送電極間のカップリング容量が大きいので、ＣＣＤレジスタに対して高いクロック振幅を供給することが必要である。
特開２００４−３４２７４６号公報

本発明は、低解像度時における動作速度を向上させることが可能な固体撮像装置を提供する。

本発明の一態様によれば、一定方向に配列され、光電変換により信号電荷を発生する複数の画素を含む第１画素列と、第１画素列と並行に配列され、第１画素列が発生した信号電荷を蓄積する複数の蓄積ゲートを含む第１蓄積ゲート列と、低解像度時において、第１蓄積ゲート列の各蓄積ゲートに蓄積された信号電荷のうちの少なくとも２つ毎に合成を行い、合成された信号電荷を順次転送する第１ＣＣＤレジスタとを備える固体撮像装置が提供される。

本発明によれば、低解像度時における動作速度を向上させることが可能な固体撮像装置を提供できる。

次に、図面を参照して、本発明の第１及び第２実施形態を説明する。以下の第１及び第２実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（第１実施形態）
本発明の第１実施形態に係る固体撮像装置は、図１に示すように、一定方向に配列され、光電変換により信号電荷を発生する複数の画素１１ａ，１１ｂ，・・・を含む第１画素列１ａと、第１画素列１ａと並行に配列され、信号電荷を蓄積する複数の蓄積ゲート３１ａ，３１ｂ，・・・を含む第１蓄積ゲート列３ａと、低解像度時において、第１蓄積ゲート列３ａの各蓄積ゲート３１ａ，３１ｂ，・・・に蓄積された信号電荷のうちの少なくとも２つ毎に合成を行い、合成された信号電荷を順次転送する第１ＣＣＤレジスタ５ａとを備える。ここで「一定方向」とは、例えば図１に示す固体撮像素子部１０ａとしてラインセンサを用いる場合には主走査方向を意味する。「低解像度時」とは、例えば通常の（最大の）解像度の１／２ｎ（ｎ；１以上の整数）の解像度、即ち通常解像度の１／２，１／４，１／８，・・・の解像度での動作を意味する。尚、以下の第１実施形態においては、通常解像度、１／２解像度、及び１／４解像度の各動作を実行する場合について説明する。尚、図１に示す各ブロック（部材）中に記載された各符号は、各ブロックに印加されるパルス（信号）名を示している。

更に、図１に示す固体撮像素子部１０ａは、第１画素列１ａと第１蓄積ゲート列３ａとの間に配置された第１シフトゲート２ａと、第１蓄積ゲート列３ａと第１ＣＣＤレジスタ５ａの間に配置された第１バリアゲート４ａと、第１ＣＣＤレジスタ５ａの端部に配置された電荷検出部５０ａとを更に備える。第１シフトゲート２ａは、シフトゲート制御パルスＳＨに応じて、第１画素列１ａが発生した複数の信号電荷Ｓ１，Ｓ２，・・・を、第１蓄積ゲート列３ａにシフトする。シフトゲート制御パルスＳＨにより、第１画素列１ａから第１蓄積ゲート列３ａへ信号電荷を移送するタイミングが制御される。電荷検出部５０ａは、第１ＣＣＤレジスタ５ａが転送した信号電荷を検出する。

第１及び第５蓄積ゲート３１ａ及び３１ｅは、第１蓄積ゲート制御パルスＳＴ１に応じて、第１画素列１ａから信号電荷を読み出し、第１ＣＣＤレジスタ５ａへ信号電荷を移送する。第２及び第６蓄積ゲート３１ｂ及び３１ｆは、第２蓄積ゲート制御パルスＳＴ２に応じて、第１画素列１ａから信号電荷を読み出し、第１ＣＣＤレジスタ５ａへ信号電荷を移送する。第３及び第７蓄積ゲート３１ｃ及び３１ｇは、第３蓄積ゲート制御パルスＳＴ３に応じて、第１画素列１ａから信号電荷を読み出し、第１ＣＣＤレジスタ５ａへ信号電荷を移送する。第４及び第８蓄積ゲート３１ｄ及び３１ｈは、第４蓄積ゲート制御パルスが供給ＳＴ４に応じて、第１画素列１ａから信号電荷を読み出し、第１ＣＣＤレジスタ５ａへ信号電荷を移送する。よって、第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４により、第１蓄積ゲート列３ａの各蓄積ゲート３１ａ，３１ｂ，・・・に蓄積された各信号電荷のいずれを第１ＣＣＤレジスタ５ａに移送するかが選択される。

第１バリアゲート４ａは、バリアゲート制御パルスＢＧに応じて、第１蓄積ゲート列３ａから第１ＣＣＤレジスタ５ａへ信号電荷を移送するタイミングを制御すると共に、第１ＣＣＤレジスタ５ａから第１蓄積ゲート列３ａに向けて信号電荷が転送されることのないように制御する。

また、第１ＣＣＤレジスタ５ａは、複数の転送電極５１ａ〜５１ｃ及び複数の合成電極５６ａ，５６ｂ，・・・を備える。第１及び第３転送電極５１ａ及び５１ｃには、第２転送制御クロックＰ２が供給される。第２転送電極５１ｂには第１転送制御クロックＰ１が供給される。

第１合成電極５６ａ、第３合成電極５６ｃ、・・・には第１転送制御クロックＰ１が供給される。第２合成電極５６ｂ、第４合成電極５６ｄ、・・・には第２転送制御クロックＰ２が供給される。尚、第１及び第２転送制御クロックＰ１及びＰ２は、互いに逆位相（相補）の関係となる。

一例として、第１転送制御クロックＰ１がハイ（Ｈ）レベル、且つ第２転送制御クロックＰ２がロウ（Ｌ）レベルの場合、第４合成電極５６ｄ下の領域から第３合成電極５６ｃ下の領域へ信号電荷が転送される。また、第２合成電極５６ｂ下の領域から第１合成電極５６ａ下の領域へ信号電荷が転送される。第３転送電極５１ｃ下の領域から第２転送電極５１ｂ下の領域へ信号電荷が転送される。

これに対して、第１転送制御クロックＰ１がＬレベル、且つ第２転送制御クロックＰ２がＨレベルの場合、第３合成電極５６ｃ下の領域から第２合成電極５６ｂ下の領域へ信号電荷が転送される。第１合成電極５６ａ下の領域から第３転送電極５１ｃ下の領域へ信号電荷が転送される。第２転送電極５１ｂ下の領域から第１転送電極５１ａ下の領域へ信号電荷が転送される。

この結果、第１ＣＣＤレジスタ５ａは、第１及び第２転送制御クロックＰ１及びＰ２に同期して、信号電荷を電荷検出部５０ａまで転送する。電荷検出部５０ａは、最終段ゲート５５ａ、浮遊拡散領域５２、リセットゲート５３、及びリセットドレイン領域５４を備える。最終段ゲート５５ａは、第１転送制御クロックＰ１と位相の等しい最終段ゲート制御パルスＰＡに応じて、浮遊拡散領域５２に信号電荷を注入する。

リセットゲート５３は、リセットパルスＲＳに応じて、浮遊拡散領域５２から信号電荷の読み出し（サンプリング）後に、浮遊拡散領域５２に残存する信号電荷をリセットドレイン領域５４に移送して、浮遊拡散領域５２をリセットする。浮遊拡散領域５２に蓄積された信号電荷は、図２に示す出力アンプ１０２を介し、出力信号ＯＳとして例えばメモリ１０３に順次送出されて保存される。

尚、上述した第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４、シフトゲート制御パルスＳＨ、バリアゲート制御パルスＢＧ、第１転送制御クロックＰ１、第２転送制御クロックＰ２、最終段ゲート制御パルスＰＡ、及びリセットパルスＲＳは、例えば図２に示す制御部１０１により供給される。

次に、通常解像度、１／２解像度、及び１／４解像度の各動作の概要を説明する。但し、図１に示す複数の画素１１ａ，１１ｂ，・・・、複数の蓄積ゲート３１ａ，３１ｂ，・・・、及び複数の合成電極５６ａ，５６ｂ，・・・については、説明の簡略化のため、第１〜第４画素１１ａ〜１１ｄ、第１〜第４蓄積ゲート３１ａ〜３１ｄ、第１及び第２合成電極５６ａ及び５６ｂを例に説明する。

通常解像度、１／２解像度、及び１／４解像度のいずれの場合においても、第１〜第４画素１１ａ〜１１ｄが発生した第１〜第４信号電荷Ｓ１〜Ｓ４は、第１シフトゲート２ａを介して第１〜第４蓄積ゲート３１ａ〜３１ｄに移送されて一旦保持される。

通常解像度時には、第１〜第４蓄積ゲート３１ａ〜３１ｄに蓄積された第１〜第４信号電荷Ｓ１〜Ｓ４が順次転送される。即ち、第１蓄積ゲート３１ａ下の領域に蓄積された第１信号電荷Ｓ１が第１合成電極５６ａ下の領域に移送され、その後、第２蓄積ゲート３１ｂ下の領域に蓄積された第２信号電荷Ｓ２が第１合成電極５６ａ下の領域に移送される。次に第３蓄積ゲート３１ｃ下の領域に蓄積された第３信号電荷Ｓ３が第２合成電極５６ｂ下の領域に移送され、その後、第４蓄積ゲート３１ｄ下の領域に蓄積された第４信号電荷Ｓ４が第２合成電極５６ｂ下の領域に移送される。

一方、１／２解像度時には、第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域に蓄積された第１及び第２信号電荷Ｓ１及びＳ２が第１合成電極５６ａ下の領域に同時に移送されて合成される。その後、第３及び第４蓄積ゲート３１ｃ及び３１ｄ下の領域に蓄積された第３及び第４信号電荷Ｓ３及びＳ４が、第２合成電極５６ｂ下の領域に同時に移送されて合成される。合成された信号電荷は電荷検出部５０ａに向けて転送される。

更に、１／４解像度時には、第３及び第４蓄積ゲート３１ｃ及び３１ｄ下の領域に蓄積された第３及び第４信号電荷Ｓ３及びＳ４が、同時に第２合成電極５６ｂ下の領域に移送されて合成される。第２合成電極５６ｂにより合成された信号電荷は、第１合成電極５６ａ下の領域に転送される。その後、第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域に蓄積された第１及び第２信号電荷Ｓ１及びＳ２が、第１合成電極５６ａ下の領域に同時に移送される。この結果、第１〜第４信号電荷Ｓ１〜Ｓ４は、第１合成電極５６ａ下の領域ですべて合成されることとなる。合成された第１〜第４信号電荷Ｓ１〜Ｓ４は、電荷検出部５０ａに向けて転送される。

このように、低解像度時において、信号電荷を浮遊拡散領域５２で合成せずに、複数の合成電極５６ａ，５６ｂ，・・・下の領域で合成することにより、第１及び第２転送制御クロックＰ１及びＰ２のクロック周波数を変えることなく、高速で信号電荷を読み出すことが可能となる。

第１画素列１ａの複数の画素１１ａ，１１ｂ，・・・は、図３（ａ）に示すように、例えば、ｎ型半導体基板２０１上のｐ型半導体層２０２に燐（Ｐ）、アンチモン（Ｓｂ）、又はヒ素（Ａｓ）等のｎ型不純物をドープして形成されたｎ型半導体領域として構成される。各画素１１ａ，１１ｂ，・・・としては、ｐｎ接合ダイオード（フォトダイオード）等の光電変換素子が使用可能である。

ｐ型半導体層２０２の上にシリコン酸化膜等のゲート絶縁膜（図示せず）を設け、ゲート絶縁膜の上に第１シフトゲート２ａ、複数の蓄積ゲート３１ａ，３１ｂ，・・・、第１バリアゲート４ａ、複数の転送電極５１ａ〜５１ｂ，及び複数の合成電極５６ａ，５６ｂ，・・・が配置される。

第１シフトゲート２ａ、複数の蓄積ゲート３１ａ，３１ｂ，・・・、第１バリアゲート４ａ、複数の転送電極５１ａ〜５１ｂ，複数の合成電極５６ａ，５６ｂ，・・・、最終段ゲート５５ａ、及びリセットゲート５３のそれぞれの材料としては、ポリシリコン、シリサイド、又は金属等を用いることができる。

各画素１１ａ，１１ｂ，・・・としては、ｐｎ接合ダイオード（フォトダイオード）等の光電変換素子が使用可能である。尚、第１シフトゲート２ａ、複数の蓄積ゲート３１ａ，３１ｂ，・・・、第１バリアゲート４ａ、複数の転送電極５１ａ〜５１ｂ、複数の合成電極５６ａ，５６ｂ，・・・、最終段ゲート５５ａ、及びリセットゲート５３のそれぞれの材料としては、ポリシリコン、シリサイド、又は金属等を用いることができる。

画素１１ａにおいて光電変換により発生した第１信号電荷Ｓ１は、画素１１ａ自身のｎ型半導体領域がｐ型半導体層２０２に形成するポテンシャル井戸に蓄積される。他の画素１１ｂ，１１ｃ，・・・で発生した信号電荷Ｓ２，Ｓ３，・・・も同様である。

シフトゲート制御パルスＳＨ及び第１蓄積ゲート制御パルスＳＴ１がＨレベル時において、図３（ｂ）に示すように、静電誘導効果により、第１信号電荷Ｓ１が画素１１ａから第１蓄積ゲート３１ａ下の領域に移送される。

更に、第１蓄積ゲート制御パルスＳＴ１をＬレベルとし、バリアゲート制御パルスＢＧをＨレベルとし、第１転送制御クロックＰ１をＨレベルとすると、図３（ｃ）に示すように、第１信号電荷Ｓ１が、第１蓄積ゲート３１ａ下の領域から第１合成電極５６ａ下の領域に移送される。

また、電荷検出部５０ａは、図４（ａ）に示すように、ｐ型半導体層２０２の表面に設けたＭＯＳゲート構造の最終段ゲート５５ａ、ＭＯＳゲート構造の出力ゲート５７、ｎ型半導体領域からなる浮遊拡散領域５２、ＭＯＳゲート構造のリセットゲート５３、及びｎ型半導体領域からなるリセットドレイン領域５４を有する。尚、図４（ａ）においては、図３（ａ）と同様に、ｐ型半導体層２０２上に配置されるシリコン酸化膜等のゲート絶縁膜の図示を省略している。

最終段ゲート５５ａは、第１転送電極５１ａと出力ゲート５７との間に配置される。最終段ゲート５５ａは、図４（ｂ）〜（ｄ）に示すように、第１ＣＣＤレジスタ５ａを順次転送されてきた信号電荷を浮遊拡散領域５２に注入するタイミングを調整する。出力ゲート５７は、図４（ｄ）に示すように、第１転送電極５１ａ及び第２転送電極５１ｂを介して最終段ゲート５５ａ下の領域に転送された信号電荷を浮遊拡散領域５２に注入する。

浮遊拡散領域５２に注入された信号電荷は、電位変化として、図２に示す出力アンプ１０２に伝えられる。リセットゲート５３は、浮遊拡散領域５２をリース、リセットドレイン領域５４をドレインとするＭＯＳトランジスタのゲート電極である。リセットゲート５３にＨレベルのリセットパルスＲＳを印加することにより、浮遊拡散領域５２が所定電位に設定される。

次に、図５に示すタイムチャートを参照して、本発明の第１実施形態に係る固体撮像装置における通常解像度時の動作を説明する。但し、シフトゲート制御パルスＳＨの１周期分の動作について説明する。複数の画素１１ａ，１１ｂ，・・・、複数の蓄積ゲート３１ａ，３１ｂ，・・・、及び複数の合成電極５６ａ，５６ｂ，・・・に関しては、説明の簡略化のため、第１〜第８画素１１ａ〜１１ｈ、第１〜第８蓄積ゲート３１ａ〜３１ｈ、及び第１〜第４合成電極５６ａ〜５６ｄについて説明する。

時刻ｔ１において、図５（ｇ）に示す第１転送制御クロックＰ１がＨレベルに設定され、図５（ｈ）に示す第２転送制御クロックＰ２がＬレベルに設定される。時刻ｔ２において、図５（ｂ）〜（ｅ）に示す第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４がＨレベルに設定される。

時刻ｔ３において、図５（ａ）に示すシフトゲート制御パルスＳＨが立ち上がると、図１に示す第１〜第８画素１１ａ〜１１ｈから第１〜第８蓄積ゲート３１ａ〜３１ｈ下の領域に第１〜第８信号電荷Ｓ１〜Ｓ８が移送される。時刻ｔ４において、第１蓄積ゲート制御パルスＳＴ１がＨレベルからＬレベルに遷移する。時刻ｔ５において、図５（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート３１ａ下の領域から第１合成電極５６ａ下の領域へ第１信号電荷Ｓ１が移送される。

また、第５蓄積ゲート３１ｅ下の領域から第３合成電極５６ｃ下の領域へ信号電荷Ｓ５が移送される。時刻ｔ６〜ｔ７の期間においては、第１信号電荷Ｓ１及び第５信号電荷Ｓ５が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

時刻ｔ７において、第１転送制御クロックＰ１がＨレベルに設定され、第２転送制御クロックＰ２がＬレベルに設定される。時刻ｔ８において、第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４がＨレベルに設定される。

時刻ｔ９において、第２蓄積ゲート制御パルスＳＴ２がＨレベルからＬレベルに遷移する。時刻ｔ１０において、バリアゲート制御パルスＢＧが立ち上がると、第２蓄積ゲート３１ｂ下の領域から第１合成電極５６ａ下の領域へ第２信号電荷Ｓ２が移送される。

また、第６蓄積ゲート３１ｆ下の領域から第３合成電極５６ｃ下の領域へ第６信号電荷Ｓ６が移送される。時刻ｔ１１〜ｔ１２の期間においては、第２信号電荷Ｓ２及び第６信号電荷Ｓ６が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

時刻ｔ１２において、第１転送制御クロックＰ１がＬレベルに設定され、第２転送制御クロックＰ２がＨレベルに設定される。時刻ｔ１３において、第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４がＨレベルに設定される。

時刻ｔ１４において、第３蓄積ゲート制御パルスＳＴ３がＨレベルからＬレベルに遷移する。時刻ｔ１５において、バリアゲート制御パルスＢＧが立ち上がると、第３蓄積ゲート３１ｃ下の領域から第２合成電極５６ｂ下の領域へ第３信号電荷Ｓ３が移送される。

また、第７蓄積ゲート３１ｇ下の領域から第４合成電極５６ｄ下の領域へ第７信号電荷Ｓ７が移送される。時刻ｔ１６〜ｔ１７の期間においては、第３信号電荷Ｓ３及び第７信号電荷Ｓ７が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

時刻ｔ１７において、第１転送制御クロックＰ１がＬレベルに設定され、第２転送制御クロックＰ２がＨレベルに設定される。時刻ｔ１８において、第１〜第４蓄積ゲート制御パルスＳＴ１〜ＳＴ４がＨレベルに設定される。

時刻ｔ１９において、第４蓄積ゲート制御パルスＳＴ４がＨレベルからＬレベルに遷移する。時刻ｔ２０において、バリアゲート制御パルスＢＧが立ち上がると、第４蓄積ゲート３１ｄ下の領域から第２合成電極５６ｂ下の領域へ第４信号電荷Ｓ４が移送される。

また、第８蓄積ゲート３１ｈ下の領域から第４合成電極５６ｄ下の領域へ第８信号電荷Ｓ８が移送される。時刻ｔ２１〜ｔ２２の期間においては、第４信号電荷Ｓ４及び第８信号電荷Ｓ８が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

次に、図６に示すタイムチャートを参照して、本発明の第１実施形態に係る固体撮像装置における１／２解像度時の動作を説明する。但し、通常解像度時と同様の動作については重複する説明を省略する。

時刻ｔ４において、図６（ｂ）に示す第１蓄積ゲート制御パルスＳＴ１及び図６（ｃ）に示す第２蓄積ゲート制御パルスＳＴ２がＨレベルからＬレベルに遷移する。時刻ｔ５において、図６（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域から第１合成電極５６ａ下の領域へ第１及び第２信号電荷Ｓ１及びＳ２が移送される。この結果、第１及び第２信号電荷Ｓ１及びＳ２が第１合成電極５６ａ下の領域で合成され、合成電荷（Ｓ１＋Ｓ２）が生成される。

また、第５及び第６蓄積ゲート３１ｅ及び３１ｆ下の領域から第３合成電極５６ｃ下の領域へ第５及び第６信号電荷Ｓ５及びＳ６が移送される。よって、第５及び第６信号電荷Ｓ５及びＳ６が第３合成電極５６ｃ下の領域で合成され、合成電荷（Ｓ５＋Ｓ６）が生成される。時刻ｔ６〜ｔ７の期間においては、合成電荷（Ｓ１＋Ｓ２）及び合成電荷（Ｓ５＋Ｓ６）が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

時刻ｔ９において、図６（ｃ）に示す第３蓄積ゲート制御パルスＳＴ３及び図６（ｄ）に示す第４蓄積ゲート制御パルスＳＴ４がＨレベルからＬレベルに遷移する。時刻ｔ１０において、バリアゲート制御パルスＢＧが立ち上がると、第３及び第４蓄積ゲート３１ｃ及び３１ｄ下の領域から第２合成電極５６ｂ下の領域へ第３及び第４信号電荷Ｓ３及びＳ４が移送される。この結果、第３及び第４信号電荷Ｓ３及びＳ４が第２合成電極５６ｂ下の領域で合成され、合成電荷（Ｓ３＋Ｓ４）が生成される。

また、第７及び第８蓄積ゲート３１ｇ及び３１ｈ下の領域から第４合成電極５６ｄ下の領域へ第７及び第８信号電荷Ｓ７及びＳ８が移送される。よって、第７及び第８信号電荷Ｓ７及びＳ８が第４合成電極５６ｄ下の領域で合成され、合成電荷（Ｓ７＋Ｓ８）が生成される。時刻ｔ１１〜ｔ１２の期間においては、合成電荷（Ｓ３＋Ｓ４）及び合成電荷（Ｓ７＋Ｓ８）が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

次に、図７に示すタイムチャートを参照して、本発明の第１実施形態に係る固体撮像装置における１／４解像度時の動作を説明する。但し、通常解像度時と同様の動作については重複する説明を省略する。

時刻ｔ４において、図７（ｄ）及び（ｅ）に示す第３及び第４蓄積ゲート制御パルスＳＴ３及びＳＴ４がＨレベルからＬレベルに遷移する。時刻ｔ５において、図７（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第３及び第４蓄積ゲート３１ｃ及び３１ｄ下の領域から第２合成電極５６ｂ下の領域へ第３及び第４信号電荷Ｓ３及びＳ４が移送される。この結果、第３及び第４信号電荷Ｓ３及びＳ４が第２合成電極５６ｂ下の領域で合成され、合成電荷（Ｓ３＋Ｓ４）が生成される。

また、第７及び第８蓄積ゲート３１ｇ及び３１ｈ下の領域から第４合成電極５６ｄ下の領域へ第７及び第８信号電荷Ｓ７及びＳ８が移送される。よって、第７及び第８信号電荷Ｓ７及びＳ８が第４合成電極５６ｄ下の領域で合成され、合成電荷（Ｓ７＋Ｓ８）が生成される。

時刻ｔ６において、図７（ｇ）に示す第１転送制御クロックＰ１がＬレベルからＨレベルに遷移し、図７（ｈ）に示す第２転送制御クロックＰ２がＨレベルからＬレベルに遷移する。したがって、第２合成電極５６ｂ下の合成電荷（Ｓ３＋Ｓ４）が第１合成電極５６ａ下の領域に移送される。第４合成電極５６ｄ下の合成電荷（Ｓ７＋Ｓ８）が第３合成電極５６ｃ下の領域に移送される。

時刻ｔ７において、第３及び第４蓄積ゲート制御パルスＳＴ３及びＳＴ４がＨレベルからＬレベルに遷移する。また、時刻ｔ７の時点では第１及び第２蓄積ゲート制御パルスＳＴ２はＬレベルに設定されている。時刻ｔ８において、バリアゲート制御パルスＢＧが立ち上がると、第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域から第１合成電極５６ａ下の領域へ第１及び第２信号電荷Ｓ１及びＳ２が移送される。この結果、第１及び第２信号電荷Ｓ１及びＳ２と、合成電荷（Ｓ３＋Ｓ４）とが、第１合成電極５６ａ下の領域で合成され、合成電荷（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）が生成される。

また、第５及び第６蓄積ゲート３１ｅ及び３１ｆ下の領域から第３合成電極５６ｃ下の領域へ第５及び第６信号電荷Ｓ５及びＳ６が移送される。よって、第５及び第６信号電荷Ｓ５及びＳ６と、合成電荷（Ｓ７＋Ｓ８）とが、第３合成電極５６ｃ下の領域で合成され、合成電荷（Ｓ５＋Ｓ６＋Ｓ７＋Ｓ８）が生成される。時刻ｔ９〜ｔ１０の期間においては、合成電荷（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）及び合成電荷（Ｓ５＋Ｓ６＋Ｓ７＋Ｓ８）が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ａに転送される。

次に、第１実施形態に係る固体撮像装置の効果を説明するために、第１実施形態に係る固体撮像装置の詳細な動作を比較例と比較して説明する。比較例に係る固体撮像装置としては、図１に示す第１蓄積ゲート列３ａ及び第１バリアゲート４ａを備えず、低解像度時に浮遊拡散領域５２で信号電荷を合成する構成を想定している。

通常解像度時の動作については、比較例とほぼ同様であるため、図８に示すタイムチャートを参照して、第１実施形態に係る固体撮像装置の詳細な動作について説明する。図８の時刻ｔ１〜ｔ２の期間において、図８（ｃ）に示すリセットパルスＲＳがＨレベルに設定される。リセットパルスＲＳがＨレベルに設定されると、図１に示す浮遊拡散領域５２に存在する信号電荷がリセットドレイン領域５４に移送される。時刻ｔ２〜ｔ３の期間は、サンプリングの行われる信号基準期間に相当する。信号基準期間においては、出力信号ＯＳが一定電位、例えば５Ｖ程度に設定される。時刻ｔ３〜ｔ４の期間は、サンプリングの行われる信号期間に相当する。

比較例の１／２解像度時における動作を図９のタイムチャートに示す。図９の時刻ｔ２〜ｔ３の期間が信号基準期間である。浮遊拡散領域で信号電荷の合成を行うために、図９（ｄ）の時刻ｔ２〜ｔ３の期間において浮遊拡散領域に蓄積された信号電荷に対して、時刻ｔ４〜ｔ５の期間に信号電荷を合成する。図９（ｃ）に示すリセットパルスＲＳの１周期内に２画素分の信号電荷の合成を行うことが要求されるため、図９（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２は、図８（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２の２倍の周波数に設定される。

一方、本発明の第１実施形態に係る固体撮像装置の１／２解像度時における動作を図１０に示す。図１０の時刻ｔ２〜ｔ３の期間が信号基準期間であり、時刻ｔ３〜ｔ４の期間が信号期間である。本発明の第１実施形態に係る固体撮像装置は、図１に示す複数の合成電極５６ａ，５６ｂ，・・・において２画素分の信号電荷の合成を行った後に電荷検出部５０ａに向けて転送を行う構成であるため、浮遊拡散領域５２で信号電荷の合成を行う必要がない。したがって、図１０（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２は、図８（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２と等しい周波数で良い。

更に、比較例の１／４解像度時における動作を図１１のタイムチャートに示す。図１１の時刻ｔ２〜ｔ３の期間が信号基準期間であり、時刻ｔ６〜ｔ７の期間が信号期間である。図１１（ｃ）に示すリセットパルスＲＳの１周期内に４画素分の信号電荷の合成を行うことが要求されるため、図１１（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２は、図８（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２の４倍の周波数に設定される。この結果、図１１（ｄ）に示すように、１／４解像度時においては、信号基準期間及び信号期間が非常に短くなっている。よって、サンプリングを高精度に行うことが困難である。

一方、本発明の第１実施形態に係る固体撮像装置の１／４解像度時における動作を図１２のタイムチャートに示す。図１２の時刻ｔ２〜ｔ３の期間が信号基準期間であり、時刻ｔ３〜ｔ４の期間が信号期間である。本発明の第１実施形態に係る固体撮像装置は、図１に示す複数の合成電極５６ａ，５６ｂ，・・・において４画素分の信号電荷の合成を行った後に電荷検出部５０ａに向けて転送を行う構成であるため、浮遊拡散領域５２で信号電荷の合成を行う必要がない。したがって、図１２（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２は、図８（ａ）及び（ｂ）に示す第１及び第２転送制御クロックＰ１及びＰ２と等しい周波数で良い。

このように、本発明の第１実施形態に係る固体撮像装置によれば、低解像度時において、信号電荷を浮遊拡散領域５２ではなく、第１ＣＣＤレジスタ５ａの複数の合成電極５６ａ、５６ｂ，・・・において合成することにより、第１及び第２転送制御クロックＰ１及びＰ２の周波数を増大させずに低解像度動作を実現できる。信号基準期間及び信号期間等のサンプリング期間も長く確保できるため、安定してサンプリング動作を行うことができる。また、複数の蓄積ゲート３１ａ，３１ｂ，・・・で信号電荷を保持できるため、第１ＣＣＤレジスタ５ａの転送段数も少なくでき、低いクロック振幅で信号電荷を転送することが可能になる。更に、ノイズ成分となる暗時出力成分が転送中に累積加算されず、Ｓ／Ｎ比が向上する。

（第２実施形態）
本発明の第２実施形態に係る固体撮像装置は、図１３に示すように、第２画素列１ｂ、第２シフトゲート２ｂ、第２蓄積ゲート列３ｂ、第２バリアゲート４ｂ、第２ＣＣＤレジスタ５ｂ、ドレイン領域６０、及びスイッチゲート５９を更に備える点が図１と異なる。その他の構成については、第１実施形態に係る固体撮像装置と同様である。

第２画素列１ｂは、例えば第１画素列１ａに隣接して配置される。第２蓄積ゲート列３ｂは第２画素列１ｂと並行配列される。第２シフトゲート２ｂは、第２画素列１ｂと第２蓄積ゲート列３ｂとの間に配置される。ドレイン領域６０は、第２ＣＣＤレジスタ５ｂの端部から分岐して設けられる。スイッチゲート５９は、ドレイン領域６０と第２ＣＣＤレジスタ５ｂの端部との間に設けられる。尚、電荷検出部５０ｂは、第１及び第２ＣＣＤレジスタ５ａ及び５ｂのそれぞれの端部を集合する方向に配置される。

更に、第２画素列１ｂは、第１画素列１ａの各画素１１ａ，１１ｃ，・・・と１／２ピッチずれるように配列された複数の画素１１ｂ，１１ｄ，・・・を含む。第２蓄積ゲート列３ｂは、第２画素列１ｂが発生した信号電荷を蓄積する複数の蓄積ゲート３２ａ，３２ｂ，・・・を含む。第２シフトゲート２ｂは、シフトゲート制御パルスＳＨに応じて、第２画素列１ｂが発生した信号電荷を第２蓄積ゲート列３ｂにシフトする。第２ＣＣＤレジスタ５ｂは、低解像度時において、第２蓄積ゲート列３ｂの各蓄積ゲートに蓄積された信号電荷のうちの少なくとも２つ毎に合成を行い、合成された信号電荷を順次転送する。電荷検出部５０ｂは、第１及び第２ＣＣＤレジスタ５ａ及び５ｂを介して転送された信号電荷を選択的に検出する。ドレイン領域６０は、第２画素列１ｂの各画素で発生した信号電荷を吸収する。スイッチゲート５９は、低解像度時において、第２画素列１ｂの各画素で発生した信号電荷をドレイン領域６０に注入する。

電荷検出部５０ｂは、第１最終段ゲート５５ａ、第２最終段ゲート５５ｂ、浮遊拡散領域５２、リセットゲート５３、及びリセットドレイン領域５４を備える。第１最終段ゲート５５ａには、第１転送制御クロックＰ１と位相の等しい第１最終段ゲート制御パルスＰＡが供給される。第２最終段ゲート５５ｂには、第２転送制御クロックＰ２と位相の等しい第２最終段ゲート制御パルスＰＢが供給される。通常解像度においては、第１及び第２最終段ゲート５５ａ及び５５ｂが浮遊拡散領域５２に交互に信号電荷を注入する。

第２ＣＣＤレジスタ５ｂは、複数の転送電極５７ａ〜５７ｄ及び複数の合成電極５８ａ，５８ｂ，・・・を備える。第２ＣＣＤレジスタ５ｂの複数の転送電極５７ａ〜５７ｄの個数は、第１ＣＣＤレジスタ５ａの複数の転送電極５１ａ〜５１ｄより１つ多くしてある。転送電極を１つ多くすることで、第２ＣＣＤレジスタ５ｂの第１転送電極５７ａには第１転送制御クロックＰ１が供給され、第１ＣＣＤレジスタ５ａの第１転送電極５１ａには第２転送制御クロックＰ２が供給される。

図１３に示す固体撮像素子部１０ｂは、低解像度動作として、通常解像度の１／２，１／４，及び１／８の解像度での動作を実現する。低解像度時には、スイッチゲート５９が開いた状態となり、第２画素列１ｂで発生した信号電荷Ｓ２，Ｓ４，・・・はすべてドレイン領域６０に吸収される。この結果、スイッチゲート５９を開くのみで１／２解像度の動作が実行される。

更に、スイッチゲート５９を開いた状態で、第１実施形態で説明した１／２及び１／４解像度の動作を行うことにより、図１３に示す固体撮像素子部１０ｂでは、１／４及び１／８解像度の動作が実現されることとなる。

図１４（ａ）は、図１３のＣ−Ｃ間の模式的な断面図である。図１４（ａ）においても、ｐ型半導体層２０２上に配置されるシリコン酸化膜等のゲート絶縁膜の図示を省略している。第２ＣＣＤレジスタ５ｂの第１転送電極５７ａと、ドレイン領域６０との間にスイッチゲート５９が配置されている。スイッチゲート５９には、低解像度時においてＨレベルの電圧が印加される。この結果、図１４（ｂ）及び（ｃ）に示すように、スイッチゲート５９にＨレベルの電圧が印加されている場合に、第２ＣＣＤレジスタ５ｂの第１転送電極５７ａ下の領域に存在する信号電荷は、スイッチゲート５９下の領域を介してドレイン領域６０に吸収される。

次に、図１５に示すタイムチャートを参照して、本発明の第２実施形態に係る固体撮像装置における通常解像度時の動作を説明する。但し、シフトゲート制御パルスＳＨの１周期分の動作について説明し、第１実施形態に係る固体撮像装置と同様の動作については重複する説明を省略する。

時刻ｔ３において、図１５（ａ）に示すシフトゲート制御パルスＳＨが立ち上がると、図１３に示す第１画素１１ａ、第３画素１１ｃ、・・・から第１蓄積ゲート列３ａの各蓄積ゲート３１ａ，３１ｂ，・・・下の領域に第１信号電荷Ｓ１、第３信号電荷Ｓ３、・・・が移送される。同様に、第２画素１１ｂ、第４画素１１ｄ、・・・から第２蓄積ゲート列３ｂの各蓄積ゲート３２ａ，３２ｂ，・・・下の領域に第２信号電荷Ｓ２、第４信号電荷Ｓ４、・・・が移送される。

時刻ｔ５において、図１５（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート列３ａの第１蓄積ゲート３１ａ下の領域から第１ＣＣＤレジスタ５ａの第１合成電極５６ａ下の領域へ第１信号電荷Ｓ１が移送される。第１蓄積ゲート列３ａの第５蓄積ゲート３１ｅ下の領域から第１ＣＣＤレジスタ５ａの第３合成電極５６ｃ下の領域へ第９信号電荷Ｓ９が移送される。

また、第２蓄積ゲート列３ｂの第１蓄積ゲート３２ａ下の領域から第２ＣＣＤレジスタ５ｂの第１合成電極５８ａ下の領域へ第２信号電荷Ｓ２が移送される。第２蓄積ゲート列３ｂの第５蓄積ゲート３１ｅ下の領域から第１ＣＣＤレジスタ５ａの第３合成電極５６ｃ下の領域へ第１０信号電荷Ｓ１０が移送される。

時刻ｔ６〜ｔ７の期間においては、第１信号電荷Ｓ１、第２信号電荷Ｓ２、第９信号電荷Ｓ９、及び第１０信号電荷Ｓ１０が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

同様にして、時刻ｔ１１〜ｔ１２の期間においては、第３信号電荷Ｓ３、第４信号電荷Ｓ４、第１１信号電荷Ｓ１１、及び第１２信号電荷Ｓ１２が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

時刻ｔ１６〜ｔ１７の期間においては、第５信号電荷Ｓ５、第６信号電荷Ｓ６、第１３信号電荷Ｓ１３、及び第１４信号電荷Ｓ１４が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

時刻ｔ２１〜ｔ２２の期間においては、第７信号電荷Ｓ７、第８信号電荷Ｓ８、第１５信号電荷Ｓ１５、及び第１６信号電荷Ｓ１６が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

次に、図１６に示すタイムチャートを参照して、本発明の第２実施形態に係る固体撮像装置における１／２解像度時の動作を説明する。但し、第１実施形態に係る固体撮像装置と同様の動作については重複する説明を省略する。１／２解像度時においては、スイッチゲート５９にはＨレベルの電圧が印加される。

時刻ｔ３において、第１蓄積ゲート制御パルスＳＴ１がＨレベルからＬレベルに遷移する。時刻ｔ４において、図１６（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート列３ａの第１蓄積ゲート３１ａ下の領域から第１ＣＣＤレジスタ５ａの第１合成電極５６ａ下の領域へ第１信号電荷Ｓ１が移送される。第１蓄積ゲート列３ａの第５蓄積ゲート３１ｅ下の領域から第１ＣＣＤレジスタ５ａの第３合成電極５６ｃ下の領域へ第９信号電荷Ｓ９が移送される。

更に、第２蓄積ゲート列３ｂの第１蓄積ゲート３２ａ下の領域から第２ＣＣＤレジスタ５ｂの第１合成電極５８ａ下の領域へ第２信号電荷Ｓ２が移送される。第２蓄積ゲート列３ｂの第５蓄積ゲート３２ｅ下の領域から第２ＣＣＤレジスタ５ｂの第３合成電極５８ｃ下の領域へ第１０信号電荷Ｓ１０が移送される。

時刻ｔ５〜ｔ６の期間においては、第１信号電荷Ｓ１、第２信号電荷Ｓ２、第９信号電荷Ｓ９、及び第１０信号電荷Ｓ１０が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに向けて転送される。但し、第２信号電荷Ｓ２及び第１０信号電荷Ｓ１０は、第２ＣＣＤレジスタ５ｂの電荷検出部５０ｂ側の端部から分岐して設けられたドレイン領域６０に吸収されるため、電荷検出部５０ｂには到達しない。したがって、電荷検出部５０ｂには、第１信号電荷Ｓ１及び第９信号電荷Ｓ９が転送される。

同様にして、時刻ｔ１０〜ｔ１１の期間においては、第３信号電荷Ｓ３及び第１１信号電荷Ｓ１１が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。時刻ｔ１６〜ｔ１７の期間においては、第５信号電荷Ｓ５及び第１３信号電荷Ｓ１３が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。時刻ｔ２１〜ｔ２２の期間においては、第７信号電荷Ｓ７及び第１５信号電荷Ｓ１５が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

次に、図１７に示すタイムチャートを参照して、本発明の第２実施形態に係る固体撮像装置における１／４解像度時の動作を説明する。但し、第１実施形態に係る固体撮像装置と同様の動作については重複する説明を省略する。１／４解像度時においては、スイッチゲート５９にはＨレベルの電圧が印加される。

時刻ｔ４において、図１７（ｂ）に示す第１蓄積ゲート制御パルスＳＴ１及び図１７（ｃ）に示す第２蓄積ゲート制御パルスＳＴ２がＨレベルからＬレベルに遷移する。時刻ｔ５において、図１７（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート列３ａの第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域から第１ＣＣＤレジスタ５ａの第１合成電極５６ａ下の領域へ第１及び第３信号電荷Ｓ１及びＳ３が移送される。この結果、合成電荷（Ｓ１＋Ｓ３）が生成される。また、第１蓄積ゲート列３ａの第５及び第６蓄積ゲート３１ｅ及び３１ｆ下の領域から第１ＣＣＤレジスタ５ａの第３合成電極５６ｃ下の領域へ第９及び第１１信号電荷Ｓ９及びＳ１１が移送され、合成電荷（Ｓ９＋Ｓ１１）が生成される。

更に、第２蓄積ゲート列３ｂの第１及び第２蓄積ゲート３２ａ及び３２ｂ下の領域から第２ＣＣＤレジスタ５ｂの第１合成電極５８ａ下の領域へ第２及び第４信号電荷Ｓ２及びＳ４が移送され、合成電荷（Ｓ２＋Ｓ４）が生成される。第２蓄積ゲート列３ｂの第５及び第６蓄積ゲート３２ｅ及び３２ｆ下の領域から第２ＣＣＤレジスタ５ｂの第３合成電極５８ｃ下の領域へ第１０及び第１２信号電荷Ｓ１０及びＳ１２が移送され、合成電荷（Ｓ１０＋Ｓ１２）が生成される。

時刻ｔ６〜ｔ７の期間においては、合成電荷（Ｓ１＋Ｓ３）、（Ｓ９＋Ｓ１１）、（Ｓ２＋Ｓ４）、及び（Ｓ１０＋Ｓ１２）が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに向けて転送される。但し、合成電荷（Ｓ２＋Ｓ４）及び（Ｓ１０＋Ｓ１２）は、ドレイン領域６０に吸収されるため、電荷検出部５０ｂには到達しない。したがって、電荷検出部５０ｂには、合成電荷（Ｓ１＋Ｓ３）及び（Ｓ９＋Ｓ１１）が転送される。

同様にして、時刻ｔ１１〜ｔ１２の期間においては、合成電荷（Ｓ５＋Ｓ７）及び（Ｓ１３＋Ｓ１５）が、第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

次に、図１８に示すタイムチャートを参照して、本発明の第２実施形態に係る固体撮像装置における１／８解像度時の動作を説明する。但し、第１実施形態に係る固体撮像装置と同様の動作については重複する説明を省略する。１／８解像度時においては、スイッチゲート５９にはＨレベルの電圧が印加される。

時刻ｔ４において、図１８（ｄ）及び（ｅ）に示す第３及び第４蓄積ゲート制御パルスＳＴ３及びＳＴ４がＨレベルからＬレベルに遷移する。時刻ｔ５において、図１８（ｆ）に示すバリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート列３ａの第３及び第４蓄積ゲート３１ｃ及び３１ｄ下の領域から第１ＣＣＤレジスタ５ａの第２合成電極５６ｂ下の領域へ第５及び第７信号電荷Ｓ５及びＳ７が移送される。この結果、合成電荷（Ｓ５＋Ｓ７）が生成される。また、第１蓄積ゲート列３ａの第７及び第８蓄積ゲート３１ｇ及び３１ｈ下の領域から第１ＣＣＤレジスタ５ａの第４合成電極５６ｄ下の領域へ第１３及び第１５信号電荷Ｓ１３及びＳ１５が移送され、合成電荷（Ｓ１３＋Ｓ１５）が生成される。尚、第２蓄積ゲート列３ｂ及び第２ＣＣＤレジスタ５ｂにおいても同様に信号電荷の移送が行われるが、第２ＣＣＤレジスタ５ｂによる信号電荷の転送過程においてドレイン領域６０に吸収されるため、第２蓄積ゲート列３ｂ及び第２ＣＣＤレジスタ５ｂの動作については省略する。

時刻ｔ６において、第１ＣＣＤレジスタ５ａの第２合成電極５６ｂ下の合成電荷（Ｓ５＋Ｓ７）が第１合成電極５６ａ下の領域に移送される。第１ＣＣＤレジスタ５ａの第４合成電極５６ｄ下の合成電荷（Ｓ１３＋Ｓ１５）が第３合成電極５６ｃ下の領域に移送される。

時刻ｔ７において、第３及び第４蓄積ゲート制御パルスＳＴ３及びＳＴ４がＬレベルからＨレベルに遷移する。時刻ｔ８において、バリアゲート制御パルスＢＧが立ち上がると、第１蓄積ゲート列３ａの第１及び第２蓄積ゲート３１ａ及び３１ｂ下の領域から第１ＣＣＤレジスタ５ａの第１合成電極５６ａ下の領域へ第１及び第３信号電荷Ｓ１及びＳ３が移送される。この結果、第１及び第３信号電荷Ｓ１及びＳ３と、合成電荷（Ｓ５＋Ｓ７）とが、第１合成電極５６ａ下の領域で合成され、合成電荷（Ｓ１＋Ｓ３＋Ｓ５＋Ｓ７）が生成される。

また、第１蓄積ゲート列３ａの第５及び第６蓄積ゲート３１ｅ及び３１ｆ下の領域から第３合成電極５６ｃ下の領域へ第９及び第１１信号電荷Ｓ９及びＳ１１が移送される。よって、第９及び第１１信号電荷Ｓ９及びＳ１１と、合成電荷（Ｓ１３＋Ｓ１５）とが、第３合成電極５６ｃ下の領域で合成され、合成電荷（Ｓ９＋Ｓ１１＋Ｓ１３＋Ｓ１５）が生成される。時刻ｔ９〜ｔ１０の期間においては、合成電荷（Ｓ１＋Ｓ３＋Ｓ５＋Ｓ７）及び（Ｓ９＋Ｓ１１＋Ｓ１３＋Ｓ１５）が第１及び第２転送制御クロックＰ１及びＰ２に同期して電荷検出部５０ｂに転送される。

次に、図８に示すタイムチャートを参照して、第２実施形態に係る固体撮像装置の詳細な動作について説明する。図８の時刻ｔ１〜ｔ２の期間において、図８（ｃ）に示すリセットパルスＲＳがＨレベルに設定される。リセットパルスＲＳがＨレベルに設定されると、図１に示す浮遊拡散領域５２に存在する信号電荷がリセットドレイン領域５４に移送される。時刻ｔ２〜ｔ３の期間は、サンプリングの行われる信号基準期間に相当する。信号基準期間においては、出力信号ＯＳが一定電位、例えば５Ｖに設定される。時刻ｔ３〜ｔ４の期間は、サンプリングの行われる信号期間に相当する。

次に、図１９に示すタイムチャートは通常解像度時の動作を示し、図２０に示すタイムチャートは１／２解像度時の動作を示し、図２１に示すタイムチャートは１／４解像度時の動作を示し、図２２に示すタイムチャートは１／８解像度時の動作を示している。図１９〜図２２のいずれにおいても、時刻ｔ２〜ｔ３の期間が信号基準期間であり、時刻ｔ３〜ｔ４の期間が信号期間である。第１実施形態と同様に、図１９〜図２２においても、第１及び第２転送制御クロックＰ１及びＰ２は同一の周波数を使用できる。

このように、本発明の第２実施形態に係る固体撮像装置によれば、１／２解像度及び１／４解像度に加えて、１／８解像度での動作が実現できる。第１画素列１ａの各画素と第２画素列１ｂの各画素が互いに半画素分ずれるように配置されることで、通常解像度時において、画素と画素の間で解像度を得られなかった所を他の画素列の画素で補完することができるので均一に解像度が得られる。

（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上述した実施形態の説明においては、２つの蓄積ゲートに対して１つの合成電極を割り当てる一例を説明した。しかしながら、３つ以上の蓄積ゲートに対して１つの合成電極を割り当てる構成であっても良い。

第２実施形態においては、第１画素列１ａの各画素１１ａ，１１ｂ，・・・と１／２ピッチずらして配置された複数の画素１１ｂ，１１ｄ，・・・を具備する第２画素列１ｂを備える一例を説明した。即ち、第２実施形態においては２つの画素列を備える構成であるが、３つ以上の画素列を備える構成であっても良い。例えば、各画素を１／４ピッチずらした４つの画素列を備える構成であっても構わない。

尚、第１実施形態に係る固体撮像装置を用いてカラーリニアイメージセンサとするときは、例えばＲ・Ｇ・Ｂのカラーフィルターがそれぞれ載置された３個の固体撮像素子部１０ａが並列に配置される。それぞれの固体撮像素子部１０ａからは、各色の出力信号が出力されるので、カラーリニアイメージセンサとすることができる。カラーフィルターは、それぞれの固体撮像素子部１０ａの少なくとも第１画素列１ａ上に載置されていれば良い。同様に、第２実施形態に係る固体撮像装置をカラーリニアイメージセンサとしても良い。

このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の第１実施形態に係る固体撮像装置の固体撮像素子部の上面略図である。 本発明の第１実施形態に係る固体撮像装置の全体構成例を示すブロック図である。 図３（ａ）は図１のＡ−Ａ間の模式的な断面図であり、図３（ｂ）は図３（ａ）の断面図のポテンシャル図（その１）であり、図３（ｂ）は図３（ａ）の断面図のポテンシャル図（その２）である。 図４（ａ）は図１のＢ−Ｂ間の模式的な断面図であり、図４（ｂ）は図４（ａ）の断面図のポテンシャル図（その１）であり、図４（ｃ）は図４（ａ）の断面図のポテンシャル図（その２）であり、図４（ｃ）は図４（ａ）の断面図のポテンシャル図（その３）であり、図４（ｄ）は図４（ａ）の断面図のポテンシャル図（その４）である。 本発明の第１実施形態に係る固体撮像装置における通常解像度時の動作例を示すタイムチャートである。 本発明の第１実施形態に係る固体撮像装置における１／２解像度時の動作例を示すタイムチャートである。 本発明の第１実施形態に係る固体撮像装置における１／４解像度時の動作例を示すタイムチャートである。 本発明の第１実施形態に係る固体撮像装置における通常解像度時の詳細な動作例を示すタイムチャートである。 本発明の第１実施形態の比較例における１／２解像度時の動作例を示すタイムチャートである。 本発明の第１実施形態に係る固体撮像装置における１／２解像度時の詳細な動作例を示すタイムチャートである。 本発明の第１実施形態の比較例における１／４解像度時の動作例を示すタイムチャートである。 本発明の第１実施形態に係る固体撮像装置における１／４解像度時の詳細な動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置の固体撮像素子部の上面略図である。 図１４（ａ）は図１３のＣ−Ｃ間の模式的な断面図であり、図１４（ｂ）は図１４（ａ）の断面図のポテンシャル図（その１）であり、図１４（ｃ）は図１４（ａ）の断面図のポテンシャル図（その２）である。 本発明の第２実施形態に係る固体撮像装置における通常解像度時の動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／２解像度時の動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／４解像度時の動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／８解像度時の動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における通常解像度時の詳細な動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／２解像度時の詳細な動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／４解像度時の詳細な動作例を示すタイムチャートである。 本発明の第２実施形態に係る固体撮像装置における１／８解像度時の詳細な動作例を示すタイムチャートである。

符号の説明

１ａ…第１画素列
１ｂ…第２画素列
２ａ…第１シフトゲート
２ｂ…第２シフトゲート
３ａ…第１蓄積ゲート列
３ｂ…第２蓄積ゲート列
４ａ…第１バリアゲート
４ｂ…第２バリアゲート
５ａ…第１ＣＣＤレジスタ
５ｂ…第２ＣＣＤレジスタ
５０ａ，５０ｂ…電荷検出部
５９…スイッチゲート
６０…ドレイン領域

Claims (3)

1. 一定方向に配列され、光電変換により信号電荷を発生する複数の画素を含む第１画素列と、
   前記一定方向に配列され、前記第１画素列が発生した前記信号電荷を蓄積する複数の蓄積ゲートを含む第１蓄積ゲート列と、
   前記一定方向に配列され、低解像度時において、前記第１蓄積ゲート列の各蓄積ゲートに蓄積された前記信号電荷のうちの少なくとも２つ毎に合成を行い、合成された前記信号電荷を順次転送する第１ＣＣＤレジスタとを備え、
   前記第１ＣＣＤレジスタは、前記低解像度時としての１／２解像度時において、前記第１蓄積ゲート列の隣り合う２つの蓄積ゲートに蓄積された前記信号電荷を合成し、
   前記第１ＣＣＤレジスタは、前記低解像度時としての１／４解像度時において、前記第１蓄積ゲート列の隣り合う４つの蓄積ゲートのうち、隣り合う２つの蓄積ゲートに蓄積された前記信号電荷を合成して合成電荷を生成し、前記合成電荷を１段転送した後に、残る２つの蓄積ゲートに蓄積された前記信号電荷と前記合成電荷とを合成することを特徴とする固体撮像装置。
2. 前記第１画素列と前記第１蓄積ゲート列との間に配置され、前記第１画素列が発生した前記信号電荷を、前記第１蓄積ゲート列にシフトする第１シフトゲートと、
   前記第１蓄積ゲート列と前記第１ＣＣＤレジスタの間に配置され、前記第１蓄積ゲート列における信号電荷保持期間を制御する第１バリアゲートとを更に備えることを特徴とする請求項１に記載の固体撮像装置。
3. 一定方向に配列され、光電変換により信号電荷を発生する複数の画素を含む第１画素列と、
   前記一定方向に配列され、前記第１画素列が発生した前記信号電荷を蓄積する複数の蓄積ゲートを含む第１蓄積ゲート列と、
   前記一定方向に配列され、低解像度時において、前記第１蓄積ゲート列の各蓄積ゲートに蓄積された前記信号電荷のうちの少なくとも２つ毎に合成を行い、合成された前記信号電荷を順次転送する第１ＣＣＤレジスタと、
   前記一定方向に配列され、前記第１画素列の各画素と１／２ピッチずれるように配列された複数の画素を含む第２画素列と、
   前記一定方向に配列され、前記第２画素列が発生した信号電荷を蓄積する複数の蓄積ゲートを含む第２蓄積ゲート列と、
   前記一定方向に配列され、前記低解像度時において、前記第２蓄積ゲート列の各蓄積ゲートに蓄積された前記信号電荷のうちの少なくとも２つ毎に合成を行い、合成された前記信号電荷を順次転送する第２ＣＣＤレジスタと、
   前記第１及び第２ＣＣＤレジスタの端部を集合する方向に配置され、前記第１及び第２ＣＣＤレジスタにより転送された前記信号電荷を選択的に検出する電荷検出部と、
   前記第２ＣＣＤレジスタの前記電荷検出部側の端部から分岐して設けられ、前記第２画素列の各画素で発生した前記信号電荷を吸収するドレイン領域と、
   前記ドレイン領域と前記第２ＣＣＤレジスタの前記電荷検出部側の端部との間に設けられ、前記低解像度時において、前記第２画素列の各画素で発生した前記信号電荷を前記ドレイン領域に移送するスイッチゲートとを備え、
   前記第１ＣＣＤレジスタは、前記低解像度時としての１／４解像度時において、前記第１蓄積ゲート列の隣り合う２つの蓄積ゲートに蓄積された前記信号電荷を合成し、
   前記第１ＣＣＤレジスタは、前記低解像度時としての１／８解像度時において、前記第１蓄積ゲート列の隣り合う４つの蓄積ゲートのうち、隣り合う２つの蓄積ゲートに蓄積された前記信号電荷を合成して合成電荷を生成し、前記合成電荷を１段転送した後に、残る２つの蓄積ゲートに蓄積された前記信号電荷と前記合成電荷とを合成することを特徴とする固体撮像装置。

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