JP4646100B2 - チャージポンプフェイズロックループ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、全般的に、フェイズロックループ回路の提供、特に非安定モードを有するフェイズロックループの提供のための方法及び装置に関する。
【０００２】
【従来の技術】
フェイズロックループ回路は、通信及びネットワーキングシステムなどの多くの異なる応用において広範に使用されている。例えば、マイクロプロセッサチップは、オンチップクロック生成を必要とする。フェイズロックループは、基準クロック信号に対する合成クロック信号の正確な追跡とフェーズロックとを可能にする。
【０００３】
【発明が解決しようとする課題】
幾つかの先行技術のフェイズロックループは、アナログアルゴリズムに基づいて動作する。このようなシステムは非常に大きな位相エラーが発生しやすく、ランダムノイズから重大な影響を受ける。このようなシステムのアナログ特性のために、高集積化は困難である。また、Ｎ除算やエッジ登録などの機能を集積装置に与えることも困難である。また、アナログシステムは、システム内のランダム変動のために、フェーズロック喪失やフェーズロック獲得不能が起き易い。
【０００４】
他の先行技術のフェイズロックループは、デジタルアルゴリズムに基づいて動作する。このようなフェイズロックループ（ＰＬＬ）は、ミテル社が提供するＭＴ９０４２Ｂとして定義され、同社の出版物「デジタルスイッチング及びネットワーキングコンポーネント」の第II版に詳細が記述されている。ネットワーク同期が一時的に崩れると、ＭＴ９０４２Ｂが記憶技術に基づいてタイミング及び同期信号を提供する。記憶された値は、外部基準信号が有効で、クロックが同外部基準信号にロックされているとき、同期モード中に確定される。外部基準信号が失われた場合は、記憶された値が出力クロック信号の維持に使用される。
【０００５】
さらに、マツダ及びノガミ名義による米国特許番号５，８８３，５３３により、ＰＬＬ回路に接続された活性及びスペアクロック選択回路を有するデバイスを生成するクロック信号が開示されている。このＰＬＬ回路は、記憶技術に基づいているという点でＭＴ９０４２Ｂに類似した動作を行う。ＰＬＬ回路には、予め選択された時間間隔に対して選択回路から出力される信号を一時的に保持する保持回路が含まれる。
【０００６】
同様に、アンダーウッドによる米国特許番号５，９１０，７４０により、メモリを有するフェイズロックループが開示されている。このＰＬＬも、同期クロック信号のその基準クロック信号に対する高精度追跡及びフェーズロックを可能にする。
【０００７】
本発明の目的は、従来技術のＰＬＬと比較して、より遅いＰＬＬ出力における周波数移動プロセスを有するＰＬＬの提供である。
【０００８】
本発明に係るＰＬＬの利点としては、基準クロック信号が失われたときに、他のロジック及びメモリ装置を通じて障害報告を発行するために、ＰＬＬシステムにとって十分に長く安定したシステムクロックの動作が可能となることである。
【０００９】
【課題を解決するための手段】
本発明によれば、基準クロック信号を受信する入力ポートと、前記基準クロック信号の状況を検出し、基準クロックとしての前記基準クロック信号の適性を示す第１信号を供給する検出器と、出力ポートを有し、出力クロック信号の位相を変動させる駆動信号を供給し、第１信号を受信するチャージポンプ回路であって、基準クロック信号が基準クロックとして不適当であることを第１信号が入力ポートにおいて示すときは、一時的に出力ポートにおける高インピーダンスを提供するチャージポンプ回路と、フェイズロックを検出し、前記フェイズロックでないときに前記チャージポンプ回路がその出力ポートで高インピーダンスにならないようにノンロック信号を出力するロックインジケータと、を備えていることを特徴とする出力クロック信号供給用チャージポンプフェイズロックループ回路が提供される。
【００１０】
本発明によれば、さらに、出力ポートを有するチャージポンプ回路を含むフェーズロックループに非安定モードを提供する方法であって、入力ポートにおいて基準クロック信号を受信するステップと、基準クロック信号の品質レベルを確定するステップと、基準クロック信号が所定レベル未満の品質を有するときに、チャージポンプ回路に第１信号を供給するステップと、前記第１信号の受信に応じて前記チャージポンプ回路の出力ポートに一時的に高インピーダンスを供給するステップと、備え、前記基準クロック信号に相関する信号と出力クロック信号に相関する信号との間でロック状態が得られない場合は、フェイズロックインジケータにより、前記チャージポンプ回路が前記第１信号を受信しないようにすることを特徴とする方法が提供される。
【００１１】
【発明の実施の形態】
以下、本発明の例示的な実施の形態について、図面に従って説明する。
【００１２】
本発明による方法及び装置は２つのノード間のタイミング及び同期信号を提供する。クロック信号は、基準信号にフェーズロックされている。
【００１３】
図１に、基準クロック入力信号２を受信し、合成クロック出力信号１４を生成する先行技術のアナログフェイズロックループ回路１の略図を示す。アナログフェイズロックループ信号回路１は、基準クロック入力信号２及び合成クロック出力信号１４から引き出されたＮ回路１６による外部／分離除算により生成された分割クロック信号を受信する。位相検出器４の出力は、チャージポンプ６及びループフィルタ８により直列に処理され、その出力が電圧制御オシレータ（ＶＣＯ）１０を駆動する。ＶＣＯ１０の出力は、出力バッファ１２に結合されて合成クロック出力信号１４を発生する。アナログフェイズロックループ回路の使用は、しばしば大きな位相エラーを発生させ、ランダムノイズに大きく影響される。このような先行技術はそのアナログ的性質により、フェーズロックが失われ易く、時としてシステム内のランダム変動によりフェーズロックを獲得できない。
【００１４】
従来のデジタル周波数逓倍器は、通常オシレータ（ＶＣＯ）、位相／周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＰＦ）、及びフィードバックドライバ（ＤＩＶＭ）により構成される。オプションとして、直接逓倍器を組み込むこともある。
【００１５】
図２に、クロック入力信号２０（ＦＩＮ）を受信する従来のデジタルフェイズロックループ回路２１を示す。オプションとして、クロック入力信号２０は、基準信号２４（ＦＲＥＦ）発生のために分割クロック信号を生成するＮ回路２２による除算を通じて方向付けられる。基準信号２４（ＦＲＥＦ）は、位相／周波数検出器２６（ＰＦＤ）に入力され、周波数１（Ｖ１）として蓄積される。動作中は、ＰＦＤ２６がフェイズロックループ信号４０（ＦＤＩＶ）の位相／周波数を基準信号（ＦＲＥＦ）の位相／周波数と比較する。フェイズロックループ信号は、周波数２（Ｖ２）としてＰＦＤ２６に蓄積される。ＰＦＤ２６は次に、Ｖ１の位相とＶ２のそれを比較する。同比較に基づき、ＰＦＤ２６が、ＦＲＥＦ２４とＦＤＩＶ４０との間の位相／周波数の相違に従い、ＵＰ（アップ）又はＤＮ（ダウン）信号を供給する。無論、基準信号２４（ＦＲＥＦ）が一時的に失われた場合にも、ＵＰ又はＤＮ信号が生成される。
【００１６】
正常モードにおいては、ＦＲＥＦ２４とＦＤＩＶ４０との間の位相に相違がある間は、ＵＰ信号が続けて供給される。ＵＰ信号のパルス持続時間は位相の相違に比例する。ＰＦＤ２６により供給されるＵＰ信号は、チャージポンプ２８に印加される。チャージポンプ２８はＵＰ信号に従い、ループフィルタ３０（ＬＰＦ）と共にＶＣＯ３６の発振周波数制御のための電圧制御オシレータ（ＶＣＯ）制御電圧を供給する。チャージポンプ２８は、ＵＰ信号に従ってＬＰＦ３０に電荷を供給し又はＬＰＦ３０から電荷を取り出し、ＬＰＦ３０にＶＣＯ制御信号を発生させる。ＶＣＯ３６は、ＬＰＦ３０が供給するＶＣＯ制御電圧により変動する周波数を有する出力信号ＦＯＵＴ４２を供給するために発振する。Ｍ周波数除算器３８（ＤＩＶＭ）による除算が上記信号を受信し、その周波数をＭで除算してＰＦＤ２６に印加する信号ＦＤＩＶを発生する。ＶＣＯ３６は、基準周波数２４（ＦＲＥＦ）と周波数４０（ＦＤＩＶ）との間の比較に基づいて出力周波数４２（ＦＯＵＴ）を生成する。
【００１７】
基準信号２４（ＦＲＥＦ）が一時的に失われた場合、しばしばＰＬＬ回路の残留モードでの動作が提案される。通常、残留モードは、例えば２秒間ほどの短い時間の間に使用される。残留モードにおいては、タイミング及び同期信号は、クロック入力信号２０にロックされず、蓄積技術に基づいて動作する。蓄積値は、装置が正常モードにあり、クロック入力信号２０にロックされている間に確定される。従って、ＰＦＤ２６が基準信号２４（ＦＲＥＦ）を受信しない場合には、ＤＮ信号を供給する。ＰＦＤ２６により供給されたＤＮ信号は、抵抗３２及びコンデンサ３４に印加される。抵抗３２及びコンデンサ３４は、ＰＬＬ回路２１が正常モードで動作している間にチャージポンプ２８及びＬＰＦ３０により生成された蓄積制御電圧に基づいて制御電圧をＶＣＯ３６に供給する。残留モードにおいては、ＶＣＯ３６は、正常モードの動作中に確定された蓄積値から出力周波数（ＦＯＵＴ）を生成する。
【００１８】
図２に示すＰＬＬ回路２１等の従来のＰＬＬ回路においては、一旦基準クロック信号が失われると、位相／周波数検出器のＤＮ（ダウン）出力が活性化される。その動作は、ループフィルタコンデンサの放電に繋がる。最初のオーダーでは、ＰＬＬ出力において観察された時間に対する周波数微分は明確に下記等式で与えられる。
dFOUT／dt＝−(KVCO*IP)／C 等式（１）
以下に、従来のフェイズロックループ回路の動作を表す数値例を示す。
KVCO=VCOgain=200 MHz/V
IP=CPcurrent=100μA
C=LPFcap=200pF
dFOUT／dt=-100 MHz/μs
大幅により遅い周波数微分を得るために、本発明は上記等式中のＩPの項を漏洩電流（Ｉleak）と置き換える。基準クロック信号の喪失が検出された直後にチャージポンプを高インピーダンスモードに移行することにより上記目的が達成される。基準クロック信号とチャージポンプからの高インピーダンス出力の間には不要な遅延がないのが望ましい。本処理は、クロック入力信号１２０（ＦＩＮ）を受信する本発明に係るデジタルフェイズロックループ回路１５０のブロック図を提示する図３に示されている。オプションとして、クロック入力信号１２０は、基準信号１２４（ＦＲＥＦ）を発生する分割クロック信号を生成するＮ回路１２２による除算を通じて方向付けされる。基準信号１２４（ＦＲＥＦ）は、位相/周波数検出器１２６（ＰＦＤ）、チャージポンプ１２８、及びループフィルタ１３０に入力され、周波数１（Ｖ１）として蓄積される。動作中は、ＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０がフェーズロック信号１４０（ＦＤＩＶ）の位相／周波数を基準信号１２４（ＦＲＥＦ）の位相／周波数と比較する。位相クロック信号１４０（ＦＤＩＶ）は、周波数２（Ｖ２）としてＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０に蓄積される。ＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０は、次に周波数Ｖ１と周波数Ｖ２とを比較する。本比較に基づいて、ＰＦＤ１２６は、チャージポンプ１２８及びループフィルタ１３０と共に、ＶＣＯ１３６の発振を制御するための制御電圧を供給し、その後、出力信号１４２（ＦＯＵＴ）を供給する。チャージポンプ１２８は、ＬＰＦ１３０がＶＣＯ制御電圧を発生できるように、フェイズロックループ信号１４０（ＦＤＩＶ）に従ってＬＰＦ１３０に電荷を供給するか、又はＬＰＦ１３０から電荷を取り出す。ＶＣＯ１３６は、ＬＰＦ１３０により供給されたＶＣＯ制御電圧に従って変動する周波数を有する出力信号ＦＯＵＴ１２４信号を供給するために発振する。制御電圧は、信号ＦＲＥＦ１２４及び信号ＦＤＩＶ１４０間の位相／周波数相違又は基準信号１２４（ＦＲＥＦ）の一時的喪失に従って生成される。
【００１９】
オプションとして、基準信号１２４（ＦＲＥＦ）とフェイズロックループ信号１４０（ＦＤＩＶ）との比較が可能なように回路１３８による除算が使用される。Ｍ周波数除算器１３８（ＤＩＶＭ）による除算は、ＰＦＤ１２６に印加される信号ＦＤＩＶ１４０を発生するために、信号を受信してＭによりその周波数を除算する。ＶＣＯ１３６は、基準周波数１２４（ＦＲＥＦ）と周波数１４０（ＦＤＩＶ）との間の比較に基づいて出力周波数１４２（ＦＯＵＴ）を生成する。
【００２０】
Ｐステージシフトレジスタ又はＰカウンター１５６がチャージポンプ１２８及び／又はフェイズロックループ(ＰＬＬ)回路の位相周波数検出器１２６に付加されて、入力基準クロックが取り除かれた後でロックされた周波数値から出力クロックの十分な安定を保持すると同時に、十分な時間の間、例えば数百マイクロ秒間、有効性を保持する。本発明に従って、上記モードはフェイズロックループ（ＰＬＬ）非安定モード（ＦＲＭ）と呼ばれ、装置がＰＬＬの入力基準クロックの喪失を検出するとすぐに起動される。非安定モードが起動されると、チャージポンプが自動的に高インピーダンス状態、３状態に入り、従来のフェイズロックループ回路とは逆に出力周波数１４２（ＦＯＵＴ）のより遅い周波数移動をもたらす。本発明に係るＰＬＬ回路の利点は、アクシデントによるものか否かに関わらず基準クロックが突然取り除かれた場合、システムが他のロジック又はメモリ装置を通じて障害報告を発行できるように出力クロックが十分に安定しており、十分に長く走行することである。また、基準クロックが失われているため、クロックをその正しい周波数付近に保持するためにＶＣＯ１３６の高インピーダンス入力を使用してクロックのドリフトを制限する方法が有効である。無論、基準信号が全く存在しない場合は、位相アラインメントは関係ない。
【００２１】
本発明に係る実施の形態に基づいてより遅い周波数微分を得るために、上記の等式（１）内の項ＩＰが漏洩電流（Ｉleak）と入れ換えられる。これは、基準信号の喪失が検出されると直ちにチャージポンプが高インピーダンス状態に遷移することを意味している。主要な原理は、フィードバッククロック（ＦＤＩＶ）によりトグルされ、基準クロック（Ｆref）によりリセットされるＰステージシフトレジスタ又はカウンタ１６の採用である。基準クロックが消滅した場合、シフトレジスタはＰに依存して数クロックサイクル内にオーバフローする。これが発生すると、位相周波数検出器１２６／チャージポンプ１２８が高インピーダンス状態に入る。
【００２２】
一旦基準クロックが停止すると、同基準クロックの最終状態が正確に分からない場合、例えば１又は０であるとき、図３に示す全波整流器１５２（ＦＷＲ又は周波数倍増器）がオプションで使用でき、ＰＬＬ回路１５０に含まれる。
【００２３】
さらに、図３に示す回路がＰＬＬ回路１５０の一部としてのロックインジケータ１５４の使用を図示している。このようなロックインジケータはオプションで使用でき、本発明に係るＰＬＬ回路の適用が入力クロック信号１２０（ＦＩＮ）のより低い値への減少を必要としている場合に使用され、その後Ｐカウンタクロック１５６がそのリセットクロックよりも大幅に速くなるのを回避し、それにより偽の非安定モードの開始を防止できる。ロックインジケータが使用されると、非安定モードは、フェイズロックループ回路１５０が既にロックされている場合にのみ起動される。
【００２４】
Ｐステージシフトレジスタ１５６内のステージ数は、基準クロックの喪失を可能な限り早く検出するためには、できるだけ少ない方が望ましい。Ｐステージシフトレジスタ１５８内には、典型的には２つ又は３つのステージが組み込まれる。
【００２５】
図４に、出力クロック信号４３５を提供するチャージポンプフェイズロックループ回路４００を示す。基準クロック信号４１０は、出力ポート４１５においてチャージポンプフェイズロックループ回路４００に入力される。検出器４４０が基準クロック信号の状況を検出し、基準クロック信号４１０の基準クロックとしての適性を示す第１信号４４５を供給する。第１信号４４５は、入力ポート４１５においてチャージポンプフェイズロックループ回路４００に入力される。チャージポンプ回路４２０は、基準クロック信号４１０及び第１信号４４５を受信する。チャージポンプ回路４２０は、出力ポート４５０を有し、出力クロック信号４３５の位相を変更するための駆動信号を供給する。チャージポンプ回路４２０は、さらに第１信号４４５を受信し、第１信号４４５が入力ポート４１５において基準クロック信号４１０が基準クロックとしての使用に適さないことを示す場合には、出力ポートにおいて高インピーダンスを供給する。
【００２６】
電圧制御発振回路４３０は、チャージポンプ回路４２０から駆動信号を受信し、駆動信号に従って制御される発振周波数を有する出力クロック信号４３５を供給する。検出器４４０は、基準クロック信号を受信し、出力クロック信号４３５から導出される第１信号と基準クロック信号４１０との位相を比較して信号の位相アラインメントを示す比較結果を供給する。チャージポンプ回路４１０は、比較結果を受信し，受信した比較結果に従って駆動信号を供給する入力ポートを有する。
【００２７】
上記本発明の実施の形態は、同発明及び請求項に定義されている本発明の適用範囲及び精神から逸脱しない範囲で実施の形態に加えられた様々な修正、バリエーション、及び適用の例として意図されたものである。
【図面の簡単な説明】
【図１】 図１に、先行技術のアナログフェイズロックループ回路の略図を示す。
【図２】 図２に、先行技術のデジタルフェイズロックループ回路の略図を示す。
【図３】 図３に、本発明に係るデジタルフェイズロックループ回路の略図を示す。
【図４】 図４に、本発明に係るデジタルフェイズロックループ回路の略図を示す。
【発明の属する技術分野】
本発明は、全般的に、フェイズロックループ回路の提供、特に非安定モードを有するフェイズロックループの提供のための方法及び装置に関する。
【０００２】
【従来の技術】
フェイズロックループ回路は、通信及びネットワーキングシステムなどの多くの異なる応用において広範に使用されている。例えば、マイクロプロセッサチップは、オンチップクロック生成を必要とする。フェイズロックループは、基準クロック信号に対する合成クロック信号の正確な追跡とフェーズロックとを可能にする。
【０００３】
【発明が解決しようとする課題】
幾つかの先行技術のフェイズロックループは、アナログアルゴリズムに基づいて動作する。このようなシステムは非常に大きな位相エラーが発生しやすく、ランダムノイズから重大な影響を受ける。このようなシステムのアナログ特性のために、高集積化は困難である。また、Ｎ除算やエッジ登録などの機能を集積装置に与えることも困難である。また、アナログシステムは、システム内のランダム変動のために、フェーズロック喪失やフェーズロック獲得不能が起き易い。
【０００４】
他の先行技術のフェイズロックループは、デジタルアルゴリズムに基づいて動作する。このようなフェイズロックループ（ＰＬＬ）は、ミテル社が提供するＭＴ９０４２Ｂとして定義され、同社の出版物「デジタルスイッチング及びネットワーキングコンポーネント」の第II版に詳細が記述されている。ネットワーク同期が一時的に崩れると、ＭＴ９０４２Ｂが記憶技術に基づいてタイミング及び同期信号を提供する。記憶された値は、外部基準信号が有効で、クロックが同外部基準信号にロックされているとき、同期モード中に確定される。外部基準信号が失われた場合は、記憶された値が出力クロック信号の維持に使用される。
【０００５】
さらに、マツダ及びノガミ名義による米国特許番号５，８８３，５３３により、ＰＬＬ回路に接続された活性及びスペアクロック選択回路を有するデバイスを生成するクロック信号が開示されている。このＰＬＬ回路は、記憶技術に基づいているという点でＭＴ９０４２Ｂに類似した動作を行う。ＰＬＬ回路には、予め選択された時間間隔に対して選択回路から出力される信号を一時的に保持する保持回路が含まれる。
【０００６】
同様に、アンダーウッドによる米国特許番号５，９１０，７４０により、メモリを有するフェイズロックループが開示されている。このＰＬＬも、同期クロック信号のその基準クロック信号に対する高精度追跡及びフェーズロックを可能にする。
【０００７】
本発明の目的は、従来技術のＰＬＬと比較して、より遅いＰＬＬ出力における周波数移動プロセスを有するＰＬＬの提供である。
【０００８】
本発明に係るＰＬＬの利点としては、基準クロック信号が失われたときに、他のロジック及びメモリ装置を通じて障害報告を発行するために、ＰＬＬシステムにとって十分に長く安定したシステムクロックの動作が可能となることである。
【０００９】
【課題を解決するための手段】
本発明によれば、基準クロック信号を受信する入力ポートと、前記基準クロック信号の状況を検出し、基準クロックとしての前記基準クロック信号の適性を示す第１信号を供給する検出器と、出力ポートを有し、出力クロック信号の位相を変動させる駆動信号を供給し、第１信号を受信するチャージポンプ回路であって、基準クロック信号が基準クロックとして不適当であることを第１信号が入力ポートにおいて示すときは、一時的に出力ポートにおける高インピーダンスを提供するチャージポンプ回路と、フェイズロックを検出し、前記フェイズロックでないときに前記チャージポンプ回路がその出力ポートで高インピーダンスにならないようにノンロック信号を出力するロックインジケータと、を備えていることを特徴とする出力クロック信号供給用チャージポンプフェイズロックループ回路が提供される。
【００１０】
本発明によれば、さらに、出力ポートを有するチャージポンプ回路を含むフェーズロックループに非安定モードを提供する方法であって、入力ポートにおいて基準クロック信号を受信するステップと、基準クロック信号の品質レベルを確定するステップと、基準クロック信号が所定レベル未満の品質を有するときに、チャージポンプ回路に第１信号を供給するステップと、前記第１信号の受信に応じて前記チャージポンプ回路の出力ポートに一時的に高インピーダンスを供給するステップと、備え、前記基準クロック信号に相関する信号と出力クロック信号に相関する信号との間でロック状態が得られない場合は、フェイズロックインジケータにより、前記チャージポンプ回路が前記第１信号を受信しないようにすることを特徴とする方法が提供される。
【００１１】
【発明の実施の形態】
以下、本発明の例示的な実施の形態について、図面に従って説明する。
【００１２】
本発明による方法及び装置は２つのノード間のタイミング及び同期信号を提供する。クロック信号は、基準信号にフェーズロックされている。
【００１３】
図１に、基準クロック入力信号２を受信し、合成クロック出力信号１４を生成する先行技術のアナログフェイズロックループ回路１の略図を示す。アナログフェイズロックループ信号回路１は、基準クロック入力信号２及び合成クロック出力信号１４から引き出されたＮ回路１６による外部／分離除算により生成された分割クロック信号を受信する。位相検出器４の出力は、チャージポンプ６及びループフィルタ８により直列に処理され、その出力が電圧制御オシレータ（ＶＣＯ）１０を駆動する。ＶＣＯ１０の出力は、出力バッファ１２に結合されて合成クロック出力信号１４を発生する。アナログフェイズロックループ回路の使用は、しばしば大きな位相エラーを発生させ、ランダムノイズに大きく影響される。このような先行技術はそのアナログ的性質により、フェーズロックが失われ易く、時としてシステム内のランダム変動によりフェーズロックを獲得できない。
【００１４】
従来のデジタル周波数逓倍器は、通常オシレータ（ＶＣＯ）、位相／周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＰＦ）、及びフィードバックドライバ（ＤＩＶＭ）により構成される。オプションとして、直接逓倍器を組み込むこともある。
【００１５】
図２に、クロック入力信号２０（ＦＩＮ）を受信する従来のデジタルフェイズロックループ回路２１を示す。オプションとして、クロック入力信号２０は、基準信号２４（ＦＲＥＦ）発生のために分割クロック信号を生成するＮ回路２２による除算を通じて方向付けられる。基準信号２４（ＦＲＥＦ）は、位相／周波数検出器２６（ＰＦＤ）に入力され、周波数１（Ｖ１）として蓄積される。動作中は、ＰＦＤ２６がフェイズロックループ信号４０（ＦＤＩＶ）の位相／周波数を基準信号（ＦＲＥＦ）の位相／周波数と比較する。フェイズロックループ信号は、周波数２（Ｖ２）としてＰＦＤ２６に蓄積される。ＰＦＤ２６は次に、Ｖ１の位相とＶ２のそれを比較する。同比較に基づき、ＰＦＤ２６が、ＦＲＥＦ２４とＦＤＩＶ４０との間の位相／周波数の相違に従い、ＵＰ（アップ）又はＤＮ（ダウン）信号を供給する。無論、基準信号２４（ＦＲＥＦ）が一時的に失われた場合にも、ＵＰ又はＤＮ信号が生成される。
【００１６】
正常モードにおいては、ＦＲＥＦ２４とＦＤＩＶ４０との間の位相に相違がある間は、ＵＰ信号が続けて供給される。ＵＰ信号のパルス持続時間は位相の相違に比例する。ＰＦＤ２６により供給されるＵＰ信号は、チャージポンプ２８に印加される。チャージポンプ２８はＵＰ信号に従い、ループフィルタ３０（ＬＰＦ）と共にＶＣＯ３６の発振周波数制御のための電圧制御オシレータ（ＶＣＯ）制御電圧を供給する。チャージポンプ２８は、ＵＰ信号に従ってＬＰＦ３０に電荷を供給し又はＬＰＦ３０から電荷を取り出し、ＬＰＦ３０にＶＣＯ制御信号を発生させる。ＶＣＯ３６は、ＬＰＦ３０が供給するＶＣＯ制御電圧により変動する周波数を有する出力信号ＦＯＵＴ４２を供給するために発振する。Ｍ周波数除算器３８（ＤＩＶＭ）による除算が上記信号を受信し、その周波数をＭで除算してＰＦＤ２６に印加する信号ＦＤＩＶを発生する。ＶＣＯ３６は、基準周波数２４（ＦＲＥＦ）と周波数４０（ＦＤＩＶ）との間の比較に基づいて出力周波数４２（ＦＯＵＴ）を生成する。
【００１７】
基準信号２４（ＦＲＥＦ）が一時的に失われた場合、しばしばＰＬＬ回路の残留モードでの動作が提案される。通常、残留モードは、例えば２秒間ほどの短い時間の間に使用される。残留モードにおいては、タイミング及び同期信号は、クロック入力信号２０にロックされず、蓄積技術に基づいて動作する。蓄積値は、装置が正常モードにあり、クロック入力信号２０にロックされている間に確定される。従って、ＰＦＤ２６が基準信号２４（ＦＲＥＦ）を受信しない場合には、ＤＮ信号を供給する。ＰＦＤ２６により供給されたＤＮ信号は、抵抗３２及びコンデンサ３４に印加される。抵抗３２及びコンデンサ３４は、ＰＬＬ回路２１が正常モードで動作している間にチャージポンプ２８及びＬＰＦ３０により生成された蓄積制御電圧に基づいて制御電圧をＶＣＯ３６に供給する。残留モードにおいては、ＶＣＯ３６は、正常モードの動作中に確定された蓄積値から出力周波数（ＦＯＵＴ）を生成する。
【００１８】
図２に示すＰＬＬ回路２１等の従来のＰＬＬ回路においては、一旦基準クロック信号が失われると、位相／周波数検出器のＤＮ（ダウン）出力が活性化される。その動作は、ループフィルタコンデンサの放電に繋がる。最初のオーダーでは、ＰＬＬ出力において観察された時間に対する周波数微分は明確に下記等式で与えられる。
dFOUT／dt＝−(KVCO*IP)／C 等式（１）
以下に、従来のフェイズロックループ回路の動作を表す数値例を示す。
KVCO=VCOgain=200 MHz/V
IP=CPcurrent=100μA
C=LPFcap=200pF
dFOUT／dt=-100 MHz/μs
大幅により遅い周波数微分を得るために、本発明は上記等式中のＩPの項を漏洩電流（Ｉleak）と置き換える。基準クロック信号の喪失が検出された直後にチャージポンプを高インピーダンスモードに移行することにより上記目的が達成される。基準クロック信号とチャージポンプからの高インピーダンス出力の間には不要な遅延がないのが望ましい。本処理は、クロック入力信号１２０（ＦＩＮ）を受信する本発明に係るデジタルフェイズロックループ回路１５０のブロック図を提示する図３に示されている。オプションとして、クロック入力信号１２０は、基準信号１２４（ＦＲＥＦ）を発生する分割クロック信号を生成するＮ回路１２２による除算を通じて方向付けされる。基準信号１２４（ＦＲＥＦ）は、位相/周波数検出器１２６（ＰＦＤ）、チャージポンプ１２８、及びループフィルタ１３０に入力され、周波数１（Ｖ１）として蓄積される。動作中は、ＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０がフェーズロック信号１４０（ＦＤＩＶ）の位相／周波数を基準信号１２４（ＦＲＥＦ）の位相／周波数と比較する。位相クロック信号１４０（ＦＤＩＶ）は、周波数２（Ｖ２）としてＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０に蓄積される。ＰＦＤ１２６、チャージポンプ１２８、及びループフィルタ１３０は、次に周波数Ｖ１と周波数Ｖ２とを比較する。本比較に基づいて、ＰＦＤ１２６は、チャージポンプ１２８及びループフィルタ１３０と共に、ＶＣＯ１３６の発振を制御するための制御電圧を供給し、その後、出力信号１４２（ＦＯＵＴ）を供給する。チャージポンプ１２８は、ＬＰＦ１３０がＶＣＯ制御電圧を発生できるように、フェイズロックループ信号１４０（ＦＤＩＶ）に従ってＬＰＦ１３０に電荷を供給するか、又はＬＰＦ１３０から電荷を取り出す。ＶＣＯ１３６は、ＬＰＦ１３０により供給されたＶＣＯ制御電圧に従って変動する周波数を有する出力信号ＦＯＵＴ１２４信号を供給するために発振する。制御電圧は、信号ＦＲＥＦ１２４及び信号ＦＤＩＶ１４０間の位相／周波数相違又は基準信号１２４（ＦＲＥＦ）の一時的喪失に従って生成される。
【００１９】
オプションとして、基準信号１２４（ＦＲＥＦ）とフェイズロックループ信号１４０（ＦＤＩＶ）との比較が可能なように回路１３８による除算が使用される。Ｍ周波数除算器１３８（ＤＩＶＭ）による除算は、ＰＦＤ１２６に印加される信号ＦＤＩＶ１４０を発生するために、信号を受信してＭによりその周波数を除算する。ＶＣＯ１３６は、基準周波数１２４（ＦＲＥＦ）と周波数１４０（ＦＤＩＶ）との間の比較に基づいて出力周波数１４２（ＦＯＵＴ）を生成する。
【００２０】
Ｐステージシフトレジスタ又はＰカウンター１５６がチャージポンプ１２８及び／又はフェイズロックループ(ＰＬＬ)回路の位相周波数検出器１２６に付加されて、入力基準クロックが取り除かれた後でロックされた周波数値から出力クロックの十分な安定を保持すると同時に、十分な時間の間、例えば数百マイクロ秒間、有効性を保持する。本発明に従って、上記モードはフェイズロックループ（ＰＬＬ）非安定モード（ＦＲＭ）と呼ばれ、装置がＰＬＬの入力基準クロックの喪失を検出するとすぐに起動される。非安定モードが起動されると、チャージポンプが自動的に高インピーダンス状態、３状態に入り、従来のフェイズロックループ回路とは逆に出力周波数１４２（ＦＯＵＴ）のより遅い周波数移動をもたらす。本発明に係るＰＬＬ回路の利点は、アクシデントによるものか否かに関わらず基準クロックが突然取り除かれた場合、システムが他のロジック又はメモリ装置を通じて障害報告を発行できるように出力クロックが十分に安定しており、十分に長く走行することである。また、基準クロックが失われているため、クロックをその正しい周波数付近に保持するためにＶＣＯ１３６の高インピーダンス入力を使用してクロックのドリフトを制限する方法が有効である。無論、基準信号が全く存在しない場合は、位相アラインメントは関係ない。
【００２１】
本発明に係る実施の形態に基づいてより遅い周波数微分を得るために、上記の等式（１）内の項ＩＰが漏洩電流（Ｉleak）と入れ換えられる。これは、基準信号の喪失が検出されると直ちにチャージポンプが高インピーダンス状態に遷移することを意味している。主要な原理は、フィードバッククロック（ＦＤＩＶ）によりトグルされ、基準クロック（Ｆref）によりリセットされるＰステージシフトレジスタ又はカウンタ１６の採用である。基準クロックが消滅した場合、シフトレジスタはＰに依存して数クロックサイクル内にオーバフローする。これが発生すると、位相周波数検出器１２６／チャージポンプ１２８が高インピーダンス状態に入る。
【００２２】
一旦基準クロックが停止すると、同基準クロックの最終状態が正確に分からない場合、例えば１又は０であるとき、図３に示す全波整流器１５２（ＦＷＲ又は周波数倍増器）がオプションで使用でき、ＰＬＬ回路１５０に含まれる。
【００２３】
さらに、図３に示す回路がＰＬＬ回路１５０の一部としてのロックインジケータ１５４の使用を図示している。このようなロックインジケータはオプションで使用でき、本発明に係るＰＬＬ回路の適用が入力クロック信号１２０（ＦＩＮ）のより低い値への減少を必要としている場合に使用され、その後Ｐカウンタクロック１５６がそのリセットクロックよりも大幅に速くなるのを回避し、それにより偽の非安定モードの開始を防止できる。ロックインジケータが使用されると、非安定モードは、フェイズロックループ回路１５０が既にロックされている場合にのみ起動される。
【００２４】
Ｐステージシフトレジスタ１５６内のステージ数は、基準クロックの喪失を可能な限り早く検出するためには、できるだけ少ない方が望ましい。Ｐステージシフトレジスタ１５８内には、典型的には２つ又は３つのステージが組み込まれる。
【００２５】
図４に、出力クロック信号４３５を提供するチャージポンプフェイズロックループ回路４００を示す。基準クロック信号４１０は、出力ポート４１５においてチャージポンプフェイズロックループ回路４００に入力される。検出器４４０が基準クロック信号の状況を検出し、基準クロック信号４１０の基準クロックとしての適性を示す第１信号４４５を供給する。第１信号４４５は、入力ポート４１５においてチャージポンプフェイズロックループ回路４００に入力される。チャージポンプ回路４２０は、基準クロック信号４１０及び第１信号４４５を受信する。チャージポンプ回路４２０は、出力ポート４５０を有し、出力クロック信号４３５の位相を変更するための駆動信号を供給する。チャージポンプ回路４２０は、さらに第１信号４４５を受信し、第１信号４４５が入力ポート４１５において基準クロック信号４１０が基準クロックとしての使用に適さないことを示す場合には、出力ポートにおいて高インピーダンスを供給する。
【００２６】
電圧制御発振回路４３０は、チャージポンプ回路４２０から駆動信号を受信し、駆動信号に従って制御される発振周波数を有する出力クロック信号４３５を供給する。検出器４４０は、基準クロック信号を受信し、出力クロック信号４３５から導出される第１信号と基準クロック信号４１０との位相を比較して信号の位相アラインメントを示す比較結果を供給する。チャージポンプ回路４１０は、比較結果を受信し，受信した比較結果に従って駆動信号を供給する入力ポートを有する。
【００２７】
上記本発明の実施の形態は、同発明及び請求項に定義されている本発明の適用範囲及び精神から逸脱しない範囲で実施の形態に加えられた様々な修正、バリエーション、及び適用の例として意図されたものである。
【図面の簡単な説明】
【図１】 図１に、先行技術のアナログフェイズロックループ回路の略図を示す。
【図２】 図２に、先行技術のデジタルフェイズロックループ回路の略図を示す。
【図３】 図３に、本発明に係るデジタルフェイズロックループ回路の略図を示す。
【図４】 図４に、本発明に係るデジタルフェイズロックループ回路の略図を示す。
Claims (14)
- 基準クロック信号を受信する入力ポートと、
前記基準クロック信号の状況を検出し、基準クロックとしての前記基準クロック信号の適性を示す第１信号を供給する検出器と、
出力ポートを有し、出力クロック信号の位相を変動させる駆動信号を供給し、第１信号を受信するチャージポンプ回路であって、基準クロック信号が基準クロックとして不適当であることを第１信号が入力ポートにおいて示すときは、一時的に出力ポートにおける高インピーダンスを提供するチャージポンプ回路と、
フェイズロックを検出し、前記フェイズロックでないときに前記チャージポンプ回路がその出力ポートで高インピーダンスにならないようにノンロック信号を出力するロックインジケータと、
を備えていることを特徴とする出力クロック信号供給用チャージポンプフェイズロックループ回路。 - 基準クロック信号の状況が入力ポートにおける発振クロック信号の存在であり、そのような信号の不存在が、基準クロック信号が基準クロックとしての使用に不適当であることを示すことを特徴とする請求項１に記載のチャージポンプフェイズロックループ回路。
- 駆動信号を受信し、前記駆動信号に依存して制御される発振周波数を有する出力クロック信号を供給する電圧制御発振回路と、
基準クロック信号を受信し、出力クロック信号から導出されるフェイズロックループ信号と基準クロック信号との位相を相互に比較し、信号の位相アラインメントを示す比較結果を供給する位相周波数弁別器とを備え、
前記チャージポンプ回路は、前記比較結果を受信し、受信した比較結果に依存して駆動信号を提供する入力ポートを備えていることを特徴とする請求項１に記載のチャージポンプフェイズロックループ回路。 - 前記出力クロック信号を分周して得られる前記フェイズロックループ信号を供給するディバイダを備えていることを特徴とする請求項３に記載のチャージポンプフェイズロックループ回路。
- 基準クロックの発振によりリセットされ、現在の計数に依存して基準クロック信号の適性を示す第１信号を供給するカウンタであって、基準クロックが発振しているときに、不適当な基準クロック信号であることを第１信号が示した結果としてカウンタの計数値が計数閾値を超えて計数するように選択された周波数及び計数閾値の少なくとも一つにおいて動作し、前記カウンタの計数値が前記計数閾値を超える前に、前記基準クロック信号に基づいてカウンタの計数値をリセットすることにより適当な基準クロック信号であることを第１信号が示した結果として計数閾値未満に留まるカウンタを前記検出器が備えていることを特徴とする請求項１に記載のチャージポンプフェイズロックループ回路。
- 基準クロックの発振によりリセットされ、現在のシフト量に依存して基準クロック信号の適性を示す第１信号を供給するシフトレジスタであって、基準クロックが発振しているときに、不適当な基準クロック信号であることを第１信号が示した結果としてシフトレジスタのシフト量がシフト量閾値を超えてシフトするように選択された周波数及びシフト量閾値の少なくとも一つにおいて動作し、前記シフトレジスタのシフト量が前記シフト量閾値を超える前に、前記基準クロック信号に基づいてシフトレジスタのシフト量をリセットすることにより適当な基準クロック信号であることを第１信号が示した結果としてシフト量閾値未満に留まるシフトレジスタを前記検出器が備えていることを特徴とする請求項１に記載のチャージポンプフェイズロックループ回路。
- 出力ポートを有するチャージポンプ回路を含むフェーズロックループに非安定モードを提供する方法であって、
入力ポートにおいて基準クロック信号を受信するステップと、
基準クロック信号の品質レベルを確定するステップと、
基準クロック信号が所定レベル未満の品質を有するときに、一時的にチャージポンプ回路に第１信号を供給するステップと、
前記第１信号の受信に応じて前記チャージポンプ回路の出力ポートに高インピーダンスを供給するステップと、
を備え、
前記基準クロック信号に相関する信号と出力クロック信号に相関する信号との間でロック状態が得られない場合は、フェイズロックインジケータにより、前記チャージポンプ回路が前記第１信号を受信しないようにすることを特徴とする方法。 - 前記基準クロック信号の品質レベルを確定する前記ステップは、
発振信号内において発振を計数するステップと、
基準クロック信号に依存して前記カウンタをリセットするステップと、
前記カウンタが閾値計数に達したときに、基準クロック品質が所定レベル未満であることを確定するステップと、
を備えていることを特徴とする請求項７に記載の方法。 - 前記基準クロック信号の品質レベルを確定する前記ステップは、
前記カウンタが閾値計数未満であるときに、前記基準クロック信号が適当な基準クロック信号であることを確定するステップを備えていることを特徴とする請求項８に記載の方法。 - 前記基準クロック信号の品質レベルを確定する前記ステップは、
発振信号の周波数におけるシフトレジスタ内へ値をシフトするステップと、
基準クロック信号に依存してシフトレジスタをリセットするステップと、
前記値が所定量シフトされたときに、前記基準クロック品質が不適当であることを確定するステップと、
を備えていることを特徴とする請求項７に記載の方法。 - 前記基準クロック信号の品質レベルを確定する前記ステップは、
前記値が所定量未満シフトしたときに、前記基準クロック信号が適当な基準クロック信号であることを確定するステップを備えていることを特徴とする請求項１０に記載の方法。 - 出力クロック信号を生成するための駆動信号を受信する制御発振回路と、
前記出力クロック信号と基準クロック信号とを受信し、前記基準信号が使用可能か否かを示す第１信号を生成する検出器と、
前記第１信号を受信し、前記第１信号が前記基準クロックが使用可能でないことを示すときは、一時的に高インピーダンスモードに移行するチャージポンプと、
フェイズロックを示し、フェイズロックループ回路の起動中は前記基準クロック信号が使用可能であることを示す前記第１信号を前記検出器に生成させる手段と、
を備えていることを特徴とする出力クロック信号供給用チャージポンプフェイズロックループ回路。 - 駆動信号を出力するチャージポンプと、
前記駆動信号を受信して出力クロック信号を生成する制御発振器と、
前記出力クロック信号と基準クロック信号とを受信して、前記基準信号が使用可能か否かを示す第１信号を生成するとともに、計数閾値を持つカウンタを有する検出器と、
前記カウンタをリセットするために前記基準クロック信号から前記カウンタを制御する手段と、を備え、
前記カウンタは、計数閾値を超えないように前記基準クロック信号により周期的にリセットされ、
前記第１信号は、前記基準クロック信号が許容周波数範囲内で発振しているときは前記基準クロック信号が使用可能であることを示し、
前記カウンタは、前記計数閾値を超えるときは前記基準クロック信号が使用可能でないことを前記第１信号が示すように構成され、
前記チャージポンプは、前記第１信号が前記基準クロック信号が使用可能でないことを示すときは一時的に高インピーダンス出力を生成し、かつ、フェイズロックが検出されるときは高インピーダンス出力を生成することを特徴とする出力クロック信号供給用チャージポンプフェイズロックループ回路。 - 入力ポート及び駆動信号が生成される出力ポートを有するチャージポンプ回路を含むフェイズロックループ回路に非安定モードを提供する方法であって、
出力クロック信号を生成するための前記駆動信号に応じて発振器を制御するステップと、
入力ポートにおいて基準クロック信号を受信するステップと、
前記受信したクロック信号の発振に基づいて、前記基準クロック信号が使用可能か否かを決定するステップと、
前記基準クロック信号が使用可能でないとき、一時的に第１信号を前記チャージポンプ回路に供給するステップと、
前記第１信号を受信すると、前記チャージポンプ回路を高インピーダンスモードに設定するステップと、を備え、
前記第１信号を前記チャージポンプ回路に供給するステップは、
前記基準クロック信号と前記出力クロック信号との位相関係を示すロックインジケータ信号を供給するステップと、
前記ロックインジケータ信号がロック状態を示すときのみ、前記第１信号を前記チャージポンプ回路に供給するステップと、をさらに備えることを特徴とする方法。
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