JP4626893B2 - ＳｉＣから構成された半導体層を有するバイポーラ半導体デバイスおよびＳｉＣから構成された半導体デバイスを製造する方法 - Google Patents

Description

発明の技術分野および従来技術
本発明は、ＳｉＣから構成された半導体層およびデバイスが順方向に導通する状態となった時に、連続する２つの係る層の間を横断するように電荷キャリアが運ばれる少なくとも１つのｐｎ接合部を有するバイポーラ半導体デバイスおよび方法に関する独立した請求項の導入部に記載したＳｉＣから構成される半導体デバイスを製造する方法に関する。
全てのバイポーラデバイスは、順方向に導通する状態において、少数電荷キャリアの流れが生じるデバイス、例えば、この導通状態においてダイオードと直列なＭＯＳ−ＦＥＴのように作動するＩＧＢＴから構成される。
ＳｉＣから構成された半導体層を有する係る公知のバイポーラ半導体デバイスの欠点は、ＳｉＣデバイスでは、極めて高電流密度までのオン状態の際の電圧低下に対する温度係数が負となることが挙げられる。この理由は、ＳｉＣの誘電強度が高いことにより、ドリフト領域をより薄くし、よってＳｉＣのバイポーラデバイスのオン状態の際の電圧に対する接合部におけるｎ型の層の抵抗による電圧低下の影響を、例えば、Ｓｉのデバイスよりも比較的小さくしなければならないからである。従って、ダイオードの関係式Ｉ（Ｖ）＝Ｉ_o（ｅ^qV/kt−１）は、ＳｉＣから構成されたバイポーラデバイスでの極めて大きい電流密度までのオン状態の際の全電圧に対する影響を決定し、温度係数が負から正に変化する変化点は、一般に、Ｓｉの場合の５０〜１００Ａ／ｃｍ²と比較して、ＳｉＣの場合は、１０００Ａ／ｃｍ²の大きさとなる。このことは、電流密度ＪとＳｉおよびＳｉＣの対応するバイポーラデバイスのオン状態の際の全電圧との関係を示す図１および２に示されている。図における連続線は、点線よりも低い温度を示し、図１は、ＳｉＣよりもＳｉのほうが変化点がより小さい電流密度で生じることを示しており、図２に示されるように、異なる温度に対する当該曲線は、Ｓｉに対する前記変化点が位置するのと同じ電流密度領域で実質的に互いに平行に延びる。
通常の作動電流密度において、オン状態の際の電圧低下の温度係数を正に維持することが極めて重要である理由は、所定の電圧において所定の強度の電流を共に流すことができるバイポーラデバイス、例えば、ＩＧＢＴを実現するために、いくつかの係るバイポーラデバイス、例えば、ダイオードを半導体チップ内で並列に接続したり、いくつかの小さいデバイスチップを互いに並列に接続しなければならないことが多いからである。温度係数が負である場合、次のことが生じる。同じデバイス内の異なる部品の品質は異なり、互いに並列に接続された異なるデバイスも品質が異なることが常であり、このことは、決して回避できない。このことは、電流密度がデバイス内で完全に均一ではなくデバイスごとに異なるので、電流密度がより大きくなるスポットが発生することを意味する。このため、このスポットにおいて温度がより高くなり、温度係数が負であれば、これによって電流密度は、更に大きくなる。これらの条件は、電流密度がより小さいスポットでは逆となり、所定のホットスポットへ電流が集中し、デバイスが極めて不安定になり、破壊されることもある。他方、温度係数が正の場合、温度をより高くするような、より高い電流密度を有する前記スポットは、抵抗がより高くなるので、電流密度は、小さくなり温度は、低下する。この結果、電流密度は、より均一となり、極めて高温となることによる破壊の恐れを生じることがなく、かかる並列に接続されたデバイスのアセンブリは、安定して作動することになる。
発明の概要
本発明の目的は、正常な作動電流密度で安定に作動し、係る作動電流密度において安定な動作が保証されるアセンブリとなるように、他の係るデバイスと並列に接続できるＳｉＣから構成された半導体層を有するバイポーラ半導体デバイスを提供することにある。
本発明によれば、この目的は、デバイス全体での電圧低下分が温度と共に増加するように、電流を実質的に低下させる抵抗を有する構成要素を備えた係るデバイスを提供し、この構成要素をｐｎ接合部と直列に配置することによって達成される。係るエキストラ抵抗は、正常な作動電流密度におけるデバイス全体でのオン状態の際の全電圧低下に対する抵抗分による電圧低下の影響を増大するので、より小さい電流密度では、温度係数が負から正に変化する。このようにＳｉと同じ領域では、ＳｉＣに対し温度係数が負から正に変化する変化点を得ることが可能となる。従って、抵抗を有する構成要素は、バイポーラデバイスにおける温度によるバンドギャップの変化を補償し、電圧低下をｐｎ接合部から無関係にするので、正常な作動電流密度での安定な動作を補償できる。
ｐｎ接合部と直列に構成要素を配置すると記載したことは、本デバイスの外に構成要素を配置すること、例えば、本デバイスを所定電圧に接続するライン内に構成要素を配置することも含む。
本発明の好ましい実施例によれば、構成要素は、デバイス内にエピタキシャル技術によって埋め込まれたＳｉＣから構成され、デバイスのオン状態の際の抵抗に対し、かなりの抵抗を有するエキストラ層となる。本デバイス内に、このような、いわゆるバラスト抵抗を形成することにより、係るエキストラ層がない場合よりも、より小さい電流においてデバイスの温度係数を正にするように、オン状態の際の全電圧に対するデバイスの抵抗による電圧低下分の影響を簡単に増加することが可能となる。
このエキストラ層は、所定の抵抗を有する必要があり、従って、本発明の別の好ましい実施例によれば、デバイスの順方向の導通時に電流の方向に見て、このエキストラ層は、デバイスのほかの層に対して厚くされ、この厚みは、本発明の別の実施例によれば、２００μｍ、好ましくは３００μｍを越える。エキストラ層を厚くすることにより、前記層におけるドープ濃度を好ましい適当なレベルに維持することが可能となる。この理由は、他の層の成長を開始する基板層をエキストラ層として使用する際に、極めて低いドープ濃度のエキストラ層を製造することは困難であるからである。基板層をエキストラ層として使用することが好ましく、好ましい実施例によれば、デバイスは、ドープされたｎ型の基板層を有し、エキストラ層は、基板層のサブ層となる。このような定義は、エキストラ層が基板層と同一であることも含む。
最後に述べた実施例の別の変形例を構成する本発明の別の好ましい実施例によれば、高濃度にドープされたｎ型層の頂部および高濃度にドープされたｎ型層とデバイスのｐｎ接合部との間に配置されたデバイスの低濃度にドープされたｎ型ドリフト層内に効率的に電荷を注入できるように、エキストラ層の上部に高濃度にドープされたｎ型層が配置される。実際には、ｐｎ接合部は、ドリフト層内にも延び、このことは、前記定義によってカバーされるようになっている。エキストラ層は、温度係数のクロスオーバー点を実質的に低下させるのに必要な抵抗を有するように、比較的低いドープ濃度を有しなければならないので、エキストラ層の頂部に、係る高濃度にドープされたｎ型層を配置することが好ましい。このことは、エキストラ層の頂部に直接ドリフト層を配置すると、ドリフト層への電荷の注入が過度に非効率となることを意味する。
低濃度にドープされたドリフト層および該ドリフト層に電荷を注入するよう、このドリフト層に隣接して設けられた高濃度にドープされた層を有するＳｉＣから構成された半導体層を製造する方法は、本発明によれば、ドープされた基板層の頂部に高濃度にドープされた層をエピタキシャル技術で成長させ、高濃度にドープされた層の頂部にドリフト層をエピタキシャル技術で成長させる。係るエキストラ層が存在する場合、このような方法によりエキストラ層の頂部に高濃度にドープされたｎ型層を極めて好ましく形成することが可能となる。この理由は、ドリフト層と、このドリフト層に隣接する層との間の境界部が基板層上に直接ドリフト層が成長された場合よりも、より良好な品質となることを意味するからである。
しかしながら、この方法は、デバイスのオン状態の際の抵抗に対し、かなりの抵抗を有するエキストラ層が存在するケースだけに限定されるものでなく、ドープされた基板層およびドリフト層を有するすべてのタイプの半導体デバイスに対して有利であることを強調する。この方法は、既に公知となっているＳｉＣから構成された係るデバイスにおける単位面積当たりの全抵抗がデバイスのドリフト層、基板層およびコンタクトによって示される抵抗の合計によって与えられるだけでなく、所定の電流に対する全電圧低下分を増加する境界部の抵抗によっても生じるという欠点に対する対策に用途がある。境界部の近くの結晶の質が低いと、ｐ型層を再成長した場合に、ｎ型のみならずｐ型の高濃度にドープされた層の注入効率も低下し、更に、この領域における電子と正孔の再結合がより多くなることにより、すなわち、キャリアの寿命時間がより短くなることにより、ドリフト層の抵抗が増す。前記高濃度にドープされる層を基板層の頂部にエピタキシャル技術によって成長させることにより、この高濃度にドープされる層を形成すると、この層とドリフト層との間の境界部は、基板層の前記高濃度にドープされた層として使用し、ドリフト層を基板層の頂部に成長させた場合よりも品質がより良好となる。基板層の頂部に設けられ、高濃度にドープされた層の機能は、アクティブな注入エミッタとして働くことであり、すなわち、基板層は、デバイスのキャリアとしてしか使用されないことを指摘することが重要である。
本発明の極めて好ましい実施例によれば、高濃度にドープされる層とドリフト層とは、基板層の頂部に同じ成長工程で成長される。このことは、これら２つの層の間に極めて良質の境界部が得られることを意味する。
本発明に係わるデバイスの別の好ましい実施例によれば、構成要素は、約０．０４Ωｃｍの抵抗率とするような抵抗を有する。係る抵抗率は、ＳｉＣから構成されたバイポーラ半導体デバイスの正常な作動電流密度で、オン状態の際の電圧低下の温度係数を正とする上で適当であることが判っている。
本発明の別の好ましい実施例によれば、構成要素は、デバイスが順方向に導通する時にデバイスを流れる電流の方向に見た場合、デバイスの端部に設けられたＳｉＣと異なる材料の層であるエキストラ層となっている。このように必要な場合、構成要素としてＳｉＣと全く異なる物理的性質を有する材料をエキストラ層に使用することが可能となる。実際に、このようにすることが望ましく、このことは、ＳｉＣよりも正の温度係数がより大きい材料で構成要素を構成し、構成要素のオン状態の際の抵抗をデバイスの正常な作動温度におけるデバイスの抵抗よりも、かなり小さくするという本発明の好ましい別の実施例の要旨となっている。このことは、デバイスの正常な作動温度におけるオン状態の際の電圧は、ＳｉＣの層にエピタキシャル技術によって所定の抵抗を有する構成要素を埋め込んだ場合ほど大きく増加しないが、温度が上昇すると、この材料の正の温度係数は、ＳｉＣよりも大きくなる。その結果、デバイスの抵抗による電圧低下分に比較的大きく寄与し、この構成要素がない場合よりも、より小さい電流に対し温度係数が正となることを意味する。
本発明の別の好ましい実施例によれば、構成要素は、デバイスより所定の距離にてデバイスと直列に接続される。従って、このことは、所望する物理的特性を有する任意のタイプの抵抗器をデバイスと直列に接続し、意図する温度係数を変えることが本発明の範囲内に含まれ、この実施例と最後に述べた実施例とを有利に組み合わせることができることを意味する。これまでの説明および他の従属請求項から本発明の上記以外の利点および好ましい特徴が明らかとなる。
【図面の簡単な説明】
添付図面を参照し、一例として示した本発明の好ましい実施例について説明する。図中、
図１および２は、異なる作動温度におけるＳｉおよびＳｉＣから、それぞれ構成された従来のバイポーラ半導体デバイスにおけるオン状態の際の電圧低下と電流密度との関係を示すグラフである。
図３は、本発明の好ましい実施例に係るダイオードである。
図４は、図３のダイオードにおける図１および２に対応するグラフである。
図５は、本発明の好ましい第２実施例に係るダイオードを示す。
図６は、図５のダイオードにおける図４に対応するグラフである。
図７は、本発明の好ましい第３実施例に係るダイオードを示す。
図８は、本発明の好ましい実施例に係る方法によって成長されたダイオードを示す。
図９は、ソースおよびドレインコンタクトだけでなく、ゲート電極、ゲート絶縁体およびパッシベーション層を省略することにより簡略化された、本発明の好ましい第４実施例に係わるＩＧＢＴを極めて簡略にして示す。
本発明の好ましい実施例の詳細な説明
図３は、図示されていないカソード電極への低オーミックコンタクトを形成するための高濃度にドープされたｎ型層１と、低濃度にドープされたｎ型基板層２と、高濃度にドープされたｎ型層３と、極めて低濃度にドープされたｎ型ドリフト層４と、正孔を注入し図示していないアノード電極との良好なオーミックコンタクトを形成するため、高濃度にドープされたｐ型層５とが重ねられた本発明の好ましい第１実施例に係る整流用半導体を示す。このｐｎ接合部は、アノード領域５とドリフト層とによって形成されており、通常、低いドープ濃度を有し、比較的厚くなる層２は、ここには設けられていないが、比較的ドープ濃度の高い単一の基板層が層１〜３の代わりとなっている。従って、エピタキシャル技術によって埋め込まれたＳｉＣから構成されたエキストラ層を構成する層２を追加したことにより、デバイスのオン状態の際の抵抗が大きくなり、デバイス全体での全電圧低下に抵抗分を寄与させている。このようにするために、層２を比較的厚くしなければならず、この場合、３５０μｍの厚みと３×１０¹⁷ｃｍ^-3のドープ濃度を有することとなる。この結果、抵抗は、温度係数が許容可能な電流密度レベルに対し正から負に変化する変化点に適当に移動することとなる。このことは、抵抗が２．５ｋＶのデバイスにおいて約０．０４Ωｃｍの抵抗率を有することを意味する。当然ながら、ドープ濃度をより低くし、層２の厚みをより薄くするか、または、この逆にすることにより、同じ抵抗率を得ることができる。層３および５のドープ濃度は、できるだけ高くすることが好ましい。このことは、約１０¹⁹ｃｍ^-3を意味する。ドリフト層は一般に約１０¹⁵ｃｍ^-3のドープ濃度を有する。層３がドリフト層４とのインターフェースを構成する際には、この層３を基板に属さないようにすることが好ましい。この理由は、注入エミッタとして働くこの層は、良質のインターフェースが間に形成されるように、ドリフト層と同じ成長工程で基板２の頂部にエピタキシャル技術によって成長できることを意味するからである。このことは、ドリフト層への電荷キャリアの注入効率が高くなり、キャリア寿命時間が長くなる。この結果、この製造方法を用いることにより、このデバイスの電気的性能は、従来の整流用ダイオードよりも良好となる。このことは、ユニポーラデバイスを製造するための層３に対応する層をこのように成長させる場合にも当てはまる。
図５のデバイスに対して示されるように、エキストラ層２がなく、その代わりに高濃度にドープされた基板層が存在する場合、流れる電流の変化する密度と共にデバイス全体でのオン状態の際の全電圧低下がどのように変化するかが、図４の実線６と点線７によって示されている。点線７は、図３に示されたデバイスの曲線６と同じ温度Ｔ₁に対する前記電圧と電流密度との関係を示しており、デバイスのオン状態の際の電圧低下に追加分８が加わり、このことがエキストラ層２を設けたことによる欠点となっていることが示されている。しかしながら、図３のデバイスでは、温度Ｔ₁よりも高い温度Ｔ₂に対して対応するグラフがどのように延びるかが点線９によっても示されている。このグラフは、曲線６と実質的に平行に延びる図２の点線と比較することができる。図４には、点線９がエキストラ層２がない場合よりも、より低い電流密度で点線７と交差するように、この点線９の延長部が図２の点線に対して、どのように変化するかが示されている。
図５には、本発明の好ましい第２実施例に係わるデバイスが示されている。このデバイスは、高濃度にドープされたｎ型基板層１０と、低濃度にドープされたｎ型ドリフト層１１と、高濃度にドープされたｐ型アノード層１２とを有する整流用ダイオードである。更に、このダイオードには、ドリフト層１１に形成されたｐｎ接合部と直列にエキストラ層１３が設けられており、この層１３は、ＳｉＣよりもかなり大きい正の温度係数を有することが好ましい、ＳｉＣとは別の材料から構成され、このエキストラ層１３の抵抗は、デバイスの正常な作動温度において、デバイスのオン状態の際の抵抗よりも、かなり小さくなるように選択することが好ましい。このことは、層１３がないことを除けば、同じデバイスの曲線６に従う図６の点線１４により示されるように、正常な作動温度におけるデバイス全体のオン状態の際の全電圧低下が好ましく増加しなくなることを意味している。しかしながら、温度がある程度上昇するとすぐに、層１３の温度係数が正の大きい値である結果、電流密度の増加と共にデバイス全体のオン状態の際の電圧低下がかなり増大する。このことは、高温Ｔに対する鎖線１４で示されている。従って、抵抗を有する構成要素として、かかるエキストラ層を使用することにより、正常な作動温度における増大したオン状態の際の電圧低下の欠点がかなり低減されることとなる。
図７には、本発明の好ましい第３実施例に係る整流用ダイオードが示されている。このダイオードは、図１に示されたダイオードと同じように構成されるが、エキストラ層１３がデバイスの他の部分から所定の距離に設けられた抵抗器１６と置き換えられている。この抵抗器１６は、図５に示されたエキストラ層１３と同じ特性を有することができ、異なる温度に対するグラフは、図５のデバイスに対し図６で示されたグラフと同じとなることができる。この場合、デバイス全体にわたるオン状態の際の全電圧低下を述べる際には、抵抗器１６が含まれると見なされる。
図８は、ドリフト層１１と同じ成長工程で基板層１０の頂部に高濃度にドープされたｎ型層１７を再成長する工程に基づき、これまで完全に説明した本発明の好ましい実施例に係る方法を使うことによって、通常の整流用ダイオード、すなわち、ユニポーラデバイスをどのように製造するかを示している。ドリフト層１１と電荷注入層１７との間の境界は、この方向に低品質の境界から基板１０へ所定距離に位置することとなる。
図９には、本発明に係る好ましい第４実施例に係るＳｉＣの別のバイポーラ半導体デバイスが示されている。このデバイスは、ＩＧＢＴ（ゲート絶縁型バイポーラトランジスタ）であり、このＩＧＢＴは、高濃度にドープされたｐ型層１８と、図３におけるデバイス内の層２に対応する低濃度にドープされたｎ型エキストラ層１９と、高濃度にドープされたｎ型層２０と、極めて低濃度にドープされたｎ型ドリフト層２１と、ｐ型ベース層２２と、高濃度にドープされたｎ型ソース領域層２３とを重ねることによって形成される。本発明とは無関係のソース、ゲート、ゲート絶縁層などのその他の細部については、省略する。係るＩＧＢＴのオン状態の際の特性は、２つの部分、すなわち、ダイオードによる低下分と、それに続く抵抗による低下分とから成ると見なすことができる。温度が上昇すると、ダイオードによる電圧低下分は、増大する。このような動作は、ｐｎ接合部を横断する注入が温度上昇と共により好ましいものとなるダイオードでは代表的な動作である。これと同時に温度が上昇すると、第２の抵抗による低下分も増加する。電流密度曲線全体での電圧に対する所定の抵抗を有するエキストラ層１９の影響は、図３におけるデバイス内の層２の対応する影響と同じとなる。
当然ながら、本発明は、上記実施例のみに限定されるものでなく、当業者には本発明の基本的概念から逸脱することなく、本発明を種々に変更できることは明らかである。
図中の異なる層の厚みは、本発明の保護範囲を限定するものと解釈してはならず、この厚みの関係は、請求の範囲のみによって限定されるものであることを強調する。
使用されるドーパントは、この用途に対するドーパントとして適当なものであれば、任意の材料でよい。
当然ながら、半導体デバイスを製造する方法に関する独立請求項は、係るデバイスを製造するのに必要な、どの工程も含むものでなく、従来の半導体技術のいくつかの工程も使用できる。また、この方法は、バイポーラデバイスと同様にユニポーラデバイスの製造もカバーすることも指摘する。
「基板層」なる用語は、本明細書では記載した層のドレインに対する良好なオーミックコンタクトを形成するための可能な層を除き、ドレインに隣接する層と解すべきであり、本技術分野における用語の厳密な意味における基板層、すなわち、成長を開始する層である必要はない。実際の基板層は、層のうちのいずれでもよく、ほとんどの場合、最も厚い層である。

Claims (7)

1. 複数のＳｉＣの半導体層を有し、かつ少なくとも１つのｐｎ接合部を有するバイポーラ半導体デバイスであって、前記ｐｎ接合部は、前記デバイスが順方向に導通状態となった際に前記層の２つの間を横断して電荷キャリアが運ばれるものであるバイポーラ半導体デバイスにおいて、
   バイポーラ半導体デバイスの温度係数が負から正にシフトする電流を実質的に低下させる抵抗を有する部材（２、１９）は、前記ｐｎ接合部と直列に配置され、０．０２から０．０８Ωｃｍの抵抗率を有するエキストラ層（２、１９）であり、
   前記デバイスは、さらに、前記エキストラ層と前記ｐｎ接合部との間に配置されるｎ型ドリフト層、およびｎ型ドリフト層と前記エキストラ層との間に配置され、ｎ型ドリフト層内に効率的に電荷を注入するための高濃度にドープされたｎ型層を含むことを特徴とするバイポーラ半導体デバイス。
2. 請求項１記載のデバイスであって、前記部材は、エキストラ層（２、１９）であり、前記デバイスの他の層に対して前記デバイスが順方向に導通した時の電流の方向から見て厚くなっていることを特徴とする前記デバイス。
3. 請求項２記載のデバイスであって、前記厚みは、３００μｍを越えることを特徴とする前記デバイス。
4. 請求項３記載のデバイスであって、前記エキストラ層（２、１９）のドーピング濃度は、３×１０¹⁷ｃｍ^-3よりも低いことを特徴とする前記デバイス。
5. 請求項１から４のいずれかに記載のデバイスであって、前記エキストラ層（２、１９）の厚みは、約３５０μｍであり、前記エキストラ層のドーピング濃度は、１×１０¹⁷ｃｍ^-3と５×１０¹⁷ｃｍ^-3の間にあることを特徴とする前記デバイス。
6. 請求項１記載のデバイスであって、ドープされたｎ型基板層（２）を有し、前記エキストラ層は、前記基板層のサブ層（２）であることを特徴とする前記デバイス。
7. 請求項１記載のデバイスであって、前記部材は、前記デバイスが順方向に導通した時に前記デバイスを流れる電流の方向から見て、前記デバイスの一端に設けられたＳｉＣと異なる材料の層となるエキストラ層（１３）であることを特徴とする前記デバイス。

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