JP4611215B2 - 広いダイナミックレンジを有するｃｍｏｓイメージセンサの単位画素とそれを含むｃｍｏｓイメージセンサ - Google Patents

Description

本発明は、イメージセンサに関し、特に、ＣＭＯＳイメージセンサに関するものであって、さらに詳細には、ダイナミックレンジが広くなったＣＭＯＳイメージセンサの単位画素とその構造に関する。

ＣＭＯＳイメージセンサは、現在、モバイルフォン、ＰＣ用カメラ及び電子機器などで幅広く用いられているデバイスのことである。ＣＭＯＳイメージセンサは、従来、イメージセンサとして用いられたＣＣＤ（Charge Coupled Device）に比べて駆動方式が簡便であり、信号処理回路（Signal Processing Circuit）をワンチップに集積できるため、ＳＯＣ（System On Chip）が可能であるので、モジュールの小型化を可能にする。

また、既存にセットアップされたＣＭＯＳ技術を互換性のあるように使用できるので、製造単価を下げることができる等、多くの長所を持っている。

従来の通常のＣＭＯＳイメージセンサは、６０ｄＢ前後のダイナミックレンジを有するため、１映像内に広い範囲の明るさを有する多様な実写の映像を同一画面に表示するのに限界を表す。また、イメージセンサを製作するＣＭＯＳプロセス技術の発達と低電力のセンサを製作するための要求に応えるために、より低い電源電圧を使用しているため、充分のダイナミックレンジを確保することが益々難しくなってきている。

ダイナミックレンジは、映像の品質を決定する最も重要な要素の１つであるため、これを広めるための様々な試みがなされている。

代表的な方法として、複数枚の映像を獲得して映像を再構成する方法が、Ｓｔａｎｆｏｒｄ Ｕｎｉｖ．Ｅｌ Ｇａｍａｌグループから提案された（「Ａ ６４０×４８０ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｕｌｔｒａｗｉｄｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ Ｆｌｏａｔｉｎｇ-Ｐｏｉｎｔ Ｐｉｘｅｌ-Ｌｅｖｅｌ ＡＤＣ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, Ｖｏｌ．３４，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ １９９９）。この方法は、光累積時間が異なる複数枚のイメージを受け入れ、各画素毎に飽和（Saturation）されないイメージの中で最も光累積時間の長いイメージを選択して、１枚のイメージを再構成する。この方法は、明るい方の領域のダイナミックレンジを效果的に拡張させることができるが、１枚の映像を得るために、複数枚の映像を得なければならず、リアルタイム画面を得るためには、極めて速い速度で映像を得なければならないため、イメージセンサの電力消費が大きいという短所がある。また、速い速度で映像を得るために、デジタル画素（Digital pixel）を提案したが、これは、既存の３トランジスタあるいは４トランジスタ基盤の画素より相対的に多くの数のトランジスタを要求し、大きなノイズを有するので、画素のサイズと暗い方の領域へのダイナミックレンジ特性が悪くなるという短所がある。

イタリアのＤａｖｉｄ Ｓｔｏｐｐａ等は、各画素毎に特定電圧にフォトダイオードの電圧が低下するまで、光電流の累積時間を読み出す方法でダイナミックレンジを１３２ｄＢまで拡張させたが、単位画素内に比較器とアナログメモリとを具現しなければならないので、画素サイズが極めて大きくなって、高解像度のセンサで具現するのに限界がある（「Ｎｏｖｅｌ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ ａ １３２ｄＢ Ｄｙｎａｍｉｃ Ｒａｎｇｅ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ ２００２）。

以上の方法とは異なり、各画素毎に光電流の累積時間を調節して、ダイナミックレンジを拡張する方法も提案されている。全体センサの露出時間を機械、電気的に同時に変換することではなく、各画素毎に露出時間を調節して、１映像内のダイナミックレンジを拡張することである。

明るい光を受け入れる画素は、光電流の累積時間を相対的に短くし、暗い光を受け入れる画素は、累積時間を長くすることによって、画素自体が受け入れることのできる光入力範囲に制限されないようにする。ＭＩＴのＳｏｄｉｎｉグループ（Ｐ．Ｍ．Ａｃｏｓｔａ‐Ｓｅｒａｆｉｎｉ，Ｉ．Ｍａｓａｋｉ，Ｃ．Ｇ．Ｓｏｄｉｎｉ，「Ａ１／３´´ ＶＧＡ ｌｉｎｅａｒ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｉｍｐｌｅｍｅｎｔｉｎｇ ａ ｐｒｅｄｉｃｔｉｖｅ ｍｕｌｔｉｐｌｅ ｓａｍｐｌｉｎｇ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｏｖｅｒ ｌａｐｐｉｎｇ ｉｎｔｅｇｒａｔｉｏｎ ｉｎｔｅｒｖａｌｓ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ‐Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３９，ｐｐ．１４８７‐１４９６，Ｓｅｐｔ．２００４．）とイスラエルのＹａｄｉｄ‐Ｐｅｃｈｔグループ（「Ｉｎ‐Ｐｉｘｅｌ Ａｕｔｏｅｘｐｏｓｕｒｅ ＣＭＯＳ ＡＰＳ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３８，Ｎｏ．８，Ａｕｇｕｓｔ ２００３）とにおいて提案した画素別光電流累積時間の調節による広いダイナミックレンジイメージセンサの概略的な概念図は、図１の通りである。すなわち、図１は、従来の技術に係るイメージセンサを示すブロック図である。

図１に示されているように、従来のイメージセンサは、Ｎ×Ｍ個の（Ｎ，Ｍは、自然数）単位画素から構成された画素配列部１０と、信号処理部１２と、制御部１１及びメモリ部１３とからなる。

画素配列部１０は、光の反応する性質を極大化させるように作った複数個の単位画素からなり、制御部１１は、イメージセンサの全体的な動作を制御し、外部システムに対するインターフェスの役割を担当し、各画素別累積時間を列単位で調節する。

信号処理部１２は、画素配列部１０から伝達された信号を加工するブロックであって、アナログ動作のみを行うこともでき、アナログ／デジタル変換を含むデジタル動作を全て行うこともできる。

メモリ部１３は、画素配列部１０のように行方向アドレッシングをし、制御部１１から提供される各画素別累積時間を格納する。

上記の構成を有する従来のイメージセンサは、明るい方のダイナミックレンジの拡張側面では效果的に具現したと見られるが、実際具現の際、累積時間を記録するためのメモリが占めるシリコン面積が全体センサの面積よりむしろさらに大きいため、センサ製作単価及び歩留まりなどの問題を誘発するという大きな短所がある。

また、ランダムリセットノイズを效果的に除去するトゥルー（True）ＣＤＳ（Correlated Double Sampling）方式を採用できないため、高品質の映像を獲得するのに限界があり、暗い方の領域へのダイナミックレンジ特性が悪い。

本発明は、上記の従来の技術の問題点を解決するためになされたものであって、その目的は、大きな格納容量を有するフレームメモリ無しで各ピクセルの電流累積時間を調節してダイナミックレンジを増加させ得る、ＣＭＯＳイメージセンサを提供することにある。

また、本発明の他の目的は、単位画素別光電流累積時間を調節してダイナミックレンジを増加させ、同時にトゥルーＣＤＳ方式を採用してランダムリセットノイズを除去して、低ノイズの高品質映像を獲得できるＣＭＯＳイメージセンサの単位画素、及びそれを含むＣＭＯＳイメージセンサを提供することにある。

また、本発明のさらに他の目的は、複数の単位画素がトランジスタを互いに共有することによって、集積度を高めることのできるＣＭＯＳイメージセンサを提供することにある。

上記課題を達成するため、本発明は、以前フレームの光源により推定された現在フレームの光電流累積時間を格納するためのピクセルから構成された複数のピクセルと、格納された光電流累積時間に応じて、現在フレームの光電流累積時間を制御するための制御手段とから構成された実際イメージを電気的信号に変換する装置を提供する。

また、本発明は、実際イメージを電気信号に変換するイメージセンサにおいて、以前フレームの光電流累積時間を格納する単位画素が、Ｎ×Ｍ個（Ｎ，Ｍは、１より大きな自然数）配列された画素配列部と、前記各単位画素に格納された光電流累積時間に応じて、現在フレームの光電流累積時間を列単位で調節するために、列個数（Ｍ個）に該当する単位制御部を備えた制御部とを備えるイメージセンサを提供する。

また、本発明は、実際イメージを電気信号に変換する方法において、以前フレームの光電流累積時間を、Ｎ×Ｍ（Ｎ，Ｍは、１より大きな自然数）で配列された単位画素に格納するステップと、前記各単位画素に格納された光電流累積時間に応じて、現在フレームの光電流累積時間を列単位で制御するステップとを含む方法を提供する。

本発明は、ＣＭＯＳイメージセンサにおいて、単位画素別光電流累積時間を調節することによって、ダイナミックレンジを拡張させる。また、ランダムリセットノイズを除去できるトゥルーＣＤＳ技法を採用できる動作方法を使用して、低ノイズの特性を有して画素配列部以外の領域に別のメモリ部を具現しないので、シリコン面積を最小限にする。

ＣＭＯＳイメージセンサのダイナミックレンジを拡張し、ランダムリセットノイズを除去できるトゥルーＣＤＳ方式の採用が可能であって、ＣＭＯＳイメージセンサの性能を大きく向上させる効果があり、画素共有概念を採用して、単位画素当たりトランジスタの数を最小化することによって、集積度を高め、生産単価を低くして、価格競争力を向上させるという効果がある。

以下、本発明の最も好ましい実施の形態を、添付した図面を参照しながら説明する。

図２は、本発明の一実施の形態に係るイメージセンサを示すブロック図である。

図２に示されているように、本発明の一実施の形態に係るイメージセンサは、Ｎ×Ｍ個の（Ｎ，Ｍは、自然数）単位画素から構成された画素配列部２０と、信号処理部２２と制御部２１とからなる。

画素配列部２０は、光の反応する性質を極大化させるように作った横Ｎ個、縦Ｍ個で単位画素を配置させ、外部から入るイメージに対する情報を感知する部分であって、全体センサの核心部分である。

制御部２１は、イメージセンサの全体的な動作を制御し、外部システムに対するインターフェスの役割を担当する。また、配置レジスタを有していて、種々の内部動作に関連した事項に対してプログラムが可能であり、このプログラム情報に応じて全体チップの動作を制御する。また、制御部２１は、各画素別累積時間を列単位で調節するための列個数に該当する単位制御部を含む。

信号処理部２２は、画素配列部２０から伝達された信号を加工するブロックであって、アナログ動作のみを行うこともでき、アナログ／デジタル変換を含むデジタル動作を全て行うこともできる。

例えば、イメージセンサのデジタル信号処理としては、色補間（Color interpolation）、色補正（Color correction）、ガンマ補正（Gamma correction）、自動ホワイトバランス（Auto white balance）、自動露出（Auto exposure）などの機能を含んでいる。

上記図１の構造から分かるように、従来の場合、画素配列部２０以外の領域に画素配列部２０のように行方向アドレッシングをするメモリ部を別に設置し、これを介して制御部２１から提供される各画素別累積時間を格納した。

しかし、本発明では、各画素別累積時間の記録を、各単位画素中のアナログメモリを利用して具現する。

すなわち、画素配列部２０をなす各単位画素は、その自体にメモリを具備し、このメモリを介して、従来のメモリ部と同様な各画素別累積時間格納機能を担当させる。

各画素のアナログメモリは、センシングノード（すなわち、従来の４個のトランジスタまたは３個のトランジスタ構造において、リセットトランジスタのソースとドライブトランジスタのゲートとの接合ノード）の寄生キャパシタを利用して具現可能なため、フィルファクター（Fill factor）の犠牲無しで、小さなサイズで各単位画素を具現できるようにする。

図３は、図２におけるイメージセンサの動作を説明するための図であって、これを参照してイメージセンサの動作原理を説明する。

イメージセンサが２５６×２５６サイズの画素配列を有し、１フレームの光電流累積時間を１００ｍｓｅｃと仮定する。

第１フレームにおいて、各画素で読み出した映像を基に、各画素の適切な光電流累積時間を各列別に備えられている単位制御部で判断する。そして、この結果を、各画素のアナログメモリに記録する。

第２のフレームにおいて、１番目の行のイメージを読み出す時、同時に１２８番目の行の画素に格納されていた光電流累積時間記録を列別に読み出し、格納されていた適切な光電流累積時間が５０ｍｓｅｃである画素は、リセットにより、その間累積した光量を全て除去し、１００ｍｓｅｃである画素は、リセットせずに続けて累積する。

同様に、２番目の行のイメージを読み出す時、同時に（１２８+１）番目の行に格納されていた光電流累積時間記録を、各列別に読み出し、格納されていた適切な光電流累積時間が５０ｍｓｅｃである画素は、リセットにより、その間格納されていた光量を全て除去し、５０ｍｓｅｃでない画素は、続けて累積する。

このような方式で２５６番目の行まで全て行うと、最初フレームから読み出した映像を基に、予め記録された適切な光電流累積時間に対する情報に応じて、リセットを行わない画素は、１００ｍｓｅｃの累積時間を有し、途中にリセットを行った画素は、５０ｍｓｅｃの累積時間を有する。

第３のフレームにおいて、各画素の適切な光電流累積時間に対する情報は、第２のフレームにおいて、映像を読み出す時、制御回路部で再び各単位画素にあるアナログメモリに格納する。このように、常に以前フレームの映像から次のフレーム映像の適切な光電流累積時間を得るようにする。

上記のように説明した方式は、任意の行を読み出す時間に１つの他の行リセットを制御することによって、全体センサが２種類の光電流累積時間を有するようにした方式である。

これを拡張して、任意の１行を読み出す時間に、Ｎ個の他の行にＮ回の条件付きリセットを行うと、Ｎ個の互いに異なる光電流累積時間を有するセンサを具現できる。

一般に、画素から信号処理部に信号を伝達する時間である水平ブランキング（Horizontal Blanking）期間は、数μｓｅｃで非常に短いことに対し、列単位でアドレッシングして、１画素ずつ値を出力する期間は、相対的に非常に長い。したがって、１画素ずつ値を出力する期間にＮ個の他の行の条件付きリセットを行うことが可能である。

図４は、任意の行（ｉ番目の行）の映像を読み出す時、条件付きリセットを行う行の例を示した図である。

図４に示しているように、任意のＮ個の行として、２の倍数で増加した行を選択すれば、最も短い光累積時間を有する画素と、最も長い累積時間を有する画素とは、２Ｎ倍の光累積時間差を有する。これは、ダイナミックレンジを明るい方の領域に２Ｎ倍分だけさらに拡張させ得るということを意味する。

図５は、本発明の一実施の形態に係る５個のトランジスタを備えたＣＭＯＳイメージセンサの単位画素を示す回路図である。

図５に示されているように、本発明の一実施の形態に係るＣＭＯＳイメージセンサの単位画素ｕ／ｐ（Unit Pixel）は、ＰＮＰ、ＰＮＰＮなどの構造をなし、光を受け取って、これに該当する分だけ電子正孔対、すなわち、光電荷（Photo generated Charge）を生成するフォトダイオードＰＤと、ターンオン動作に応じて、フォトダイオードに蓄積された光電荷を、映像信号出力の際にセンシングノードとして動作する接合キャパシタＣに伝達するためのトランスファートランジスタＴ１と、一方に印加された第１制御信号Ｃｔｒｌ＿１とゲートを介して印加するトランスファー信号Ｔｘとにより制御されて、トランスファートランジスタＴ１のターンオン動作を選択的に制御するための制御トランジスタＴ２と、トランスファートランジスタＴ１のターンオン動作時には、伝達された光電荷を伝達され、前記光電荷が伝達される前には、メモリとして動作する接合キャパシタＣと、一方に印加した第２制御信号Ｃｔｒｌ＿２とゲートを介して印加するリセット信号Ｒｓｔとにより制御されて、接合キャパシタＣを一定電圧レベルにリセットさせるか、第２制御信号Ｃｔｒｌ＿２を介して提供された画素の光電流累積時間を接合キャパシタＣに格納するためのリセットトランジスタＴ３と、接合キャパシタＣから伝達される光電荷に該当する電気信号に応じてターンオンする量が変わり、これにより、光電荷の量に比例する電気信号を出力するドライブトランジスタＴ５と、セレクト信号ｓｅｌの制御を受けてターンオンし、電源電圧ＶＤＤとドライブトランジスタＴ５との間に接続されて、ドライブトランジスタＴ５を介して出力される信号を選択的に出力するためのセレクトトランジスタＳｘとを備えて構成される。

図５に示されているように、本発明のＣＭＯＳイメージセンサの単位画素は、５個のトランジスタＴ１〜Ｔ５と１個のフォトダイオードＰＤとから構成されている。通常の４個のトランジスタを備える単位画素構造に単位画素別制御を可能にするために、列方向の制御信号である第１制御信号Ｃｔｒｌ＿１により制御される制御トランジスタＴ２を追加した。

トランスファートランジスタＴ１は、フォトダイオードＰＤに蓄積された光電荷を接合キャパシタＣ（この場合には、センシングノード）に伝達する機能を果たし、ドライブトランジスタＴ５は、センシングノードとして動作する接合キャパシタＣの電圧を増幅し出力する。セレクトトランジスタＴ４は、行（Row）方向の選択信号であるセレクト信号Ｓｅｌによりスイッチングされる行方向画素の選択スイッチの役割を果たす。

リセットトランジスタＴ３は、通常の４個のトランジスタを備える単位画素で使用する機能と同様である。但し、リセットトランジスタＴ３のドレインノードが、電源電圧ＶＤＤに接続しているものではなく、単位制御部の出力と接続して第２制御信号Ｃｔｒｌ＿２をドレインを介して受け取る。

一方、制御トランジスタＴ２もまた、そのドレインノードが単位制御部の出力ノードに接続している。

ドライブトランジスタＴ５のゲートノードである接合キャパシタＣは、トランスファートランジスタＴ１を介して累積された光電荷が伝達されるまで、アナログメモリとして用いられる。

一方、接合キャパシタＣは、別に形成されたキャパシタではない該当ノードの寄生キャパシタの合計で具現されたものである。

各列毎に配置された複数の単位制御部において、適切な光電流累積時間を計算して、その情報をリセットトランジスタＴ３を介してアナログメモリである接合キャパシタＣに格納する。

格納された情報は、該当行をリセットするかどうかを判断しなければならない時点に、ドライブトランジスタＴ５を介して単位制御部に伝達され、単位制御部は、リセットするかどうかを判断する。リセットが必要であると判断した場合、第１制御信号Ｃｔｒｌ＿１と第２制御信号Ｃｔｒｌ＿２とトランスファートランジスタＴ１とリセットトランジスタＴ３及び制御トランジスタＴ２を利用して、接合キャパシタＣをリセットさせ、リセットが必要でないと判断した場合、続けて光電流を累積する。

該当行を読み出して映像を得なければならない時点には、従来の４個のトランジスタを有する単位画素と同じ方式で、ＣＤＳ方式を採用して映像を読み出す。

この時の動作を、さらに詳細に説明する。

フォトダイオードＰＤは、その間光を集積しており、第２制御信号Ｃｔｒｌ＿２が電源電圧ＶＤＤレベルとなり、この時、リセット信号Ｒｓｔが印加されて、接合キャパシタＣすなわち、センシングノードをほぼ電源電圧ＶＤＤレベルにリセットさせる。センシングノードの電位変化は、ドライブトランジスタＴ５のゲートノードの入力変化を引き起こし、行セレクト信号Ｓｅｌが印加されて、セレクトトランジスタＴ４がターンオンすることによって、ソースフォロアとして動作するドライブトランジスタＴ５の出力ノードＯＵＴを介して、リセット動作の際の単位画素の出力信号が出力される。

適正時間後、トランスファートランジスタＴ１がターンオンして、フォトダイオードでセンシングされた光電荷が、センシングノードとして動作する接合キャパシタＣに伝達される。センシングノードの電位変化は、ドライブトランジスタＴ５のゲートノードの入力変化を引き起こし、行セレクト信号Ｓｅｌが印加されてセレクトトランジスタＴ４がターンオンするによって、ドライブトランジスタＴ５の出力ノードＯＵＴを介して、フォトダイオードから提供された単位画素の出力信号が出力される。

次に、２出力信号の差により、単位画素の出力を最終的に出力する。

上記のＣＤＳ方式は、固定パターンノイズ（Fixed pattern noise）だけではなく、ランダムリセットノイズも效果的に低減できるため、暗い方の領域へのダイナミック拡張が可能で、かつ高品質の映像を獲得できる。

映像を得た後、リセット信号Ｒｓｔがイネーブルされ、該当画素の光電流累積時間に該当する電圧の大きさで第２制御信号Ｃｔｒｌ＿２が提供されることによって、接合キャパシタＣは、該当画素の光電流累積時間を格納するメモリの役割を果たすようになる。

接合キャパシタＣに格納された光電流累積時間に該当する電圧は、行選択のためのセレクトトランジスタＴ４がターンオンし、単位画素内では図示されていないが、列選択信号が印加されるに応じて、出力ノードＴ５を介して出力され、該当列に位置した単位制御部は、出力される光電流累積時間に該当する電圧を利用して、次のフレームでの該当画素のリセットタイミングを調節するようになる。

これは、第１制御信号Ｃｔｒｌ＿１とトランスファー信号Ｔｘを利用して、該当行で該当列に位置するその画素に対して、個別的にすなわち、各画素別に制御できることを意味する。

上記の単位画素は、複数の単位画素がトランジスタを互いに共有するために、その集積度がさらに高くなるように設計できる。

図６は、２×２の単位画素がトランジスタを互いに共有した構造を示す回路図である。

図６に示されているように、‘Ａ’で示すように、第１列と第２列の２つの列と第１行と第２行の２つの行に、４個のフォトダイオードＰＤＡａ〜ＰＤｄと９個のトランジスタＴ_１ａ，Ｔ_１ｂ，Ｔ_１ｃ，Ｔ_１ｄ，Ｔ_２ａ，Ｔ_２ｂ，Ｔ_３ａ，Ｔ_４ａ，Ｔ_５ａからなる２×２形態の４個の単位画素ｕ／ｐ１〜ｕ／ｐ４が配置されている。したがって、１つの画素当たり、１つのフォトダイオードと２．２５個のトランジスタから構成されて、図５に比べてほぼ２倍の集積度を有し、特に、従来の３個または４個のトランジスタを有する単位画素構造に比べて、単位画素の集積度がさらに高いことが分かる。

第１列第１行に位置した単位画素ｕ／ｐ１は、フォトダイオードＰＤａと制御トランジスタＴ_２ａとトランスファートランジスタＴ_１ａとリセットトランジスタＴ_３ａとセレクトトランジスタＴ_４ａ及びドライブトランジスタＴ_５ａとからなる。

第２列第１行に位置した単位画素ｕ／ｐ２は、フォトダイオードＰＤｂと制御トランジスタＴ_２ｂとトランスファートランジスタＴ_１ｂとリセットトランジスタＴ_３ａとセレクトトランジスタＴ_４ａ及びドライブトランジスタＴ_５ａとからなる。

したがって、第１列第１行に位置した単位画素ｕ／ｐ１と第２列第１行に位置した単位画素ｕ／ｐ２は、接合キャパシタ（図示せず）とリセットトランジスタＴ_３ａとセレクトトランジスタＴ_４ａ及びドライブトランジスタＴ_５ａを互いに共有する。

第１列第２行に位置した単位画素ｕ／ｐ３は、フォトダイオードＰＤｃと制御トランジスタＴ_２ａとトランスファートランジスタＴ_１ｃとリセットトランジスタＴ_３ｂとセレクトトランジスタＴ_４ｂ及びドライブトランジスタＴ_５ｂとからなる。

第２列第２行に位置した単位画素ｕ／ｐ４は、フォトダイオードＰＤｄと制御トランジスタＴ_２ｂとトランスファートランジスタＴ_１ｄとリセットトランジスタＴ_３ｂとセレクトトランジスタＴ_４ｂ及びドライブトランジスタＴ_５ｂとからなる。

したがって、第１列第２行に位置した単位画素ｕ／ｐ３と第２列第２行に位置した単位画素ｕ／ｐ４とは、接合キャパシタ（図示せず）とリセットトランジスタＴ_３ｂとセレクトトランジスタＴ_４ｂ及びドライブトランジスタＴ_５ｂを互いに共有する。

また、第１列第１行に位置した単位画素ｕ／ｐ１と第１列第２行に位置した単位画素ｕ／ｐ３は、制御トランジスタＴ_２ａを互いに共有し、第２列第１行に位置した単位画素ｕ／ｐ３と第２列第２行に位置した単位画素ｕ／ｐ４とは、制御トランジスタＴ_２ｂを互いに共有する。

第１列第１行に位置した単位画素ｕ／ｐ１と第２列第１行に位置した単位画素ｕ／ｐ２とが、リセットトランジスタＴ_３ａとセレクトトランジスタＴ_４ａ及びドライブトランジスタＴ_５ａを共有することに対し、その上の行に位置した２つの単位画素（図示せず）でも、この３個のトランジスタを共有するので、第１列第２行に位置した単位画素ｕ／ｐ３と第２列第２行に位置した単位画素ｕ／ｐ４とが、‘Ａ'の外に位置したリセットトランジスタＴ_３ｂとセレクトトランジスタＴ_４ｂ及びドライブトランジスタＴ_５ｂを互いに共有しても、実際２×２構造の単位画素に必要とするトランジスタは９個である。

単位画素ｕ／ｐ１とｕ／ｐ３とは、制御トランジスタＴ_２ａを共有するので、映像信号を同時に出力し、単位画素ｕ／ｐ２とｕ／ｐ４もまた、制御トランジスタＴ_２ｂを共有するので、映像信号を同時に出力する。

一方、第１列に位置した単位画素ｕ／ｐ１とｕ／ｐ３とは、それぞれ第２列に位置したｕ／ｐ２及びｕ／ｐ４と出力のための３個のトランジスタと接合キャパシタを共有するので、互いに対をなす列同士は、動作が交互に行わなければならない。

したがって、図６に示した構造では、１つのフレーム動作のために、奇数列と偶数列のための２回のスキャン作業を必要とする。

図６に示されているように、２×２構造の単位画素が、それぞれ複数のトランジスタを共有するように配置して、１画素当たり２．２５個のトランジスタが使用されるようにした。

これにより、画素当たりトランジスタの数を低減して、画素のサイズをさらに小さくさせることができながらも、この場合にも本発明のダイナミックレンジ拡張方法を效果的に採用できる。

上述したような本発明は、従来の単位画素別光電流累積時間を調節してダイナミックレンジを拡張した方法に比べて、次のような長所があるため、実際の応用に成功的に採用できることを実施の形態を通じて確認した。

第１に、画素別光電流累積時間を記憶するメモリを、画素配列部以外の領域に別に具現しないため、最小の基板面積を利用してイメージセンサを製作できる。

第２に、ＣＤＳ方式を採用して、低ノイズの高品質映像を獲得するＣＭＯＳイメージセンサの具現が可能である。

第３に、低ノイズの特性により暗い方向領域へのダイナミックレンジの拡張が可能である。

第４に、共有画素概念を採用して、高解像度センサに適した小さなサイズの画素への具現が可能である。

なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るイメージセンサを示したブロック図である。 本発明の一実施の形態に係るイメージセンサを示したブロック図である。 図２におけるイメージセンサの動作を説明するための図である。 任意の行の映像を読み出す時、条件付きリセットを行う行の例を示した図である。 本発明の一実施の形態に係る５個のトランジスタを備えたＣＭＯＳイメージセンサの単位画素を示した回路図である。 ２×２の単位画素がトランジスタを互いに共有した構造を示した回路図である。

符号の説明

Ｔ１ トランスファートランジスタ
Ｔ２ 制御トランジスタ
Ｔ３ リセットトランジスタ
Ｔ４ セレクトトランジスタ
Ｔ５ ドライブトランジスタ
ＰＤ フォトダイオード
Ｔ_ｘ トランスファー信号
Ｒｓｔ リセット信号
Ｓｅｌ セレクト信号
Ｃ 接合キャパシタ
Ｃｔｒｌ＿１ 第１制御信号
Ｃｔｒｌ＿２ 第２制御信号

Claims (18)

1. 以前フレームの光源により推定された現在フレームの光電流累積時間を格納するためのピクセルから構成された複数のピクセルと、
   格納された光電流累積時間に応じて、現在フレームの光電流累積時間を制御するための制御手段と、から構成され、
   前記ピクセルは、
   光を受け取って、これに該当する分だけ光電荷を生成するフォトダイオードと、
   ターンオン動作に応じて、前記フォトダイオードに蓄積された光電荷を接合キャパシタに伝達するためのトランスファートランジスタと、
   該トランスファートランジスタのターンオン動作を制御するための制御トランジスタと、
   前記トランスファートランジスタのターンオン動作時には、前記光電荷を伝達され、前記光電荷が伝達される前には、以前フレームでの光電流累積時間を格納するための接合キャパシタと、
   該接合キャパシタをリセットさせるか、前記接合キャパシタに前記光電流累積時間を格納するためのリセットトランジスタと、
   前記接合キャパシタから伝達される電荷量に相応する電気信号を出力するためのドライブトランジスタと、
   スイッチング動作により、前記ドライブトランジスタの出力を制御するためのセレクトトランジスタと、を備え、
   実際イメージを電気的信号に変換することを特徴とする装置。
2. 前記複数のピクセルは、既設定された列で配列されており、前記制御手段は、前記複数のピクセルを列単位で制御することを特徴とする請求項１に記載の装置。
3. 前記制御トランジスタは、
   一方に印加された第１制御信号とゲートを介して印加されるトランスファー信号とに応答して、他方を介して前記トランスファートランジスタのオン・オフを制御することを特徴とする請求項２に記載の装置。
4. 前記第１制御信号は、該当列を制御するための単位制御部を介して提供されることを特徴とする請求項３に記載の装置。
5. 前記リセットトランジスタは、
   一方に印加された第２制御信号とゲートを介して印加されるリセット信号とに応答して、他方に位置した前記接合キャパシタを一定電圧レベルにリセットさせるか、前記第２制御信号を介して提供された前記光電流累積時間を前記接合キャパシタに格納することを特徴とする請求項４に記載の装置。
6. 前記第２制御信号は、該当列を制御するための単位制御部を介して提供され、前記接合キャパシタをリセットさせる場合には、一定電圧レベルを維持し、前記接合キャパシタに前記光電流累積時間を格納する場合には、前記光電流累積時間に該当する電圧レベルを維持することを特徴とする請求項５に記載の装置。
7. 前記一定電圧レベルは、電源電圧レベルであることを特徴とする請求項６に記載の装置。
8. 前記セレクトトランジスタは、
   セレクト信号の制御を受けてターンオンし、電源電圧と前記ドライブトランジスタとの間に接続されたことを特徴とする請求項７に記載の装置。
9. 実際イメージを電気信号に変換するイメージセンサにおいて、
   以前フレームの光電流累積時間を格納する単位画素が、Ｎ×Ｍ個（Ｎ，Ｍは、１より大きな自然数）配列された画素配列部と、
   前記各単位画素に格納された光電流累積時間に応じて、現在フレームの光電流累積時間を列単位で調節するために、列個数（Ｍ個）に該当する単位制御部を備えた制御部と、を備え、
   前記単位画素は、
   光を受け取って、これに該当する分だけ光電荷を生成するフォトダイオードと、
   ターンオン動作に応じて、前記フォトダイオードに蓄積された光電荷を接合キャパシタに伝達するためのトランスファートランジスタと、
   該トランスファートランジスタのターンオン動作を制御するための制御トランジスタと、
   前記トランスファートランジスタのターンオン動作時には、前記光電荷を伝達され、前記光電荷が伝達される前には、以前フレームでの光電流累積時間を格納するための接合キャパシタと、
   該接合キャパシタをリセットさせるか、前記接合キャパシタに前記光電流累積時間を格納するためのリセットトランジスタと、
   前記接合キャパシタから伝達される電荷量に相応する電気信号を出力するためのドライブトランジスタと、
   スイッチング動作により、前記ドライブトランジスタの出力を制御するためのセレクトトランジスタとを備えている、
   ことを特徴とするイメージセンサ。
10. 前記各単位制御部において、以前フレームで格納された前記各単位画素の光電流累積時間を各々列別に判断し、その結果を前記各単位画素に格納し、
    次のフレームにおいて、前記画素配列部の１番目の行の映像信号を出力する時、Ｍ−１個の他の行の画素に格納されているＭ−１個の互いに異なる前記光電流累積時間の記録を各々列別に受け取り、
    各々光電流累積時間に該当する各画素別リセットを行うことを特徴とする請求項９に記載のＣＭＯＳイメージセンサ。
11. 単位画素４個が２行×２列の構造で配列され、
    前記４個の単位画素は、４個のフォトダイオードと４個のトランスファートランジスタと２個の制御トランジスタと１個のリセットトランジスタと１個のセレクトトランジスタ及び１個のドライブトランジスタとからなることを特徴とする請求項９に記載のイメージセンサ。
12. 第１行第１列の第１単位画素と第１行第２列の第２単位画素とは、第１接合キャパシタと第１リセットトランジスタと第１セレクトトランジスタ及び第１ドライブトランジスタを互いに共有することを特徴とする請求項９に記載のイメージセンサ。
13. 第２行第１列の第３単位画素と第２行第２列の第４単位画素とは、第２接合キャパシタと第２リセットトランジスタと第２セレクトトランジスタ及び第２ドライブトランジスタを互いに共有することを特徴とする請求項１２に記載のイメージセンサ。
14. 前記第１単位画素と前記第３単位画素とは、第１制御トランジスタを互いに共有することを特徴とする請求項１３に記載のイメージセンサ。
15. 前記第２単位画素と前記第４単位画素とは、第２制御トランジスタを互いに共有することを特徴とする請求項１４に記載のイメージセンサ。
16. 実際イメージを電気信号に変換する方法において、
    以前フレームの光電流累積時間を、Ｎ×Ｍ（Ｎ，Ｍは、１より大きな自然数）で配列された単位画素の各々の接合キャパシタに格納するステップと、
    前記単位画素のフォトダイオードにおいて、光を受け取って、これに該当する分だけ光電荷を生成するステップと、
    前記フォトダイオードに蓄積された光電荷を前記接合キャパシタに伝達するステップと、
    前記接合キャパシタから伝達される電荷量に相応する電気信号を出力するステップと、
    前記各単位画素に格納された光電流累積時間に応じて、現在フレームの光電流累積時間を列単位で制御するステップと、を備え、
    前記光電流累積時間制御ステップは、
    前記各単位制御部において、以前フレームで読み出した前記各単位画素の光電流累積時間を各々列別に判断し、その結果を前記各単位画素の前記接合キャパシタに格納するステップと、
    前記光電流累積時間に応じて、前記接合キャパシタをリセットさせるか、前記接合キャパシタに前記光電流累積時間を格納するステップとを含む、
    ことを特徴とする方法。
17. 前記光電流累積時間制御ステップは、
    前記各単位制御部において、以前フレームで読み出した前記各単位画素の光電流累積時間を各々列別に判断し、その結果を前記各単位画素に格納するための確認ステップと、
    次のフレームにおいて、前記画素配列部の最初行の映像信号を出力する時、Ｍ−１個の他の行の画素に格納されているＭ−１個の互いに異なる前記光電流累積時間の記録を各々列別に受け取るステップと、
    各々光電流累積時間に該当する各画素別リセットを行うステップと
    を含むことを特徴とする請求項１６に記載の方法。
18. 前記リセットステップにおいて、単位画素に格納された光電流累積時間が一定時間を超えると、前記単位画素のフォトダイオードをリセットし、一定時間を超えなければ、フォトダイオードをリセットしないことを特徴とする請求項１７に記載の方法。

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