JP4609400B2 - Ｄｃ−ｄｃコンバータおよびその制御方法 - Google Patents

Description

本発明は、入力された直流電流を昇圧または降圧して出力するＤＣ−ＤＣコンバータおよびその制御方法に関する。

従来、入力された直流電流を昇圧または降圧して出力するＤＣ−ＤＣコンバータは公知となっている。例えば、特許文献１および特許文献２に記載の如くである。
また、それぞれ入力された直流電流を昇圧または降圧して出力する入力変換回路を複数具備し、これらの入力変換回路を並列的に接続することにより、大電流の取り扱いを可能としたＤＣ−ＤＣコンバータも公知となっている。例えば、特許文献３に記載の如くである。

以下では、図１２、図１３および図１４を用いて従来のＤＣ−ＤＣコンバータの一例であるＤＣ−ＤＣコンバータ５００について説明する。

図１２に示す如く、ＤＣ−ＤＣコンバータ５００はフィルタ５０２、入力変換ユニット５１０、キャパシタ５０３、電圧検出回路５２０、制御回路５３０等を具備する。

入力変換ユニット５１０はＤＣ−ＤＣコンバータ５００を構成する主たる回路であり、入力変換回路５１１・５１２・５１３・５１４を並列的に接続したものである。
入力変換回路５１１・５１２・５１３・５１４はそれぞれ入力された直流電流を昇圧または降圧して出力する回路、すなわち昇圧回路としての機能と降圧回路としての機能とを兼ねる回路である。
ＤＣ−ＤＣコンバータ５００に入力された直流電流はフィルタ５０２を経て入力変換回路５１１・５１２・５１３・５１４に入力される。ＤＣ−ＤＣコンバータ５００に入力された直流電流は入力変換回路５１１・５１２・５１３・５１４により昇圧または降圧された後、キャパシタ５０３を経てＤＣ−ＤＣコンバータ５００から出力される。

入力変換回路５１１は主としてスイッチング素子５１１ａ、スイッチング素子５１１ｂ、インダクタ５１１ｃ、キャパシタ５１１ｄを具備する。
スイッチング素子５１１ａ・５１１ｂはＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなり、ゲートに信号が入力されることにより、ソースとドレインの間の導通および遮断、すなわちスイッチング動作を行う。
インダクタ５１１ｃおよびキャパシタ５１１ｄは入力変換回路５１１の共振部を構成し、スイッチング素子５１１ａ・５１１ｂのスイッチング動作に伴って共振することによりスイッチング素子５１１ａのドレイン−ソース間電圧（Ｖｄｓ）の上昇を抑制し、スイッチング動作時のエネルギーロスを低減するものである。

スイッチング素子５１１ａ・５１１ｂが協動的にスイッチング動作を行うことにより、入力変換回路５１１はＤＣ−ＤＣコンバータ５００に入力された直流電流の電圧を昇圧または降圧して出力する。入力変換回路５１２・５１３・５１４の詳細な構成は入力変換回路５１１と同様である。

電圧検出回路５２０はＤＣ−ＤＣコンバータ５００から出力される直流電流の電圧を検出するものである。

制御回路５３０は電圧検出回路５２０により検出されたＤＣ−ＤＣコンバータ５００の出力電圧の値に基づいて、当該出力電圧を所望の値とするべく入力変換回路５１１・５１２・５１３・５１４のスイッチング素子のオン時間、ひいては入力変換回路５１１・５１２・５１３・５１４のスイッチング周期（オン時間とオフ時間の和）を制御するものである。より詳細には、出力電圧の検出値が所望の値よりも小さいときはオン時間を長くしてスイッチング周期を長く（オンデューティを大きく）し、出力電圧の検出値が所望の値よりも大きいときはオン時間を短くしてスイッチング周期を短く（オンデューティを小さく）する。

しかし、複数の入力変換回路５１１・５１２・５１３・５１４を具備し、これらを並列的に接続したＤＣ−ＤＣコンバータ５００は、以下の問題を有する。

一般に、ＤＣ−ＤＣコンバータ５００において入力された直流電流を昇圧または降圧して出力する場合、入力変換回路５１１・５１２・５１３・５１４のスイッチング素子のスイッチング動作によりエネルギーロスが発生する。そして、近年のスイッチング素子（主としてＭＯＳＦＥＴ）の高周波化に伴い単位時間当たりのスイッチング動作回数が増加し、エネルギーの損失も増加する傾向にある。
このようなエネルギーの損失を低減する方法の一つとしては、図１４に示す如く、入力変換回路５１１・５１２・５１３・５１４のスイッチング素子のドレイン−ソース間電圧Ｖｄｓがゼロ（またはゼロの近傍）のときにスイッチング動作（オンまたはオフ）を行う、いわゆるソフトスイッチングが挙げられる。

図１３および図１４を用いてＤＣ−ＤＣコンバータ５００に入力された直流電流を昇圧して出力する場合のソフトスイッチングについて説明する。

スイッチング素子５１１ａをオンからオフにすると、インダクタ５１１ｃからスイッチング素子５１１ａに向かって流れていた直流電流の電荷が共振部を構成するキャパシタ５１１ｄに移動して蓄えられる。
よって、スイッチング素子５１１ａをオンからオフにするタイミングにおいてはスイッチング素子５１１ａのドレイン−ソース間電圧Ｖｄｓの急激な上昇が抑制されるので、特に制約無くソフトスイッチングを達成することが可能である。
言い換えれば、オン時間（スイッチング素子５１１ａがオフからオンになった時点から再びオフになる時点までに要する時間）が任意の長さにおいてソフトスイッチングを達成することが可能である。

しかし、スイッチング素子５１１ａをオンからオフにすると、その直後からドレイン−ソース間電圧Ｖｄｓが上昇し、これが降下して再びゼロになるまで所定の時間ΔＴを要する。
これは、インダクタ５１１ｃおよびキャパシタ５１１ｄからなる共振部の作用による。
すなわち、スイッチング素子５１１ａをオンからオフにすると、それまでインダクタ５１１ｃからスイッチング素子５１１ａを経てグラウンドに流れていた電流がキャパシタ５１１ｄに流れ込んで電荷が蓄えられ、続いて当該電荷がインダクタ５１１ｃに移動することによりインダクタ５１１ｃを流れる電流ＩＬが逆流するという一連の現象が起こり、その間にスイッチング素子５１１ａのドレイン−ソース間電圧Ｖｄｓがゼロから上昇し、しばらくしてから降下して再びゼロに戻る。

従って、スイッチング素子５１１ａをオフからオンにするタイミングについては、ソフトスイッチングを達成するためにはオフ時間（スイッチング素子５１１ａがオンからオフになった時点から再びオンとなる時点までに要する時間）を少なくともΔＴ以上としなければならないという制約がある。

また、スイッチング素子５１１ａのドレイン−ソース間電圧Ｖｄｓがゼロから上昇し、これが降下して再びゼロになるまで所定の時間ΔＴは、インダクタ５１１ｃおよびキャパシタ５１１ｄからなる共振部のインダクタンスおよびキャパシタンスにより変動し得るものである。
そのため、製造時にこれらの共振部のインダクタンスおよびキャパシタンスの値がばらつくと、入力変換回路５１１・５１２・５１３・５１４の個体間でΔＴがそれぞれ異なることとなる。

このように、ΔＴにばらつきを有する複数の入力変換回路５１１・５１２・５１３・５１４のスイッチング素子を、ソフトスイッチングを達成しつつそれぞれ同じ出力電圧の直流電流を出力すべく同じオンデューティでスイッチング動作させた場合、これらのスイッチング周期がそれぞればらつくこととなる。
その結果、ＤＣ−ＤＣコンバータ５００から出力される直流電流、すなわち入力変換回路５１１・５１２・５１３・５１４のそれぞれから出力される直流電流を合わせたものには、これらのスイッチング周期の差に起因する低周波のうなり（ビート）がノイズとして含まれることとなる。

ＤＣ−ＤＣコンバータ５００から出力される直流電流の低周波ノイズを解消する方法の一つとしては、大きいインダクタンスを有するインダクタおよび大きなキャパシタンスを有するキャパシタからなるフィルタをＤＣ−ＤＣコンバータ５００に別途設ける方法が挙げられるが、当該フィルタを含めたＤＣ−ＤＣコンバータ５００全体の大型化を招くため、好ましくない。

ＤＣ−ＤＣコンバータ５００から出力される直流電流の低周波ノイズを解消する別の方法としては、入力変換回路５１１・５１２・５１３・５１４の製造工程をより厳密に管理し、入力変換回路５１１・５１２・５１３・５１４の共振部のインダクタンスおよびキャパシタンスの製造時のばらつきを低減することが挙げられる。
しかし、このような方法は入力変換回路５１１・５１２・５１３・５１４の製造コストの増大を招くため、好ましくない。
特開平９−２１５３１９号公報 特開２００４−３２９１０号公報 特開２００４−１５９９２号公報

本発明は以上の如き状況に鑑み、複数の入力変換回路の共振部に製造時のばらつき（より厳密には、インダクタンスおよびキャパシタンスのばらつき）があっても、出力される直流電流の低周波ノイズを低減することが可能なＤＣ−ＤＣコンバータおよびその制御方法を提供するものである。

本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。

即ち、請求項１においては、
スイッチング素子と共振部とを有し入力された直流電流を昇圧または降圧して出力する複数の入力変換回路を備え、前記複数の入力変換回路を並列的に接続し、当該複数の入力変換回路の一つをマスター回路とするとともに当該マスター回路を除く他の入力変換回路を単数または複数のスレーブ回路とした入力変換手段と、
前記入力変換手段の出力電圧を検出する出力電圧検出手段と、
前記出力電圧検出手段により検出された入力変換手段の出力電圧に基づいて前記マスター回路となる入力変換回路のスイッチング素子のオン時間を制御するマスター制御手段と、
前記マスター回路となる入力変換回路のスイッチング周期と前記単数または複数のスレーブ回路となる入力変換回路のスイッチング周期とが同期するように前記単数または複数のスレーブ回路となる入力変換回路のスイッチング素子のオン時間をそれぞれ制御するスレーブ制御手段と、
を具備し、
前記マスター制御手段および前記スレーブ制御手段がそれぞれ備えるＰＬＬは、
位相比較器と、
前記位相比較器から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことによりパルス信号を出力するプリドライバと、
前記プリドライバから入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことにより出力する電圧を調整するドライバと、
前記ドライバから入力される電圧に応じて出力するパルス信号の周波数を調整するＶＣＯと、
を具備し、
前記プリドライバが出力するパルス信号のパルス幅を前記位相比較器が出力するパルス幅よりも短くするものである。

請求項２においては、
前記複数の入力変換回路のスイッチング素子がそれぞれオンとなるタイミングに位相差を設けるものである。

請求項３においては、前記複数の入力変換回路はそれぞれ二つのスイッチング素子を有し、当該二つのスイッチング素子のスイッチング動作の開始の先後を変えることにより入力された直流電流の昇圧または降圧を切り替え、当該二つのスイッチング素子がスイッチング動作を行う際に、当該二つのスイッチング素子のうち、後にスイッチング動作を開始する方が定期的にスイッチング動作を停止するものである。

請求項４においては、前記複数の入力変換回路の一部は入力された直流電流を昇圧または降圧して出力し、前記複数の入力変換回路の残りは前記一部の入力変換回路が入力された直流電流を昇圧して出力するときには入力された直流電流を昇圧して出力し、前記一部の入力変換回路が入力された直流電流を降圧して出力するときにはスイッチング動作を停止するものである。

請求項５においては、
スイッチング素子と共振部とを有し入力された直流電流を昇圧または降圧して出力する複数の入力変換回路を並列的に接続した入力変換手段を具備するＤＣ−ＤＣコンバータの制御方法であって、
前記複数の入力変換回路の一つをマスター回路とし、当該マスター回路を除く他の入力変換回路をスレーブ回路とし、
前記ＤＣ−ＤＣコンバータは、
前記入力変換手段の出力電圧に基づいて、前記マスター回路となる入力変換回路のスイッチング素子のオン時間を制御するマスター制御手段と、
前記マスター回路となる入力変換回路のスイッチング周期と前記スレーブ回路となる入力変換回路のスイッチング周期とが同期するように前記スレーブ回路となる入力変換回路のオン時間を制御するスレーブ制御手段と、
を具備し、
前記マスター制御手段および前記スレーブ制御手段がそれぞれ備えるＰＬＬは、
位相比較器と、
前記位相比較器から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことによりパルス信号を出力するプリドライバと、
前記プリドライバから入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことにより出力する電圧を調整するドライバと、
前記ドライバから入力される電圧に応じて出力するパルス信号の周波数を調整するＶＣＯと、
を具備し、
前記プリドライバが出力するパルス信号のパルス幅を前記位相比較器が出力するパルス幅よりも短くするものである。

請求項６においては、
前記複数の入力変換回路のスイッチング素子がそれぞれオンとなるタイミングに位相差を設けるものである。

請求項７においては、
前記複数の入力変換回路はそれぞれ二つのスイッチング素子を有し、当該二つのスイッチング素子のスイッチング動作の開始の先後を変えることにより入力された直流電流の昇圧または降圧を切り替え、
当該二つのスイッチング素子がスイッチング動作を行う際に、当該二つのスイッチング素子のうち、後にスイッチング動作を開始する方が定期的にスイッチング動作を停止するものである。

請求項８においては、
前記複数の入力変換回路の一部は入力された直流電流を昇圧または降圧して出力し、
前記複数の入力変換回路の残りは前記入力変換回路の一部が入力された直流電流を昇圧して出力するときには入力された直流電流を昇圧して出力し、前記入力変換回路の一部が入力された直流電流を降圧して出力するときにはスイッチング動作を停止するものである。

本発明においては、複数の入力変換回路の共振部の製造時のばらつきがあっても、出力される直流電流の低周波ノイズを低減することが可能である。
また、ＰＬＬから出力される個々のパルス信号の周期の揺らぎを低減することが可能である。

以下では、図１を用いて本発明に係るＤＣ−ＤＣコンバータの第一実施例であるＤＣ−ＤＣコンバータ１００について説明する。
図１に示す如く、ＤＣ−ＤＣコンバータ１００は入力された直流電流の電圧を昇圧または降圧して直流電流として出力するものであり、主としてフィルタ１０２、入力変換ユニット１１０、キャパシタ１０３、電圧検出回路１２０、マスター制御ユニット１３０、スレーブ制御ユニット１４０等を具備する。

フィルタ１０２はキャパシタ１０２ａ・１０２ｂおよびインダクタ１０２ｃからなり、ＤＣ−ＤＣコンバータ１００に入力される直流電流に重畳するノイズを除去するものである。
フィルタ１０２の一端はＤＣ−ＤＣコンバータ１００の入力端子１００ａに接続され、フィルタ１０２の他端は後述する入力変換ユニット１１０の入力側に接続される。フィルタ１０２によりノイズが除去された直流電流は入力変換ユニット１１０に入力される。

入力変換ユニット１１０は本発明に係る入力変換手段の実施の一形態であり、計四つの入力変換回路１１１・１１２・１１３・１１４を並列的に接続したものである。
本実施例では、入力変換回路１１１・１１２・１１３・１１４のうち、入力変換回路１１１を「マスター回路」、残りの入力変換回路１１２・１１３・１１４を「スレーブ回路」とする。

入力変換回路１１１・１１２・１１３・１１４はそれぞれ、入力された直流電流を昇圧して出力する回路すなわち昇圧回路としての機能と、入力された直流電流を降圧して出力する回路すなわち降圧回路としての機能と、を兼ねる回路である。

なお、本実施例の入力変換回路１１１・１１２・１１３・１１４は略同じ構成であることから、以下では入力変換回路１１１の詳細な構成についてのみ説明し、入力変換回路１１２・１１３・１１４については説明を省略する。
また、説明の便宜上、以下では入力された直流電圧を昇圧する場合についてのみ説明し、降圧する場合については適宜説明を省略する。

入力変換回路１１１は第一スイッチング素子１１１ａ、第二スイッチング素子１１１ｂ、インダクタ１１１ｃ、キャパシタ１１１ｄを有する。

第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂはＮチャネルのＭＯＳＦＥＴからなり、スイッチング動作を行うものである。第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのゲートにＨｉ信号が入力されるとソースとドレインの間が導通し（オンとなり）、ゲートにＬｏ信号が入力されるとソースとドレインの間が遮断される（オフとなる）。

インダクタ１１１ｃおよびキャパシタ１１１ｄは入力変換回路１１１の共振部を構成し、スイッチング素子１１１ａのスイッチング動作に伴って共振することにより第一スイッチング素子１１１ａのドレイン−ソース間電圧（Ｖｄｓ）の過度の上昇を抑制し、スイッチング動作時のエネルギーロスを低減する。

インダクタ１１１ｃの一端はフィルタ１０２の出力側に接続される。第一スイッチング素子１１１ａのソースはグラウンドに接続され、第一スイッチング素子１１１ａのドレインはインダクタ１１１ｃの他端に接続される。第二スイッチング素子１１１ｂのソースはインダクタ１１１ｃの他端に接続され、第二スイッチング素子１１１ｂのドレインはＤＣ−ＤＣコンバータ１００の出力端子１００ｂに接続される。キャパシタ１１１ｄの一端はインダクタ１１１ｃの他端に接続され、キャパシタ１１１ｄの他端はグラウンドに接続される。

第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂが協動的にスイッチング動作を行う、すなわち第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂの一方がオンとなったときは他方がオフとなり、一方がオフとなったときは他方がオンとなることにより、入力変換回路１１１はＤＣ−ＤＣコンバータ１００に入力された直流電流の電圧を昇圧または降圧して出力する。

なお、本実施例の入力変換回路１１１・１１２・１１３・１１４は二つのスイッチング素子を有し、これらが協動的に行うスイッチング動作の開始の先後を変えることにより入力された直流電流の昇圧または降圧を切り替える、すなわち昇圧回路としての機能と降圧回路としての機能とを兼ねる構成としたが、本発明はこれに限定されず、複数の入力変換回路が昇圧回路としての機能のみを有する構成としても良く、複数の入力変換回路が降圧回路としての機能のみを有する構成としても良い。

キャパシタ１０３はＤＣ−ＤＣコンバータ１００から出力される直流電流を平滑化するためのキャパシタである。キャパシタ１０３の一端はＤＣ−ＤＣコンバータ１００の出力端子１００ｂに接続され、キャパシタ１０３の他端はグラウンドに接続される。

電圧検出回路１２０は本発明に係る出力電圧検出手段の実施の一形態であり、入力変換ユニット１１０の出力電圧、ひいてはＤＣ−ＤＣコンバータ１００の出力電圧を検出するものである。電圧検出回路１２０はＤＣ−ＤＣコンバータ１００の出力端子１００ｂに接続される。

マスター制御ユニット１３０は本発明に係るマスター制御手段の実施の一形態であり、電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧に基づいて、本実施例におけるマスター回路、すなわち入力変換回路１１１の第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのオン時間を制御するものである。
より詳細には、マスター制御ユニット１３０は、電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧の値（出力電圧の検出値）と所望の出力電圧の値（目標出力電圧値）とを比較し、出力電圧の検出値が目標出力電圧値より低いときはスイッチング素子１１１ａのオン時間を長くしてスイッチング周期を長く（オンデューティを大きく）し、出力電圧の検出値が目標出力電圧値より高いときはスイッチング素子１１１ａのオン時間を短くしてスイッチング周期を短くする（オンデューティを小さくする）ことにより、入力変換ユニット１１０の出力電圧が目標出力電圧値を保持するように制御する。
ここで、「スイッチング周期」は、スイッチング素子の一回のオン時間と一回のオフ時間との和を指す。

マスター制御ユニット１３０は電圧検出回路１２０に接続され、電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧に係る情報を取得することが可能である。
マスター制御ユニット１３０は第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのゲートにそれぞれ接続され、第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂにそれぞれゲート信号を送信することにより第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂをオフからオンにすることが可能である。
また、マスター制御ユニット１３０は第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂに送信するパルス信号の長さ（Ｈｉ信号のパルス幅）をそれぞれ調整することにより、第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのオン時間をそれぞれ制御することが可能である。

スレーブ制御ユニット１４０は本発明に係るスレーブ制御手段の実施の一形態であり、マスター回路（入力変換回路１１１）のスイッチング周期とスレーブ回路（入力変換回路１１２・１１３・１１４）のスイッチング周期とが同期するように、スレーブ回路（入力変換回路１１２・１１３・１１４）のスイッチング素子のオン時間をそれぞれ制御するものである。

スレーブ制御ユニット１４０はマスター制御ユニット１３０に接続され、マスター制御ユニット１３０により制御されるマスター回路（入力変換回路１１１）のスイッチング周期に係る情報（信号）を取得することが可能である。
また、スレーブ制御ユニット１４０はスレーブ回路（入力変換回路１１２・１１３・１１４）のスイッチング素子のゲートに接続され、当該スイッチング素子に送信するパルス信号の長さ（Ｈｉ信号のパルス幅）を調整することにより、当該スイッチング素子のオン時間を制御することが可能である。

以下では、図１および図２を用いてマスター制御ユニット１３０およびスレーブ制御ユニット１４０の詳細について説明する。
マスター制御ユニット１３０は第一マスター制御回路１３０ａおよび第二マスター制御回路１３０ｂからなる。

第一マスター制御回路１３０ａはマスター回路たる入力変換回路１１１の第一スイッチング素子１１１ａのスイッチング動作を制御する回路である。

図２に示す如く、第一マスター制御回路１３０ａは主としてデジタル制御器１５０、ＰＬＬ１５１、第一エッジ検出器１５２、ＲＳフリップフロップ回路１５３、第二エッジ検出器１５４を具備する。

デジタル制御器１５０は電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧（出力電圧の検出値）に基づいて所定の周期のパルス信号を生成し、出力するものである。
デジタル制御器１５０は電圧検出回路１２０に接続され、電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧（出力電圧の検出値）に係る情報を取得することが可能である。
デジタル制御器１５０は電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧（検出出力電圧値）と所望の出力電圧の値（目標出力電圧値）とを比較し、検出出力電圧値が目標出力電圧値より低いときは出力するパルス信号の周期を長くし、検出出力電圧値が目標出力電圧値より高いときは出力するパルス信号の周期を短くする。

ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）１５１は参照入力端子（ｒｅｆ）、目標入力端子（ｔａｒｇｅｔ）、出力端子（ｏｕｔ）の三つの端子を有し、目標入力端子（ｔａｒｇｅｔ）に入力されるパルス信号の周期（周波数）および位相が参照入力端子（ｒｅｆ）に入力されるパルス信号の周期（周波数）および位相と同期するように、出力端子（ｏｕｔ）から所定の周期（周波数）および位相を有するパルス信号を出力する回路である。
ＰＬＬ１５１の参照入力端子（ｒｅｆ）はデジタル制御器１５０の出力端子に接続される。ＰＬＬ１５１の詳細については後述する。

第一エッジ検出器１５２は入力端子および出力端子を有し、入力端子に入力されたパルス信号の立ち下がりを検出してパルス信号を出力するものである。
第一エッジ検出器１５２の入力端子はＰＬＬ１５１の出力端子（ｏｕｔ）に接続される。

ＲＳフリップフロップ回路１５３はセット入力端子（Ｓ）、リセット入力端子（Ｒ）、出力端子（Ｑ）を有し、セット入力端子（Ｓ）にパルス信号が入力されてからリセット入力端子（Ｒ）にパルス信号が入力されるまでの間はＨｉ、リセット入力端子（Ｒ）にパルス信号が入力されてからセット入力端子（Ｓ）にパルス信号が入力されるまでの間はＬｏとなるパルス信号を出力端子（Ｑ）から出力する回路である。
ＲＳフリップフロップ回路１５３のリセット入力端子（Ｒ）は第一エッジ検出器１５２の出力端子に接続される。また、ＲＳフリップフロップ回路１５３の出力端子（Ｑ）はマスター回路たる入力変換回路１１１の第一スイッチング素子１１１ａのゲートに接続されるとともに、ＰＬＬ１５１の目標入力端子（ｔａｒｇｅｔ）に接続される。

第二エッジ検出器１５４は入力端子および出力端子を有し、入力端子に入力されたパルス信号の立ち下がりを検出してパルス信号を出力するものである。
第二エッジ検出器１５４の入力端子はマスター回路たる入力変換回路１１１の第一スイッチング素子１１１ａのドレイン、インダクタ１１１ｃの他端および第二スイッチング素子１１１ｂのソースの接続部１１１ｅに接続される。第二エッジ検出器１５４の出力端子はＲＳフリップフロップ回路１５３のセット入力端子（Ｓ）に接続される。

第二マスター制御回路１３０ｂはマスター回路たる入力変換回路１１１の第二スイッチング素子１１１ｂのスイッチング動作を制御する回路であり、その基本的な構成は第一マスター制御回路１３０ａと略同じであるため説明を省略する。

スレーブ制御ユニット１４０は制御回路１４２・１４３・１４４からなる。
制御回路１４２はスレーブ回路たる入力変換回路１１２のスイッチング動作を制御する回路であり、第一スレーブ制御回路１４２ａおよび第二スレーブ制御回路１４２ｂからなる。
第一スレーブ制御回路１４２ａはスレーブ回路たる入力変換回路１１２の第一スイッチング素子１１２ａのスイッチング動作を制御する回路である。

図２に示す如く、第一スレーブ制御回路１４２ａは主としてＰＬＬ１６１、第一エッジ検出器１６２、ＲＳフリップフロップ回路１６３、第二エッジ検出器１６４を具備する。

ＰＬＬ１６１は参照入力端子（ｒｅｆ）、目標入力端子（ｔａｒｇｅｔ）、出力端子（ｏｕｔ）の三つの端子を有し、目標入力端子（ｔａｒｇｅｔ）に入力されるパルス信号の周期（周波数）および位相が参照入力端子（ｒｅｆ）に入力されるパルス信号の周期（周波数）および位相と同期するように、出力端子（ｏｕｔ）から所定の周期（周波数）および位相を有するパルス信号を出力する回路である。
ＰＬＬ１６１の参照入力端子（ｒｅｆ）は第一マスター制御回路１３０ａのデジタル制御器１５０の出力端子に接続される。

第一エッジ検出器１６２は入力端子および出力端子を有し、入力端子に入力されたパルス信号の立ち下がりを検出してパルス信号を出力するものである。
第一エッジ検出器１６２の入力端子はＰＬＬ１６１の出力端子（ｏｕｔ）に接続される。

ＲＳフリップフロップ回路１６３はセット入力端子（Ｓ）、リセット入力端子（Ｒ）、出力端子（Ｑ）を有し、セット入力端子（Ｓ）にパルス信号が入力されてからリセット入力端子（Ｒ）にパルス信号が入力されるまでの間はＨｉ、リセット入力端子（Ｒ）にパルス信号が入力されてからセット入力端子（Ｓ）にパルス信号が入力されるまでの間はＬｏとなるパルス信号を出力端子（Ｑ）から出力する回路である。
ＲＳフリップフロップ回路１６３のリセット入力端子（Ｒ）は第一エッジ検出器１６２の出力端子に接続される。また、ＲＳフリップフロップ回路１６３の出力端子（Ｑ）はスレーブ回路たる入力変換回路１１２の第一スイッチング素子１１２ａのゲートに接続されるとともに、ＰＬＬ１６１の目標入力端子（ｔａｒｇｅｔ）に接続される。

第二エッジ検出器１６４は入力端子および出力端子を有し、入力端子に入力されたパルス信号の立ち下がりを検出してパルス信号を出力するものである。
第二エッジ検出器１６４の入力端子はスレーブ回路たる入力変換回路１１２の第一スイッチング素子１１２ａのドレイン、インダクタ１１２ｃの他端および第二スイッチング素子１１２ｂのソースの接続部に接続される。第二エッジ検出器１６４の出力端子はＲＳフリップフロップ回路１６３のセット入力端子（Ｓ）に接続される。

第二スレーブ制御回路１４２ｂはスレーブ回路たる入力変換回路１１２の第二スイッチング素子１１２ｂのスイッチング動作を制御する回路であり、その基本的な構成は第一スレーブ制御回路１４２ａと略同じであるため説明を省略する。

以下では、第一マスター制御回路１３０ａおよび第一スレーブ制御回路１４２ａの挙動について説明する。

まず、第一マスター制御回路１３０ａの挙動について説明する。
第一スイッチング素子１１１ａがオンの状態では、入力変換回路１１１の第一スイッチング素子１１１ａのドレイン、インダクタ１１１ｃの他端および第二スイッチング素子１１１ｂのソースの接続部１１１ｅの電位（Ｖｘ）はグラウンドと略同じ（ほぼゼロ）となっている。
ＰＬＬ１５１は、ＲＳフリップフロップ回路１５３から目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号と第一マスター制御回路１３０ａのデジタル制御器１５０から参照入力端子（ｒｅｆ）に入力されたパルス信号との位相（入力の先後）を比較し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも先である場合には出力端子（ｏｕｔ）から出力するパルス信号の周期を長く（周波数を低く）し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも後である場合には出力端子（ｏｕｔ）から出力するパルス信号の周期を短く（周波数を高く）する。

ＰＬＬ１５１から出力されたパルス信号は第一エッジ検出器１５２に入力され、第一エッジ検出器１５２は当該パルス信号の立ち下がりを検出するとパルス信号を出力する。
第一エッジ検出器１５２から出力されたパルス信号はＲＳフリップフロップ回路１５３のリセット入力端子（Ｒ）に入力され、ＲＳフリップフロップ回路１５３は出力端子（Ｑ）からＬｏ信号を出力する。

ＲＳフリップフロップ回路１５３から出力されたＬｏ信号はＮチャネルのＭＯＳＦＥＴからなる第一スイッチング素子１１１ａのゲートに入力され、第一スイッチング素子１１１ａはオンからオフとなる。

第一スイッチング素子１１１ａがオフとなる（第一スイッチング素子１１１ａのオフ時間が開始される）と、マスター回路たる入力変換回路１１１のインダクタ１１１ｃから第一スイッチング素子１１１ａを経てグラウンドに流れていた電流がキャパシタ１１１ｄに流れ込んでキャパシタ１１１ｄに電荷が蓄えられ、接続部１１１ｅの電位（Ｖｘ）が所定の値まで上昇する。また、第二エッジ検出器１５４への入力信号が立ちあがる。
その後、キャパシタ１１１ｄに蓄えられた電荷がインダクタ１１１ｃに移動することによりインダクタ１１１ｃを流れる電流が逆流し、その過程で接続部１１１ｅの電位（Ｖｘ）がゼロ近傍まで低下する。

接続部１１１ｅの電位がゼロ近傍まで低下すると第二エッジ検出器１５４への入力信号が立ち下がり、第二エッジ検出器１５４はこれを検出してパルス信号を出力する。

第二エッジ検出器１５４から出力されたパルス信号はＲＳフリップフロップ回路１５３のセット入力端子（Ｓ）に入力され、ＲＳフリップフロップ回路１５３は出力端子（Ｑ）からＨｉ信号を出力する。

ＲＳフリップフロップ回路１５３から出力されたＨｉ信号が第一スイッチング素子１１１ａのゲートに入力され、第一スイッチング素子１１１ａはオフからオンとなる（第一スイッチング素子１１１ａのオン時間が開始される）と、入力変換回路１１１のインダクタ１１１ｃから第一スイッチング素子１１１ａを経てグラウンドに流れる電流が増加する。
また、ＲＳフリップフロップ回路１５３から出力されたＨｉ信号はＰＬＬ１５１のターゲット入力端子（ｔａｒｇｅｔ）に入力される。

ＰＬＬ１５１は、ＲＳフリップフロップ回路１５３から目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号と第一マスター制御回路１３０ａのデジタル制御器１５０から参照入力端子（ｒｅｆ）に入力されたパルス信号との位相（入力の先後）を比較し、比較結果に基づいて出力端子（ｏｕｔ）から出力するパルス信号の周期を調整する。

このように、第一マスター制御回路１３０ａからの出力信号（ＲＳフリップフロップ回路１５３から出力されるパルス信号）に基づいてマスター回路たる入力変換回路１１１のスイッチング素子１１１ａのスイッチング動作を行うことにより、入力変換回路１１１のスイッチング素子１１１ａがオンからオフとなるタイミングおよびオフからオンとなるタイミングのいずれにおいても接続部１１１ｅの電位（Ｖｘ）がほぼゼロとなっており、スイッチング素子１１１ａについてソフトスイッチングが達成される。
また、入力変換回路１１１の第一スイッチング素子１１１ａのスイッチング周期は、デジタル制御器１５０からＰＬＬ１５１に入力されるパルス信号に同期することとなる。

次に、第一スレーブ制御回路１４２ａの挙動について説明する。
第一スイッチング素子１１２ａがオンの状態では、入力変換回路１１２の第一スイッチング素子１１２ａのドレイン、インダクタ１１２ｃの他端および第二スイッチング素子１１２ｂのソースの接続部１１２ｅの電位（Ｖｘ）はグラウンドと略同じ（ほぼゼロ）となっている。
ＰＬＬ１６１は、ＲＳフリップフロップ回路１６３から目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号と第一マスター制御回路１３０ａのデジタル制御器１５０から参照入力端子（ｒｅｆ）に入力されたパルス信号との位相（入力の先後）を比較し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも先である場合には出力端子（ｏｕｔ）から出力するパルス信号の周期を長く（周波数を低く）し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも後である場合には出力端子（ｏｕｔ）から出力するパルス信号の周期を短く（周波数を高く）する。

ＰＬＬ１６１から出力されたパルス信号は第一エッジ検出器１６２に入力され、第一エッジ検出器１６２は当該パルス信号の立ち下がりを検出するとパルス信号を出力する。
第一エッジ検出器１６２から出力されたパルス信号はＲＳフリップフロップ回路１６３のリセット入力端子（Ｒ）に入力され、ＲＳフリップフロップ回路１６３は出力端子（Ｑ）からＬｏ信号を出力する。

ＲＳフリップフロップ回路１６３から出力されたＬｏ信号はＮチャネルのＭＯＳＦＥＴからなる第一スイッチング素子１１２ａのゲートに入力され、第一スイッチング素子１１２ａはオンからオフとなる。

第一スイッチング素子１１２ａがオフとなる（第一スイッチング素子１１２ａのオフ時間が開始される）と、スレーブ回路たる入力変換回路１１２のインダクタ１１２ｃから第一スイッチング素子１１２ａを経てグラウンドに流れていた電流がキャパシタ１１２ｄに流れ込んでキャパシタ１１２ｄに電荷が蓄えられ、接続部１１２ｅの電位（Ｖｘ）が所定の値まで上昇する。また、第二エッジ検出器１６４への入力信号が立ちあがる。
その後、キャパシタ１１２ｄに蓄えられた電荷がインダクタ１１２ｃに移動することによりインダクタ１１２ｃを流れる電流が逆流し、接続部１１２ｅの電位（Ｖｘ）がゼロ近傍まで低下する。

接続部１１２ｅの電位がゼロ近傍まで低下すると第二エッジ検出器１６４への入力信号が立ち下がり、第二エッジ検出器１６４はこれを検出してパルス信号を出力する。

第二エッジ検出器１６４から出力されたパルス信号はＲＳフリップフロップ回路１６３のセット入力端子（Ｓ）に入力され、ＲＳフリップフロップ回路１５３は出力端子（Ｑ）からＨｉ信号を出力する。

ＲＳフリップフロップ回路１６３から出力されたＨｉ信号が第一スイッチング素子１１２ａのゲートに入力され、第一スイッチング素子１１２ａはオフからオンとなる（第一スイッチング素子１１２ａのオン時間が開始される）と、入力変換回路１１２のインダクタ１１２ｃから第一スイッチング素子１１２ａを経てグラウンドに流れる電流が増加する。
また、ＲＳフリップフロップ回路１６３から出力されたＨｉ信号はＰＬＬ１６１のターゲット入力端子（ｔａｒｇｅｔ）に入力される。

ＰＬＬ１６１は、ＲＳフリップフロップ回路１６３から目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号と第一マスター制御回路１３０ａのデジタル制御器１５０から参照入力端子（ｒｅｆ）に入力されたパルス信号との位相（入力の先後）を比較し、比較結果に基づいて出力端子（ｏｕｔ）から出力するパルス信号の周期を調整する。

このように、第一スレーブ制御回路１４２ａからの出力信号（ＲＳフリップフロップ回路１６３から出力されるパルス信号）に基づいてスレーブ回路たる入力変換回路１１２のスイッチング素子１１２ａのスイッチング動作を行うことにより、入力変換回路１１２のスイッチング素子１１２ａがオンからオフとなるタイミングおよびオフからオンとなるタイミングのいずれにおいても接続部１１２ｅの電位（Ｖｘ）がほぼゼロとなっており、スイッチング素子１１２ａについてソフトスイッチングが達成される。
また、入力変換回路１１２の第一スイッチング素子１１２ａのスイッチング周期は、デジタル制御器１５０からＰＬＬ１５１に入力されるパルス信号に同期することとなり、ひいてはマスター回路たる入力変換回路１１１の第一スイッチング素子１１２ａのスイッチング周期に同期する。

制御回路１４３はそれぞれスレーブ回路たる入力変換回路１１３のスイッチング動作を制御する回路であり、第一スレーブ制御回路１４３ａおよび第二スレーブ制御回路１４３ｂからなる。制御回路１４４はそれぞれスレーブ回路たる入力変換回路１１４のスイッチング動作を制御する回路であり、第一スレーブ制御回路１４４ａおよび第二スレーブ制御回路１４４ｂからなる。
制御回路１４３・１４４の基本的な構成は制御回路１４２と略同じであるため、説明を省略する。

以上の如く、ＤＣ−ＤＣコンバータ１００は、
スイッチング素子と共振部とを有し入力された直流電流を昇圧または降圧して出力する複数の入力変換回路１１１・１１２・１１３・１１４を備え、入力変換回路１１１・１１２・１１３・１１４を並列的に接続し、入力変換回路１１１・１１２・１１３・１１４の一つ（入力変換回路１１１）をマスター回路とするとともに当該マスター回路を除く他の入力変換回路（入力変換回路１１２・１１３・１１４）をスレーブ回路とした入力変換ユニット１１０と、
入力変換ユニット１１０の出力電圧を検出する出力電圧検出回路１２０と、
出力電圧検出回路１２０により検出された入力変換ユニット１１０の出力電圧に基づいて、前記マスター回路となる入力変換回路１１１のスイッチング素子（第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂ）のオン時間を制御するマスター制御ユニット１３０と、
マスター回路となる入力変換回路１１１のスイッチング周期とスレーブ回路となる入力変換回路１１２・１１３・１１４のスイッチング周期とが同期するように、スレーブ回路となる入力変換回路１１２・１１３・１１４のスイッチング素子のオン時間をそれぞれ制御するスレーブ制御ユニット１４０と、
を具備する。
このように構成することにより、入力変換ユニット１１０を構成する入力変換回路１１１・１１２・１１３・１１４の共振部のインダクタンスやキャパシタンスが個体間で製造時のばらつきを有する場合であっても、ソフトスイッチングを達成しつつスレーブ回路である入力変換回路１１２・１１３・１１４のスイッチング周期をマスター回路である入力変換回路１１１のスイッチング周期に同期させることが可能であり、ひいては出力される直流電流の低周波ノイズを低減することが可能である。
なお、本実施例ではスレーブ回路のオン時間を変えることによりスレーブ回路のスイッチング周波数を制御するため、個々のスレーブ回路のオンデューティがそれぞれ異なり、個々のスレーブ回路の出力電圧がマスター回路の出力電圧と必ずしも同じとならず、ＤＣ−ＤＣコンバータ１００の出力電圧が所望の値からずれる場合があるが、マスター制御ユニット１３０はマスター回路たる入力変換回路１１１のみの出力電圧ではなくマスター回路およびスレーブ回路を合わせた入力変換ユニット１１０の出力電圧が所望の値となるようにマスター回路のオン時間ひいてはオンデューティを制御することから、最終的には入力変換ユニット１１０の出力電圧が所望の値に収束し、ＤＣ−ＤＣコンバータ１００は所望の電圧の直流電流を出力することが可能である。

なお、本実施例のＤＣ−ＤＣコンバータ１００は計三つのスレーブ回路を（入力変換回路１１２・１１３・１１４）具備する構成としたが、本発明に係るＤＣ−ＤＣコンバータはこれに限定されず、スレーブ回路の数は単数でも複数でも良く、マスター回路に並列的に接続されるスレーブ回路の数をＤＣ−ＤＣコンバータが取り扱う直流電流の電流の大きさに応じて適宜選択することが可能である。

また、ＤＣ−ＤＣコンバータ１００は、（Ａ）デジタル制御器１５０から第一マスター制御回路１３０ａのＰＬＬ１５１に入力されるパルス信号、（Ｂ）デジタル制御器１５０から第一スレーブ制御回路１４２ａのＰＬＬ１６１、（Ｃ）デジタル制御器１５０から第一スレーブ制御回路１４３ａのＰＬＬ１６１および（Ｄ）デジタル制御器１５０から第一スレーブ制御回路１４４ａのＰＬＬ１６１に入力されるパルス信号の周期も位相も同期する構成とすることも可能であるが、この場合、入力変換回路１１１・１１２・１１３・１１４からそれぞれ出力される直流電流のリップルの位相が同期するため、図４の（ａ）に示す如く、ＤＣ−ＤＣコンバータ１００に入力される直流電流およびＤＣ−ＤＣコンバータ１００から出力される直流電流のリップルが大きくなるという問題がある。

そこで、本実施例のＤＣ−ＤＣコンバータ１００は、入力変換回路１１１・１１２・１１３・１１４の第一スイッチング素子１１１ａ・１１２ａ・１１３ａ・１１４ａのスイッチング周期は同期させ、かつ、第一スイッチング素子１１１ａ・１１２ａ・１１３ａ・１１４ａがそれぞれオンとなるタイミングに位相差を設けている。

すなわち、図３に示す如く、（Ａ）デジタル制御器１５０から第一マスター制御回路１３０ａのＰＬＬ１５１に入力されるパルス信号の周期をＴとすると、（Ａ）デジタル制御器１５０から第一マスター制御回路１３０ａのＰＬＬ１５１に入力されるパルス信号、（Ｂ）デジタル制御器１５０から第一スレーブ制御回路１４２ａのＰＬＬ１６１、（Ｃ）デジタル制御器１５０から第一スレーブ制御回路１４３ａのＰＬＬ１６１および（Ｄ）デジタル制御器１５０から第一スレーブ制御回路１４４ａのＰＬＬ１６１に入力されるパルス信号を、それぞれ順に（１／４）×Ｔずつ均等にずらして出力する。
このように構成することにより、図４の（ｂ）に示す如く、ＤＣ−ＤＣコンバータ１００に入力される直流電流およびＤＣ−ＤＣコンバータ１００から出力される直流電流のリップルを小さくすることが可能である。
なお、本実施例では入力変換ユニット１１０を構成する入力変換回路１１１・１１２・１１３・１１４の数が計四個であったため、デジタル制御器１５０がパルス信号を（１／４）×Ｔずつずらして出力する構成としたが、入力変換ユニットを構成する入力変換回路の数がＮ個の場合には（１／Ｎ）×Ｔずつずらして出力することが望ましい。

以下では、図５、図６および図７を用いてＰＬＬ１５１の詳細について説明する。
なお、本実施例ではＰＬＬ１５１およびＰＬＬ１６１の構成は略同じであるため、ＰＬＬ１６１については説明を省略する。

ＰＬＬ１５１は主として位相比較器１７０、第一プリドライバ１７１、第二プリドライバ１７２、インバータ１７３、ドライバ１７４、ＬＰＦ１７５、ＶＣＯ１７６等を具備する。

位相比較器１７０は目標入力端子（ｔａｒｇｅｔ）および参照入力端子（ｒｅｆ）の二つの入力端子と、アップ出力端子（ｕｐ）およびダウン出力端子（ｄｏｗｎ）の二つの出力端子を有する。位相比較器１７０の目標入力端子（ｔａｒｇｅｔ）および参照入力端子（ｒｅｆ）はＰＬＬ１５１の目標入力端子（ｔａｒｇｅｔ）および参照入力端子（ｒｅｆ）を成す。
図６に示す如く、位相比較器１７０は、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号と参照入力端子（ｒｅｆ）に入力されたパルス信号との位相（入力の先後）を比較し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも先である場合にはダウン出力端子（ｄｏｗｎ）からパルス信号を出力し、目標入力端子（ｔａｒｇｅｔ）に入力されたパルス信号が参照入力端子（ｒｅｆ）に入力されたパルス信号よりも後である場合にはアップ出力端子（ｕｐ）からパルス信号を出力する。

第一プリドライバ１７１および第二プリドライバ１７２は位相比較器１７０から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことによりパルス信号を出力するものである。

図５に示す如く、第一プリドライバ１７１はＰチャネルＭＯＳＦＥＴ１７１ａ、ＮチャネルＭＯＳＦＥＴ１７１ｂ、抵抗１７１ｃを具備する。
ＰチャネルＭＯＳＦＥＴ１７１ａおよびＮチャネルＭＯＳＦＥＴ１７１ｂのゲートは位相比較器１７０のアップ出力端子（ｕｐ）に接続され、第一プリドライバ１７１の入力端子を成す。ＰチャネルＭＯＳＦＥＴ１７１ａのソースは電源に接続される。ＮチャネルＭＯＳＦＥＴ１７１ｂのソースはグラウンドに接続される。抵抗１７１ｃの一端はＰチャネルＭＯＳＦＥＴ１７１ａのドレインに接続され、抵抗１７１ｃの他端はＮチャネルＭＯＳＦＥＴ１７１ｂのドレインに接続される。抵抗１７１ｃの一端とＰチャネルＭＯＳＦＥＴ１７１ａのドレインとの接続部は第一プリドライバ１７１の出力端子を成す。

第二プリドライバ１７２はＰチャネルＭＯＳＦＥＴ１７２ａ、ＮチャネルＭＯＳＦＥＴ１７２ｂ、抵抗１７２ｃを具備する。
ＰチャネルＭＯＳＦＥＴ１７２ａおよびＮチャネルＭＯＳＦＥＴ１７２ｂのゲートはインバータ１７３の出力端子に接続され、第二プリドライバ１７２の入力端子を成す。ＰチャネルＭＯＳＦＥＴ１７２ａのソースは電源に接続される。ＮチャネルＭＯＳＦＥＴ１７２ｂのソースはグラウンドに接続される。抵抗１７２ｃの一端はＰチャネルＭＯＳＦＥＴ１７２ａのドレインに接続され、抵抗１７２ｃの他端はＮチャネルＭＯＳＦＥＴ１７２ｂのドレインに接続される。抵抗１７２ｃの他端とＮチャネルＭＯＳＦＥＴ１７２ｂのドレインとの接続部は第二プリドライバ１７２の出力端子を成す。

インバータ１７３は入力端子およぶ出力端子を有し、入力端子にＨｉ信号が入力されたときには出力端子からＬｏ信号を出力し、入力端子にＬｏ信号が入力されたときには出力端子からＨｉ信号を出力するものである。
インバータ１７３の入力端子は位相比較器１７０のダウン出力端子（ｄｏｗｎ）に接続され、インバータ１７３の出力端子は第二プリドライバ１７２の入力端子に接続される。

ドライバ１７４は第一プリドライバ１７１および第二プリドライバ１７２から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことにより出力する電圧を調整するものである。
ドライバ１７４はＰチャネルＭＯＳＦＥＴ１７４ａ、ＮチャネルＭＯＳＦＥＴ１７４ｂを具備する。
ＰチャネルＭＯＳＦＥＴ１７４ａのゲートは第一プリドライバ１７１の出力端子に接続され、ドライバ１７４の一方の入力端子を成す。ＮチャネルＭＯＳＦＥＴ１７４ｂのゲートは第二プリドライバ１７２の出力端子に接続され、ドライバ１７４の他方の入力端子を成す。ＰチャネルＭＯＳＦＥＴ１７４ａのソースは電源に接続される。ＮチャネルＭＯＳＦＥＴ１７４ｂのソースはグラウンドに接続される。ＰチャネルＭＯＳＦＥＴ１７２ａのドレインはＮチャネルＭＯＳＦＥＴ１７２ｂのドレインに接続され、ＰチャネルＭＯＳＦＥＴ１７２ａのドレインとＮチャネルＭＯＳＦＥＴ１７２ｂのドレインとの接続部はドライバ１７４の出力端子を成す。

ＬＰＦ（Ｌｏｗ−Ｐａｓｓ Ｆｉｌｔｅｒ）１７５は入力された信号に含まれる所定の周波数以上の成分を除去するものであり、抵抗１７５ａ、キャパシタ１７５ｂを具備する。
抵抗１７５ａの一端はドライバ１７４の出力端子に接続され、ＬＰＦ１７５の入力端子を成す。キャパシタ１７５ｂの一端は抵抗１７５ａの他端に接続され、キャパシタ１７５ｂの他端はグラウンドに接続される。抵抗１７５ａの他端とキャパシタ１７５ｂの一端との接続部はＬＰＦ１７５の出力端子を成す。

ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）１７６はドライバ１７４から入力される電圧に応じて出力するパルス信号の周波数を調整するものである。
ＶＣＯ１７６の入力端子はＬＰＦ１７５の出力端子に接続され、ＶＣＯ１７６の出力端子はＰＬＬ１５１の出力端子（ｏｕｔ）を成す。
なお、本実施例のＶＣＯ１７６はマルチバイブレータを用いる構成としたが、ＬＣ共振回路を用いる構成等、入力される電圧に応じて出力するパルス信号の周波数を調整可能であれば他の構成でも良い。

位相比較器１７０のアップ出力端子（ｕｐ）およびダウン出力端子（ｄｏｗｎ）からいずれもパルス信号が出力されていないとき、すなわち、アップ出力端子（ｕｐ）およびダウン出力端子（ｄｏｗｎ）の両方からＬｏ信号が出力されているときには、第一プリドライバ１７１の入力端子にはＬｏ信号、第二プリドライバ１７２の入力端子にはＨｉ信号がそれぞれ入力されている。
このとき、第一プリドライバ１７１のＰチャネルＭＯＳＦＥＴ１７１ａはオン、ＮチャネルＭＯＳＦＥＴ１７１ｂはオフとなり、第一プリドライバ１７１の出力端子からはＨｉ信号が出力される。また、第二プリドライバ１７２のＰチャネルＭＯＳＦＥＴ１７２ａはオフ、ＮチャネルＭＯＳＦＥＴ１７２ｂはオンとなり、第二プリドライバ１７２の出力端子からはＬｏ信号が出力される。
従って、ドライバ１７４のＰチャネルＭＯＳＦＥＴ１７４ａはオフ、ＮチャネルＭＯＳＦＥＴ１７４ａはオフとなり、ドライバ１７４の出力端子の電位、ひいてはＶＣＯ１７６の入力端子の電位が保持される。
その結果、ＶＣＯ１７６の出力端子から出力されるパルス信号の周期は一定に保持される。

位相比較器１７０のアップ出力端子（ｕｐ）からパルス信号（Ｈｉ信号）が出力され、ダウン出力端子（ｄｏｗｎ）からはパルス信号が出力されていない（Ｌｏ信号が出力されている）ときには、第一プリドライバ１７１の入力端子にはＨｉ信号、第二プリドライバ１７２の入力端子にはＨｉ信号がそれぞれ入力されている。
このとき、第一プリドライバ１７１のＰチャネルＭＯＳＦＥＴ１７１ａはオフ、ＮチャネルＭＯＳＦＥＴ１７１ｂはオンとなり、第一プリドライバ１７１の出力端子からはＬｏ信号が出力される。また、第二プリドライバ１７２のＰチャネルＭＯＳＦＥＴ１７２ａはオフ、ＮチャネルＭＯＳＦＥＴ１７２ｂはオンとなり、第二プリドライバ１７２の出力端子からはＬｏ信号が出力される。
従って、ドライバ１７４のＰチャネルＭＯＳＦＥＴ１７４ａはオン、ＮチャネルＭＯＳＦＥＴ１７４ａはオフとなり、ドライバ１７４の出力端子の電位、ひいてはＶＣＯ１７６の入力端子の電位が上昇する。
その結果、ＶＣＯ１７６の出力端子から出力されるパルス信号の周期は短くなる（周波数は高くなる）。

位相比較器１７０のアップ出力端子（ｕｐ）からパルス信号が出力されておらず（Ｌｏ信号が出力されており）、ダウン出力端子（ｄｏｗｎ）からはパルス信号（Ｈｉ信号）が出力されているときには、第一プリドライバ１７１の入力端子にはＬｏ信号、第二プリドライバ１７２の入力端子にはＬｏ信号がそれぞれ入力されている。
このとき、第一プリドライバ１７１のＰチャネルＭＯＳＦＥＴ１７１ａはオン、ＮチャネルＭＯＳＦＥＴ１７１ｂはオフとなり、第一プリドライバ１７１の出力端子からはＨｉ信号が出力される。また、第二プリドライバ１７２のＰチャネルＭＯＳＦＥＴ１７２ａはオン、ＮチャネルＭＯＳＦＥＴ１７２ｂはオフとなり、第二プリドライバ１７２の出力端子からはＨｉ信号が出力される。
従って、ドライバ１７４のＰチャネルＭＯＳＦＥＴ１７４ａはオフ、ＮチャネルＭＯＳＦＥＴ１７４ａはオンとなり、ドライバ１７４の出力端子の電位、ひいてはＶＣＯ１７６の入力端子の電位が下降する。
その結果、ＶＣＯ１７６出力端子から出力されるパルス信号の周期は長くなる（周波数は低くなる）。

図１５に示す従来のＰＬＬ５５１と図５に示す本実施例のＰＬＬ１５１とを比較すると、従来のＰＬＬ５５１は位相比較器５７０、第一プリドライバ５７１、第二プリドライバ５７２、インバータ５７３、ドライバ５７４、ＬＰＦ５７５、ＶＣＯ５７６を具備し、位相比較器５７０、インバータ５７３、ドライバ５７４、ＬＰＦ５７５、ＶＣＯ５７６の構成に関しては本実施例のＰＬＬ１５１と略同じである。
ＰＬＬ１５１がＰＬＬ５５１と相違する点は、ＰＬＬ１５１の第一プリドライバ１７１および第二プリドライバ１７２がそれぞれ抵抗１７１ｃおよび抵抗１７２ｃを具備する点である。
そして、このようにＰＬＬ１５１を構成することにより、ＰＬＬ１５１は従来のＰＬＬ５５１と比較して出力信号のジッタを低減することが可能である。以下、その理由を示す。

従来のＰＬＬ５５１の出力端子（ｏｕｔ）から出力されたパルス信号をフィードバックして目標入力端子（ｔａｒｇｅｔ）に入力すると、図１６に示す如く目標入力端子（ｔａｒｇｅｔ）に入力されるパルス信号と参照入力端子（ｒｅｆ）に入力されるパルス信号とは、隣り合う二つのパルス信号を一つのユニットとして見たときの周期はよく一致するが、個々のパルス信号を見た場合には周期の揺らぎ（ジッタ）が大きいという問題がある。

これは、図１７の（ａ）に示す如く、従来のＰＬＬ５５１の場合にはＶＣＯ５７６に入力される入力電圧ＶｉｎとＶＣＯ５７６から出力されるパルス信号の周期Ｔとの間でＴ∝１／Ｖｉｎが成立する（パルス信号の周期Ｔは入力電圧Ｖｉｎの逆数に比例する）ため、ＶＣＯ５７６に入力される入力電圧Ｖｉｎの変化量ΔＶとＶＣＯ５７６から出力されるパルス信号の周期Ｔの変化量ΔＴとの間でΔＴ∝ΔＶ／｛（Ｖｉｎ＋ΔＶ）×Ｖｉｎ｝が成立し、ＶＣＯ５７６に入力される入力電圧の変化量ΔＶが小さいときにはＶＣＯ５７６から出力されるパルス信号の周期の変化量ΔＴが大きく、個々のパルス信号の周期が所望の周期を中心として揺らぎ易い傾向を有することによる。

従来のＰＬＬ５５１における第一プリドライバ５７１から出力されるパルス信号はその立ち下がり（ＨｉからＬｏへの移行）および立ち上がり（ＬｏからＨｉへの移行）が急峻であり、当該パルス信号がＬｏに保持される時間（パルス幅）は位相比較器５７０のアップ出力端子から出力されるパルス信号がＨｉに保持される時間（パルス幅）と略同じである。
同様に、従来のＰＬＬ５５１における第二プリドライバ５７２から出力されるパルス信号はその立ち上がりおよび立ち下がりが急峻であり、当該パルス信号がＨｉに保持される時間（パルス幅）は位相比較器５７０のダウン出力端子から出力されるパルス信号がＨｉに保持される時間（パルス幅）と略同じである。

これに対して、本実施例のＰＬＬ１５１の場合、第一プリドライバ１７１のアクティブ側のスイッチング素子であるＮチャネルＭＯＳＦＥＴ１７１ｂとドライバ１７４のＰチャネルＭＯＳＦＥＴ１７４ａのゲートとの間に抵抗１７１ｃが設けられているため、第一プリドライバ１７１のＮチャネルＭＯＳＦＥＴ１７１ｂがオンになってからドライバ１７４のＰチャネルＭＯＳＦＥＴ１７４ａのゲートに蓄えられていた電荷がグラウンドに移動するまでに所定の時間を要する。
そのため、図７の（ａ）および（ｂ）に示す如く、第一プリドライバ１７１から出力されるパルス信号の立ち下がりは急峻とならず、第一プリドライバ１７１から出力されるパルス信号がＬｏに保持される時間（パルス幅Ｔｂ）は位相比較器１７０のアップ出力端子から出力されるパルス信号がＨｉに保持される時間（パルス幅Ｔａ）よりも短くなる。

同様に、本実施例のＰＬＬ１５１の場合、第二プリドライバ１７２のアクティブ側のスイッチング素子であるＰチャネルＭＯＳＦＥＴ１７２ａとドライバ１７４のＮチャネルＭＯＳＦＥＴ１７４ｂのゲートとの間に抵抗１７２ｃが設けられているため、第二プリドライバ１７２のＰチャネルＭＯＳＦＥＴ１７２ａがオンになってからドライバ１７４のＮチャネルＭＯＳＦＥＴ１７４ｂのゲートに所定の電荷が蓄えられるまでに所定の時間を要する。
そのため、図７の（ｃ）および（ｄ）に示す如く、第二プリドライバ１７２から出力されるパルス信号の立ち上がりは急峻とならず、第一プリドライバ１７２から出力されるパルス信号がＨｉに保持される時間（パルス幅Ｔｄ）は位相比較器１７０のダウン出力端子から出力されるパルス信号がＨｉに保持される時間（パルス幅Ｔｃ）よりも短くなる。

よって、図１７の（ｂ）に示す如く、本実施例のＰＬＬ１５１はＶＣＯ１７６に入力される入力電圧Ｖｉｎの変化量ΔＶが小さいときにはＶＣＯ１７６から出力されるパルス信号の周期Ｔの変化量ΔＴが小さく、ΔＶが大きいときにはΔＴが大きくなる。
結果として、ＰＬＬ１５１から出力される個々のパルス信号について周期が比較的安定しているとき（ΔＶが小さいとき）における位相誤差を低減することが可能であり、ひいては当該パルス信号の周期の揺らぎ（ジッタ）を低減することが可能である。

例えば、従来のＰＬＬ５５１および本実施例のＰＬＬ１５１が出力するパルス信号の周波数が５００ｋＨｚ程度の場合、従来のＰＬＬ５５１におけるパルス信号毎の位相誤差（パルス信号の周期の揺らぎ）が±６０ｎｓ程度であるのに対して、本実施例のＰＬＬ１５１におけるパルス信号毎の位相の誤差は±１ｎｓ程度に低減することが可能である。

なお、本実施例では第一プリドライバ１７１のアクティブ側のスイッチング素子であるＮチャネルＭＯＳＦＥＴ１７１ｂとドライバ１７４のスイッチング素子であるＰチャネルＭＯＳＦＥＴ１７４ａとの間に抵抗１７１ｃを設けるとともに、第二プリドライバ１７２のアクティブ側のスイッチング素子であるＰチャネルＭＯＳＦＥＴ１７２ａとドライバ１７４のスイッチング素子であるＮチャネルＭＯＳＦＥＴ１７４ｂとの間に抵抗１７２ｃを設けることにより、位相比較器１７０のアップ出力端子およびダウン出力端子から出力されるパルス信号のパルス幅よりもＰＬＬ１５１の第一プリドライバ１７１および第二プリドライバ１７２から出力されるパルス信号のパルス幅を短くする構成としたが、本発明はこれに限定されず、抵抗１７１ｃおよび抵抗１７２ｃを設ける代わりに第一プリドライバ１７１のアクティブ側のスイッチング素子であるＮチャネルＭＯＳＦＥＴ１７１ｂおよび第二プリドライバ１７２のアクティブ側のスイッチング素子であるＰチャネルＭＯＳＦＥＴ１７２ａをプロセス最小寸法よりも大きなリアクタンスを有するスイッチング素子（トランジスタ等）に置換した構成としても同様の効果を奏する。

以下では、図８および図９を用いて入力変換回路１１１・１１２・１１３・１１４の誤動作を防止する方法について説明する。

本実施例の入力変換ユニット１１０を構成する入力変換回路１１１は、二つのスイッチング素子である第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂを有し、これらが協動的にスイッチング動作を行うことにより入力された直流電流を昇圧または降圧する。入力変換回路１１２・１１３・１１４も同様である。

入力変換回路１１１を昇圧回路として機能させる場合には、図８の（ａ）に示す如く、まず第一スイッチング素子１１１ａをオンにし、次に第一スイッチング素子１１１ａをオフにするとともに第二スイッチング素子１１１ｂをオンにし、以後は第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのオン・オフを交互に行う。
入力変換回路１１１を降圧回路として機能させる場合には、図８の（ｂ）に示す如く、まず第二スイッチング素子１１１ｂをオンにし、次に第二スイッチング素子１１１ｂをオフにするとともに第一スイッチング素子１１１ａをオンにし、以後は第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂのオン・オフを交互に行う。
このように、入力変換回路１１１は、第一スイッチング素子１１１ａまたは第二スイッチング素子１１１ｂのいずれかを先にオンにすることにより昇圧回路としても降圧回路としても機能する。

外乱により第一スイッチング素子１１１ａまたは第二スイッチング素子１１１ｂが本来スイッチング動作を行うタイミング以外のタイミングでスイッチング動作を行うと、マスター制御ユニット１３０が入力変換回路１１１を昇圧回路として機能させるべくパルス信号を第一スイッチング素子１１１ａおよび第二スイッチング素子１１１ｂに入力しているにも関わらず、入力変換回路１１１が入力された直流電流を降圧して出力するという誤動作を起こすおそれがある。
そして、入力変換回路１１２・１１３・１１４が昇圧回路としてスイッチング動作を行っているときに外乱により入力変換回路１１１のみ降圧回路としてスイッチング動作を行うと、入力変換回路１１２・１１３・１１４から入力変換回路１１１に向かって電流が逆流し、ＤＣ−ＤＣコンバータ１００から出力される直流電流の電圧が所望の値とならないだけでなく入力変換回路１１１が異常発熱して破損するおそれがある。入力変換回路１１２・１１３・１１４が誤動作を起こした場合も同様である。

そこで、本実施例のＤＣ−ＤＣコンバータ１００は、図９の点線で示す如く、昇圧時には入力変換回路１１１・１１２・１１３・１１４がそれぞれ具備する二つのスイッチング素子のうち、後でスイッチング動作を開始する第二スイッチング素子１１１ｂ・１１２ｂ・１１３ｂ・１１４ｂがオンとなるのを定期的に停止する。
このように構成することにより、昇圧時に外乱により入力変換回路１１１・１１２・１１３・１１４のいずれかが降圧をするためのスイッチング動作を始めた場合でも、定期的にスイッチング素子が停止された時点で正常なスイッチング動作、すなわち降圧をするためのスイッチング動作に復帰し、入力変換回路１１１・１１２・１１３・１１４の誤動作を防止することが可能である。ひいてはＤＣ−ＤＣコンバータ１００から出力される直流電流の電圧を所望の値とし、入力変換回路１１１・１１２・１１３・１１４の異常発熱に起因する破損等を防止することが可能である。

また、本実施例のＤＣ−ＤＣコンバータ１００は、降圧時に入力変換回路１１１・１１２・１１３・１１４がそれぞれ具備する二つのスイッチング素子のうち、後でスイッチング動作を開始する第一スイッチング素子１１１ａ・１１２ａ・１１３ａ・１１４ａがオンとなるのを定期的に停止する。
このように構成することにより、降圧時に外乱により入力変換回路１１１・１１２・１１３・１１４のいずれかが昇圧をするためのスイッチング動作を始めた場合でも、定期的にスイッチング素子が停止された時点で正常なスイッチング動作、すなわち昇圧をするためのスイッチング動作に復帰し、入力変換回路１１１・１１２・１１３・１１４の誤動作を防止し、ひいてはＤＣ−ＤＣコンバータ１００から出力される直流電流の電圧を所望の値とすることが可能である。

なお、スイッチング素子は定期的にスイッチング動作を停止する頻度については、当該頻度が過大であると電力損失が大きく、当該頻度が過小であると誤動作からの復帰が遅れることから使用状況に応じて適宜選択することが望ましい。

以下では図１０および図１１を用いてＤＣ−ＤＣコンバータ１００の出力側にモータ４００を接続する場合について説明する。

図１０に示す如く、ＤＣ−ＤＣコンバータ１００の出力側にはインバータ３００が接続され、インバータ３００の出力側にはモータ４００が接続される。
インバータ３００はＤＣ−ＤＣコンバータ１００から出力される直流電流を三相交流に変換するものである。モータ４００は三相交流モータであり、インバータ３００から供給される三相交流電流により回転駆動される。

モータ４００をハイブリッド車（Ｈｙｂｒｉｄ Ｖｅｈｉｃｌｅ；ＨＶ）の駆動用モータに適用した場合、減速時等には回生、すなわち負荷であるモータ４００からＤＣ−ＤＣコンバータ１００側に向かって電流が流れる現象が起こる。
このとき、ＤＣ−ＤＣコンバータ１００の入力変換ユニット１１０を構成する入力変換回路１１１・１１２・１１３・１１４が入力側からの直流電流を昇圧するためのスイッチング動作を行っていると、出力側からの回生電流により入力変換回路１１１・１１２・１１３・１１４の両端電圧が所望の値よりも上昇し、破損するおそれがある。
従って、ＤＣ−ＤＣコンバータ１００を通常昇圧回路として機能させて直流電流を出力する場合でも、出力側から電流が流れ込む場合にはＤＣ−ＤＣコンバータ１００の入力変換ユニット１１０を適宜降圧回路として機能させることが必要となる。

図１１に示す如く、ＤＣ−ＤＣコンバータ１００の出力側にモータ４００を接続する場合、入力変換回路１１１・１１２・１１３・１１４のそれぞれにドライバ１８１・１８１・１８１・１８１が設けられ、これらにそれぞれ第一マスター制御回路１３０ａ、第一スレーブ制御回路１４２ａ・１４３ａ・１４４ａが接続される。
なお、本実施例ではドライバ１８１・１８１・１８１・１８１の基本的な構成は略同じであるため、以下では入力変換回路１１１に設けられたドライバ１８１についてのみ説明し、他のドライバ１８１については説明を省略する。

ドライバ１８１はＮチャネルＭＯＳＦＥＴ１８１ａ・１８１ｂ、ダイオード１８１ｃ、インバータ１８１ｄを具備する。
ＮチャネルＭＯＳＦＥＴ１８１ａのドレインは電源に接続され、ＮチャネルＭＯＳＦＥＴ１８１ａのソースはＮチャネルＭＯＳＦＥＴ１８１ａのドレインに接続され、ＮチャネルＭＯＳＦＥＴ１８１ａのゲートは第一マスター制御回路１３０ａの出力端子に接続される。
ＮチャネルＭＯＳＦＥＴ１８１ｂのソースはダイオード１８１ｃのカソードに接続され、ＮチャネルＭＯＳＦＥＴ１８１ｂのゲートはインバータ１８１ｄを介して第一マスター制御回路１３０ａの出力端子に接続される。ダイオード１８１ｃのアノードはグラウンドに接続される。
ＮチャネルＭＯＳＦＥＴ１８１ａのソースとＮチャネルＭＯＳＦＥＴ１８１ａのドレインとの接続部は抵抗１９１ａを介して第一スイッチング素子１１１ａのゲートに接続される。ＮチャネルＭＯＳＦＥＴ１８１ｂのソースとダイオード１８１ｃのカソードとの接続部は抵抗１９１ｂを介して第一スイッチング素子１１１ａのソースとグラウンドとの接続配線の中途部である接続部１１１ｆに接続される。

第一マスター制御回路１３０ａからＨｉ信号が出力されると、ＮチャネルＭＯＳＦＥＴ１８１ａのゲートにはＨｉ信号が入力され、ＮチャネルＭＯＳＦＥＴ１８１ｂのゲートにはＬｏ信号が入力される。その結果、第一スイッチング素子１１１ａのゲートにＨｉ信号が入力され、第一スイッチング素子１１１ａがオフからオンになる。
第一マスター制御回路１３０ａからＬｏ信号が出力されると、ＮチャネルＭＯＳＦＥＴ１８１ａのゲートにはＬｏ信号が入力され、ＮチャネルＭＯＳＦＥＴ１８１ｂのゲートにはＨｉ信号が入力される。その結果、第一スイッチング素子１１１ａのゲートから抵抗１９１ａ、ＮチャネルＭＯＳＦＥＴ１８１ｂ、抵抗１９１ｂを経てグラウンドに電荷が移動し、第一スイッチング素子１１１ａがオンからオフになる。

抵抗１９１ａはゲート抵抗であり、抵抗値を調整することにより第一スイッチング素子１１１ａのオン速度（ＮチャネルＭＯＳＦＥＴ１８１ａがオンになってから第一スイッチング素子１１１ａがオンになるまでに要する時間）を調整するものである。

ダイオード１８１ｃはドライバ１８１をＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）から保護するために設けられるものであり、ドライバ１８１の駆動（スイッチング動作）自体には直接関与しない。

抵抗１９１ｂは電流制限抵抗であり、ダイオード１８１ｃの破損を防止するために設けられる。
すなわち、入力変換回路１１１に入力された直流電流を降圧すべく第一スイッチング素子１１１ａがスイッチング動作しているときには第一スイッチング素子１１１ａのソースからドレインに向かって電流が流れるが、抵抗１９１ｂを設けない場合には接続部１１１ｆからグラウンドの間の配線の寄生抵抗により接続部１１１ｆの電位が負となり、グラウンドからダイオード１８１ｃを経て第一スイッチング素子１１１ａのソースに向かって大電流が流れ、ダイオード１８１ｃが焼損し、破壊されるおそれがある。

そこで、図１１に示す実施例では、入力変換回路１１１・１１２・１１３・１１４のうち、入力変換回路１１１・１１２については抵抗１９１ｂを設け、入力変換回路１１３・１１４については抵抗１９１ｂを設けず、ＤＣ−ＤＣコンバータ１００を用いて入力された直流電流を降圧する際には、入力変換回路１１１・１１２については降圧回路としてスイッチング動作させ、入力変換回路１１３・１１４についてはスイッチング動作を停止する構成としている。

このように構成することは、以下の利点を有する。
すなわち、図１１に示す実施例の如く、ＤＣ−ＤＣコンバータ１００を通常は昇圧回路として使用し、回生時のみ降圧回路として使用する用途の場合、降圧時の回生電流は昇圧時の出力電流の大きさに比べて十分に小さい。
従って、ＤＣ−ＤＣコンバータ１００の入力変換ユニット１１０を構成する入力変換回路１１１・１１２・１１３・１１４の全てを降圧回路として機能させることなく、入力変換回路１１１・１１２のみ降圧回路としてスイッチング動作させる構成としても入力変換ユニット１１０の両端電圧が異常に上昇したりするといった問題は生じない。

また、降圧時に入力変換回路１１３・１１４がスイッチング動作を行わない構成とすることにより、降圧時に第一スイッチング素子１１３ａ・１１４ａのソースからドレインに向かって電流が流れることがないので、入力変換回路１１３の抵抗１９１ｂおよび入力変換回路１１４の１９１ｂを省略することが可能であり、ＤＣ−ＤＣコンバータ１００の製造コスト削減、省スペース化（コンパクト化）に寄与する。

さらに、入力変換ユニット１１０を構成する入力変換回路１１１・１１２・１１３・１１４の全てについてソフトスイッチングを行うのではなく、一部についてはハードスイッチングを行う構成とし、入力変換回路１１３・１１４が当該ハードスイッチングを行う入力変換回路として機能する構成とした場合には、ＮチャネルＭＯＳＦＥＴ１８１ａがオンになったときの入力変換回路１１３・１１４の第一スイッチング素子１１３ａ・１１４ａのゲートからグラウンドまでの抵抗値（抵抗１９１ａの抵抗値）が入力変換回路１１１・１１２の第一スイッチング素子１１１ａ・１１２ａのゲートからグラウンドまでの抵抗値（抵抗１９１ａおよび抵抗１９１ｂの抵抗値の和）よりも小さくなる。
従って、入力変換回路１１３・１１４の方が入力変換回路１１１・１１２よりも高速でスイッチング動作（オンからオフへの移行）が可能となり、入力変換回路１１３・１１４がハードスイッチングを行う場合における電力損失を極力低減することが可能である。

本発明に係るＤＣ−ＤＣコンバータの実施の一形態を示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の制御回路と入力変換回路を示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の制御回路を示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の入力電流および出力電流の波形を示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態のＰＬＬを示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の位相比較器の入力信号および出力信号のタイムチャートを示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の位相比較器の出力信号および第一プリドライバ・第二プリドライバの出力信号のタイムチャートを示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の入力変換回路の昇圧開始時および降圧開始時における第一スイッチング素子および第二スイッチング素子のゲート信号のタイムチャートを示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態の入力変換回路の昇圧時における第一スイッチング素子および第二スイッチング素子のゲート信号のタイムチャートを示す図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態をモータの駆動に適用した場合のブロック図。 本発明に係るＤＣ−ＤＣコンバータの実施の一形態をモータの駆動に適用した場合の入力変換回路を示す図。 従来のＤＣ−ＤＣコンバータを示す図。 従来のＤＣ−ＤＣコンバータの入力変換回路を示す図。 従来のＤＣ−ＤＣコンバータの入力変換回路のスイッチング動作時のドレイン−ソース電圧、ドレイン−ソース電流およびゲート電圧の関係を示す図。 従来のＤＣ−ＤＣコンバータのＰＬＬを示す図。 従来のＤＣ−ＤＣコンバータのＰＬＬの入力信号のタイムチャートを示す図。 従来のＤＣ−ＤＣコンバータおよび本発明に係るＤＣ−ＤＣコンバータの実施の一形態におけるＶＣＯの入力電圧の変化と出力されるパルス信号の周期の変化との関係を示す図。

１００ ＤＣ−ＤＣコンバータ
１１０ 入力変換手段
１１１ 入力変換回路（マスター回路）
１１１ａ 第一スイッチング素子
１１１ｂ 第二スイッチング素子
１１１ｃ インダクタ（共振部）
１１１ｄ キャパシタ（共振部）
１１２・１１３・１１４ 入力変換回路（スレーブ回路）
１２０ 出力電圧検出回路（出力電圧検出手段）
１３０ マスター制御ユニット（マスター制御手段）
１４０ スレーブ制御ユニット（スレーブ制御手段）

Claims (8)

1. スイッチング素子と共振部とを有し入力された直流電流を昇圧または降圧して出力する複数の入力変換回路を備え、前記複数の入力変換回路を並列的に接続し、当該複数の入力変換回路の一つをマスター回路とするとともに当該マスター回路を除く他の入力変換回路を単数または複数のスレーブ回路とした入力変換手段と、
   前記入力変換手段の出力電圧を検出する出力電圧検出手段と、
   前記出力電圧検出手段により検出された入力変換手段の出力電圧に基づいて前記マスター回路となる入力変換回路のスイッチング素子のオン時間を制御するマスター制御手段と、
   前記マスター回路となる入力変換回路のスイッチング周期と前記単数または複数のスレーブ回路となる入力変換回路のスイッチング周期とが同期するように前記単数または複数のスレーブ回路となる入力変換回路のスイッチング素子のオン時間をそれぞれ制御するスレーブ制御手段と、
   を具備し、
   前記マスター制御手段および前記スレーブ制御手段がそれぞれ備えるＰＬＬは、
   位相比較器と、
   前記位相比較器から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことによりパルス信号を出力するプリドライバと、
   前記プリドライバから入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことにより出力する電圧を調整するドライバと、
   前記ドライバから入力される電圧に応じて出力するパルス信号の周波数を調整するＶＣＯと、
   を具備し、
   前記プリドライバが出力するパルス信号のパルス幅を前記位相比較器が出力するパルス幅よりも短くすることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記複数の入力変換回路のスイッチング素子がそれぞれオンとなるタイミングに位相差を設けることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記複数の入力変換回路はそれぞれ二つのスイッチング素子を有し、当該二つのスイッチング素子のスイッチング動作の開始の先後を変えることにより、入力された直流電流の昇圧または降圧を切り替え、
   当該二つのスイッチング素子がスイッチング動作を行う際に、当該二つのスイッチング素子のうち、後にスイッチング動作を開始する方が定期的にスイッチング動作を停止することを特徴とする請求項１または請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記複数の入力変換回路の一部は入力された直流電流を昇圧または降圧して出力し、
   前記複数の入力変換回路の残りは前記一部の入力変換回路が入力された直流電流を昇圧して出力するときには入力された直流電流を昇圧して出力し、前記一部の入力変換回路が入力された直流電流を降圧して出力するときにはスイッチング動作を停止することを特徴とする請求項１から請求項３までのいずれか一項に記載のＤＣ−ＤＣコンバータ。
5. スイッチング素子と共振部とを有し入力された直流電流を昇圧または降圧して出力する複数の入力変換回路を並列的に接続した入力変換手段を具備するＤＣ−ＤＣコンバータの制御方法であって、
   前記複数の入力変換回路の一つをマスター回路とし、当該マスター回路を除く他の入力変換回路をスレーブ回路とし、
   前記ＤＣ−ＤＣコンバータは、
   前記入力変換手段の出力電圧に基づいて、前記マスター回路となる入力変換回路のスイッチング素子のオン時間を制御するマスター制御手段と、
   前記マスター回路となる入力変換回路のスイッチング周期と前記スレーブ回路となる入力変換回路のスイッチング周期とが同期するように前記スレーブ回路となる入力変換回路のオン時間を制御するスレーブ制御手段と、
   を具備し、
   前記マスター制御手段および前記スレーブ制御手段がそれぞれ備えるＰＬＬは、
   位相比較器と、
   前記位相比較器から入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことによりパルス信号を出力するプリドライバと、
   前記プリドライバから入力されるパルス信号に基づいてスイッチング素子がスイッチング動作を行うことにより出力する電圧を調整するドライバと、
   前記ドライバから入力される電圧に応じて出力するパルス信号の周波数を調整するＶＣＯと、
   を具備し、
   前記プリドライバが出力するパルス信号のパルス幅を前記位相比較器が出力するパルス幅よりも短くすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
6. 前記複数の入力変換回路のスイッチング素子がそれぞれオンとなるタイミングに位相差を設けることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータの制御方法。
7. 前記複数の入力変換回路はそれぞれ二つのスイッチング素子を有し、当該二つのスイッチング素子のスイッチング動作の開始の先後を変えることにより入力された直流電流の昇圧または降圧を切り替え、
   当該二つのスイッチング素子がスイッチング動作を行う際に、当該二つのスイッチング素子のうち、後にスイッチング動作を開始する方が定期的にスイッチング動作を停止することを特徴とする請求項５または請求項６に記載のＤＣ−ＤＣコンバータの制御方法。
8. 前記複数の入力変換回路の一部は入力された直流電流を昇圧または降圧して出力し、
   前記複数の入力変換回路の残りは前記入力変換回路の一部が入力された直流電流を昇圧して出力するときには入力された直流電流を昇圧して出力し、前記入力変換回路の一部が入力された直流電流を降圧して出力するときにはスイッチング動作を停止することを特徴とする請求項５から請求項７までのいずれか一項に記載のＤＣ−ＤＣコンバータの制御方法。

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