JP4603933B2 - 記録装置 - Google Patents

Description

本発明は、外部からデータあるいはコマンドを受信して記録を行う記録装置に関するものである。

近年、プリンタ等の機器は、低価格化と高性能化の両方が要求されており、この要求を満たすため、ＣＰＵ、やメモリ（ＲＡＭやＲＯＭ）、ロジック回路を１チップの集積回路（ＡＳＩＣなど）で構成することが多い。

このうち集積回路において、比較的占有面積を占めるものはＲＡＭであり、このために、コスト低減が求められている機器においては、このＲＡＭの容量をできるだけ小さくすることが求められる。

このために、例えば、ホスト装置から受信するデータを１回の走査記録で必要な量だけ受信して、なるべく記録データを保存するためのメモリ（例えばプリントバッファ）容量を減らす技術（特許文献１、特許文献２）が開示されている。

図４を用いて記録装置の動作について、印字バッファ（プリントバッファ）のデータ及び記録媒体１０５への記録を説明する図である。プリントバッファにブロック５個分の記録データが格納された時点（Ｂ１）で記録ヘッド１０４の主走査を開始する（Ａ１）。

そして、最初のブロック１に相当する５１２ドット分記録ヘッドが走査してブロック１に相当する記録を終了する（Ａ２）と、プリントバッファ４２０における、そのブロック１が記憶されていたメモリエリアにブロック６の記録データを記憶する（Ｂ２）。

続いて１１１で示すように、次の５１２ドット分記録ヘッドが走査してブロック２の記録が終了する（Ａ３）と、そのブロック２のメモリエリアにブロック７の記録データを格納する（Ｂ３）。以下、順次、記録済みのブロックのメモリエリアを再利用しながら記録を行う。そして、最終のブロック１０の記録データの記録を終了すると、その記録ヘッド１０４の主走査を終了する。このように、１走査分の記録データ量よりも少ない容量のプリントバッファを効率的に記録を行う。

図６（Ａ），（Ｂ）は、メモリ容量を節約する例を説明する図である。図６（Ａ）は、あるブロックにおける各色に対応する記録データが記憶されている状態を説明する図で、ここでは黒（Ｂｋ），シアン（Ｃ），マゼンタ（Ｍ），イエロー（Ｙ）の順に、それぞれ最大１２８×５１２ドット分のデータが記憶できるようになっている。また、図６（Ｂ）は、マゼンタのドットを記録する記録データが存在しない場合を示し、この場合には、黒（Ｂｋ），シアン（Ｃ）に続いてイエロー（Ｙ）の記録データが記憶されており、このブロックのメモリ容量は、１２８×５１２×３ドット分に縮小されている。

尚、この場合、各色毎に記録データの有無を示すブロック色情報は、図６（Ａ）では、全ての色データが存在するため、Ｂｋ，Ｃ，Ｍ，Ｙ＝（１１１１）（４ビット）となっているのに対し、図６（Ｂ）の例では、マゼンタの記録データが存在しないため、ブロック色情報はＢｋ，Ｃ，Ｍ，Ｙ＝（１１０１）（４ビット）となっている。このように、記録データを詰めてプリントバッファに格納できるため、プリントバッファにおける各ブロックの使用領域を節約できる。

図２は、ホスト装置から受信したデータが受信バッファに格納されている状態を説明する図である。図２の上部は受信バッファの先頭アドレス（アドレス０）から順にデータが受信バッファに格納される。受信バッファには、コマンド（イメージデータコマンド）とデータ（イメージデータ）が図２に示すように受信された順序で格納される。これらのコマンド、データは、受信された順に読み出される。

モードセットコマンドは、記録装置（プリンタ）に対して印刷（記録）動作に関する情報を表すコマンドである。例えば、このモードセットコマンドは、紙サイズ、動作モード（例えば、画質優先モード、速度優先モード）、カラーの種類（例えば、白黒モード、カラーモード）、印字用バッファ用の一色当たりのブロック形状、色数等の情報が含まれている。

また、イメージデータコマンドとイメージデータは各ブロックに対応してホスト装置から送信される。イメージデータコマンドは１ブロック当たりのデータ数について情報などが含まれている。イメージデータは、各ブロック毎の印字データ（記録データ）である。

図３は、プリンタにおける印字データの処理について説明する図である。ＣＰＵ１０は予め受信バッファ制御回路に受信バッファ領域のスタートアドレスとエンドアドレスを設定しておく。図２の例ではスタートアドレスは‘０’でエンドアドレスは‘ｌ’である。

ＣＰＵ１０はインターフェース制御回路５に対し、データの受信を許可する。ホスト（ホスト装置）５０からデータが送られてくる。ホスト５０から送られてくるデータは、ＡＳＩＣ２０のインターフェース制御回路５で受ける。インターフェース制御回路５は、これを受信バッファ制御回路７に送る。受信バッファ制御回路７は、受信バッファ用アドレス管理回路１が管理するライトポインタ１０１を利用し、メモリコントローラ３を介して、メモリ４に設けられているの受信バッファに貯める。受信バッファ用アドレス管理回路１は、メモリコントローラ３がメモリ４に書き込む度にライトポインタ１０１の値を更新する。

受信バッファにデータがたまったことを確認した後、ＣＰＵ１０は、受信バッファ用アドレス管理回路１が管理する、リードポインタ１０２を利用して、受信バッファからデータを読み出す。受信バッファ用アドレス管理回路１は、メモリからデータを読み出す毎に、リードポインタ１０２の値を更新する。

受信データ読出しを開始すると、最初にモードセットコマンドが読み出され、これをＣＰＵ１０は解釈して印字モードや色数の情報を得る。これを情報に基づいて印字用バッファにおけるブロックの割当てを行う。例えば、ブロックの数やブロックのサイズを印字バッファ制御回路８に設定する。

ＣＰＵ１０は、さらに、リードポインタ１０２を用いて、受信バッファに格納されているイメージデータコマンド１を読み出して解釈を行う。イメージデータコマンド１には続いて格納されているイメージデータ１のデータ数が書かれている。ＣＰＵはこのイメージデータコマンド１を解釈することにより、受信する１ブロックの印字データ数を把握する。

ＣＰＵ１０は、イメージデータコマンドを解釈した後、ＵＮＰＡＣ制御回路６に設定する。ＵＮＰＡＣ制御回路６による受信バッファに格納されているイメージデータ１の読み出しをリードポインタ１０２を用いて行う。この読出しは、例えばＤＭＡ転送により行われ、ＤＭＡ転送元のアドレスが進むのをリードポインタ１０２が指している。

このイメージデータ１は圧縮されているので、ＵＮＰＡＣ制御回路６において解凍処理を行って、印字バッファ制御回路８に転送される。イメージデータ１のＤＭＡ転送が終了すると、ＣＰＵ１０は、受信バッファに格納されているイメージデータコマンド２を、リードポインタ１０２を用いて読出しと解釈を行う。その後イメージデータ２の読出しを行う。以降、順にイメージデータコマンドの解釈とイメージデータの読出しを行う。

印字バッファ制御回路８は、印字バッファに対する解凍されたデータの格納と読出しを制御する。印字バッファ制御回路８は、ライトポインタ２０１を用いて印字バッファに格納を行い、リードポインタ２０２を用いて印字バッファから読出しを行う。

印字バッファに格納を行って印字用バッファに所定量のイメージデータが格納された後、ＣＰＵは印字動作を開始する。
特願２００３−３０５８９６号公報 特願２００３−３０５９０１号公報

しかしながら、上述したようなリードポインタ１０２を用いて受信バッファからイメージデータを読出す処理やイメージデータコマンドの解釈処理は、インターフェース制御回路５から受信バッファへの格納処理に比べて時間がかかる。

また、読出し行っているブロックについて、そのブロックに格納されているイメージデータを全て読出した後でなければ、次のブロックのイメージコマンドの読出しや解釈を行うことができない。

上述したように、従来は、記録ヘッドによる１走査分の記録を開始する前に、予め印字バッファに所定量のデータ（例えば５ブロック分のデータ）を格納する必要がある。

近年、記録装置のメモリの容量について更なる削減が求められている。このメモリ容量の削減を行うために、例えば、印字用バッファの容量を削減することが挙げられる。しかしながら、上述した構成では印字用バッファの容量を削減することは困難であった。

上述の課題を解決し、目的を達成するために、本発明の記録装置は、外部からコマンドと該コマンドに対応する圧縮データからなるブロックを複数有するデータを受信したブロックの順序で格納する第１バッファと、前記圧縮データを解凍する解凍手段と、前記第１バッファに対するライトポインタを用いた書込み処理と第１リードポインタと第２リードポインタを用いたコマンドの読出し処理と前記第１リードポインタを用いた圧縮データの読出し処理とを制御し、前記コマンドの読出し処理において、ブロックのコマンド領域にアクセスしてコマンドを解釈して得た情報と前記ライトポインタの値に基づいて該ブロックに対応するデータが第１バッファに格納されていると判定されると、対応する圧縮データの格納領域へのアクセスを省く読み飛ばし処理を実行して、次のブロックのコマンド領域へ前記第２リードポインタを進める第１の制御と、ブロックのコマンド領域にアクセスしてコマンドを解釈して得た情報と前記ライトポインタの値に基づいて該ブロックに対応するデータが第１バッファに格納されていないと判定されると、前記ライトポインタの値を前記第２リードポインタにコピーする第２の制御とを行う第１バッファ制御回路と、前記第２バッファに対して前記解凍手段にて解凍されたデータの書込み処理と読出し処理を制御する第２バッファ制御回路と、前記読み飛ばし処理の実行回数に基づき、前記第２バッファ制御回路により読み出されたデータを用いた記録のための走査を開始する制御を行う記録制御手段とを備えることを特徴とする。

以上説明したように、印字バッファの容量を小さくすることができ、記録装置が備えるメモリ容量を削減することができる。

以下に、本発明に係る実施の形態について添付図面を参照して詳細に説明する。尚、以下に説明する実施の形態では、記録装置としてインクジェットプリンタに適用した例について説明する。

［第１実施形態］
図１は、本発明に係る実施形態として制御ブロック図である。従来技術で説明した図３の内容と重複する部分の説明は省略し、図３との差異の部分を説明する。

本実施形態において、インターフェース制御回路５は、例えばＵＳＢインターフェースによりホスト（ホスト装置）５０との通信を行い、受信したコマンドやデータは、受信バッファ制御回路７、メモリコントローラ３を介してメモリ４に設けられている受信用バッファに格納される。

受信バッファ用アドレス管理回路１は、メモリ４に設けられているの受信用バッファに対する書き込み（格納）アドレスと読み出しアドレスを管理する。この受信バッファ用アドレス管理回路１は、書き込みアドレスを指定するライトポインタ１０１、読出しアドレスを指定するリードポインタ１０２、読出しアドレスを指定するリードポインタ１０３を備えている。

受信バッファ用制御回路７は、受信バッファアドレス管理用回路１を備え、上述したライトポインタ１０１、リードポインタ１０２、リードポインタ１０３を用いて受信用バッファに対するデータの書込み処理や読出し処理を行う。

印字用バッファ用アドレス管理回路２は、メモリに設けられている印字用バッファへの書き込み読み出しアドレスを管理する。

メモリコントローラ３は、メモリアクセス要求（ＲＥＱ信号）に対応して、実際にメモリへのリード／ライト処理を行う。例えば、受信バッファアドレス管理用回路７からは、データの格納を要求するＲＥＱ信号、データの読出しを要求するＲＥＱ信号が出力される。また、印字バッファアドレス管理用回路８からも、データの格納を要求するＲＥＱ信号、データの読出しを要求するＲＥＱ信号が出力される。メモリコントローラ３は、これらの要求信号を調停して、メモリ４へのアクセスを行う。

ＵＮＰＡＣ制御回路６は所定の形式で圧縮されている印字データを解凍する回路であり、受信用バッファから読み出した印字データを解凍して、印字バッファ制御回路（プリントバッファ制御回路）へ送る。

印字データの流れは以下の通りである。まずホスト５０からインターフェース制御回路５に受信される。受信されたデータは図２で示されるようにコマンド群と実際のプリントデータに分かれている。インターフェース制御回路５で受信されたデータは、受信用バッファ内のデータのうち、コマンド群は受信バッファ用リードポインタ１０２または１０３を利用してＣＰＵがリードし解釈する。

ここで、受信バッファ用アドレス管理回路１は、メモリコントローラに対して、リードポインタ１０２またはリードポインタ１０３のいずれか一方のアドレスをパラメータとして要求信号（読出し要求）を出力する。メモリコントローラ３はこのコマンドのパラメータに基づき読出し処理を行う。

プリントデータは、ＵＮＰＡＣ制御回路が、受信バッファ制御回路のリードポインタ１０３を利用して読み出し、データを解凍してラスター形式のデータにし、さらにカラム形式のデータに変換した後、印字バッファ制御回路に送る。その後印字バッファ制御回路８が、メモリコントローラ３を介して、印字用バッファ領域に書き込む。

以下に本実施形態における各受信バッファ用のリードポインタ１０２とリードポインタ１０３に関する制御を説明する。この実施形態では、説明を簡単にするために、１回の走査記録（１回のスキャン記録）は、３ブロック分のイメージデータが印字バッファに格納した後、開始するものとする。

まず、受信バッファの読出し処理の開始に先立ち、リードポインタ１０２、リードポインタ１０３の値を、それぞれアドレス０とする。

ＣＰＵ１０は、受信バッファ制御回路７から、受信用バッファ内のデータ数を確認した後、モードセットコマンド、イメージデータコマンド１を、リードポインタ１０２を使いアドレス０からリード（読出し）処理を行う。このリード処理は、リードポインタ１０２がアドレス‘ａ’を指すまで行われる。このリード処理によりイメージデータコマンド１を解釈することでイメージデータ１のデータサイズがわかる。ＣＰＵ１０は、ＵＮＰＡＣ制御回路にＤＭＡ転送を行う（読み出しを行う）データサイズを設定する。

次に、リードポインタ１０３の値をアドレス‘ａ’に設定する。その後リードポインタ１０３を利用するモードにする。

リードポインタ１０３がイメージデータ領域１を読み飛ばすために、イメージデータ１のデータサイズ（ｂ−ａ）を設定する。つまり、どこまで読み飛ばしを行うかのアドレスの設定を行うもので、この場合そのアドレスは‘ｂ’である。

また、リードポインタ１０３のデータ領域の読み飛ばし処理の終了時に、割り込みが発生する用に設定にする（割り込み発生を有効とする）。ＣＰＵ１０は、受信バッファ制御回路７に対して、読み飛ばし処理を実行させる。この後、ＵＮＰＡＣ制御回路６に対して、ＤＭＡ読出し処理を起動させる。ＵＮＰＡＣ制御回路６は、リードポインタ１０２を利用してＤＭＡ読出し処理を行う。（ただし、プリンタバッファがフルであればＤＭＡ読出し処理はウエイトする）。

受信バッファ用制御回路７によるリードポインタ１０３のイメージデータ領域の読み飛ばしが実行される。この読み飛ばし処理とは具体的には以下の処理である。

仮に、受信バッファにイメージデータ１がすべて格納されていなければ、即ちライトポインタ１０１の値がアドレス‘ｂ’より小さければ、ライトポインタ１０１の値をリードポインタ１０３にコピーする。これをライトポインタ１０１が‘ｂ’に到達するまで続ける。

一方、受信用バッファにイメージデータ１がすべて格納されていれば（即ちライトポインタ１０１の値がアドレス‘ｂ’以上）、リードポインタ１０３の値をアドレス‘ｂ’に更新して終了する。

このようにリードポインタ１０３がアドレス‘ｂ’を指している状態になると、割り込み信号が発生する。この割り込み信号を検出して、ＣＰＵ１０は、データ受信完了用カウンタの値を１加算して、データ受信完了用カウンタの値を０から１に更新する。また、割り込み信号により、ＣＰＵ１０はイメージデータコマンド２の解釈処理を開始する。

ＣＰＵ１０は、受信用バッファに格納されているデータ量を受信バッファ制御回路７に確認しながらリードポインタ１０３を利用してＣＰＵリードを実行し、イメージデータコマンド２の解釈を行う。この解釈が終了した時点で、リードポインタ１０２の指すアドレス値は‘ｃ’となる。

イメージデータコマンド２の内容に基づき、イメージデータ２領域の読み飛ばしのサイズ（ｄ−ｃ）を設定する。そして、イメージデータ領域読み飛ばしを実行する。

このイメージデータ２領域の読み飛ばし処理は、上述したイメージデータ１領域と同様に行われる。即ち、受信バッファにイメージデータ２の格納が完了していなければ（ライトポインタ１０１の値が‘ｄ’より小さければ）、ライトポインタ１０１の値をリードポインタ１０３にコピーし、この処理をライトポインタ１０１が‘ｄ’に到達するまで続ける。

一方、受信用バッファにイメージデータ２がすべて格納されれば（すなわちライトポインタ１０１の値が‘ｄ’以上）、リードポインタ１０３の値を直ちに‘ｄ’に更新して終了する。

イメージデータ領域の読み飛ばし終了したので割り込み信号が発生し、ＣＰＵ１０は、データ受信完了用カウンタを１加算して、カウンタの値を１から２に更新する。

次に、イメージデータコマンド３とイメージデータ３に対して同様の処理を行う。

この結果データ受信完了用カウンタが３になったので、ＣＰＵ１０は記録のための走査を開始する命令を発行し、印字制御を始める。

その後も、リードポインタ１０２とリードポインタ１０３の制御を継続して行う。つまり、１スキャン分のブロック全てデータの読出しが終了まで行われる（リードポインタ１０３のアドレスが‘ｋ’になるまで）。なお、終了したら、リードポインタ１０３のアドレスが‘ｋ’になればリードポインタ１０３の更新を止める（リードポインタ１０３は‘ｋ’のまま動かなくなる。）このような制御を行うために、例えば１スキャン分の記録に必要なブロック数（１スキャン分の記録で使用されるブロック数）を参照してポインタの更新を行う。

以上の構成により、受信バッファにおいて、所定のブロックのデータを解凍処理（プリントバッファに対する格納処理）と、所定のブロックの後に格納されているブロックのデータについてのコマンド解釈処理を独立して行うことができる（解凍処理あるいはコマンド解釈処理を、複雑なポインタの操作を行わずに実行できる）。

上述した構成において、例えば、記録ヘッドによる読出し処理に要する時間より、１ブロックあたりのデータの格納に要する時間が短い場合には、記録装置のプリントバッファには２つのブロックを設ければよい。例えば、２つのブロックにイメージデータが格納された後、記録ヘッドの走査を開始し、２つのブロック領域うち、イメージデータの読出しが完了したブロックにイメージデータの格納を行う。このように、一方のブロック領域に対して読出し処理を行っている間、他方のブロック領域に対して格納処理を行う構成となる。つまり、背景技術で説明した場合よりブロック数を減らせることができ、その分受信バッファに割当てることができる（あるいはメモリ領域そのものを削減することができる）。

なお、メモリコントローラ３は、この他にもモータを制御するモータ制御回路などからも要求信号を受けて、メモリアクセスのコントロールを行う。

図５は、この実施形態に係るインクジェット記録装置１００の概略を示す斜視図である。記録装置１００の給紙位置に挿入された記録媒体１０５は、送りローラ１０６の回転によって矢印Ｐ方向に送られ、記録ヘッド１０４による記録可能領域へ搬送される。この記録可能領域における記録媒体１０５の下部には、プラテン１０７が設けられている。キャリッジ１０１は、２つのガイド軸１０２と１０３によって、それらの軸方向に沿う方向に移動可能となっており、不図示のキャリッジモータの駆動により、記録領域を含む走査領域を、主走査方向である矢印Ｑ１，Ｑ２で示す方向に沿って往復走査する。キャリッジ１０１による１回の主走査が終了すると、記録媒体１０５を矢印Ｐ方向である副走査方向に一定量（記録ヘッド１０４による記録幅に相当）だけ送り、次の主走査に備える。これらの主走査と副走査を繰り返して１頁の記録を行う。

図５において、キャリッジ１０１に登載された記録ヘッド１０４は、インクを吐出可能な吐出口（ノズル）とインクを収容するインクタンクとを含んでおり、記録ヘッド１０４の吐出口は、下方に位置する記録媒体１０５上にインクを吐出して記録するように、吐出口を下に向けてキャリッジ１０１上に搭載されている。

また、１０８はスイッチと表示部を備える操作部で、スイッチは記録装置１００の電源のオン／オフの切り替えや各種記録モードの設定等に使用され、表示部は記録装置１００の状態を表示可能に構成されている。

記録ヘッド１０４は、Ｂｋ，Ｃ，Ｍ，Ｙの４色を記録可能であり、Ｂｋ，Ｃ，Ｍ，Ｙの各色のヘッドの吐出口の数はそれぞれ１２８個であり、各色の吐出口の配置ピッチは副走査方向に対して（１／６００）ｄｐｉで、その間隔は約４２ミクロンである。また、この記録ヘッド１０４の駆動周波数は１５ｋＨｚであり、主走査方向に対して６００ｄｐｉの解像度で記録可能である。従って、記録動作時のキャリッジ１０１の主走査方向の移動速度は２５［インチ／秒］である。

［第２実施形態］
第１の実施形態において、イメージデータコマンドの解釈の処理をＣＰＵが行っていたが、別の形態でも構わない。第１の実施形態と共通する部分の説明を省略し、イメージデータコマンドの解釈の処理について説明する。

例えば、イメージデータコマンドの解釈の処理を、例えば、ＣＰＵ以外の回路ブロック（ＡＳＩＣ２０に設けられている）で行う形態でも構わない。その回路は、ＵＮＰＡＣ制御回路６が行っても構わない。この構成により、イメージデータコマンドの解釈を行うＣＰＵの負荷を軽減できる。しかしながらＡＳＩＣ２０が複雑になるのを抑制するために、イメージデータコマンド１までは、ＣＰＵで解釈を行い、イメージデータコマンド２以降のコマンド解釈をＣＰＵ以外の回路にて行う形態でも構わない。

［その他の実施形態］
以上、実施形態について説明したが、プリントバッファのブロック数について補足すると、レジ調整を行うために、レジ調整分だけ、イメージデータを走査方向にずらす（カラム単位でシフト）必要がある場合には、２つのブロック領域に１つ加えて、３つのブロック領域を用いる形態でも構わない。

なお、上述した構成において、ＵＮＰＡＣ制御回路が、受信バッファ制御回路のリードポインタ１０２を利用して読み出し、データを解凍してラスター形式のデータにし、さらにカラム形式のデータに縦横変換をしているが、これに限定するものではない。この他に、ホスト装置から送られるデータは、カラム形式のデータを圧縮したものであっても構わない。この場合には、ＵＮＰＡＣ制御回路が、データを解凍して、印字バッファ制御回路に送る構成でも構わない。

また、記録ヘッドや装置のパラメータ（吐出口の数、解像度、駆動周波数、移動速度、記録ヘッドの数）を上記の値に限定するものではない。

実施形態の回路ブロックを説明する図である。 受信バッファに格納されている状態を説明する図である。 従来の回路ブロックを説明する図である。 印字バッファのデータと記録動作との関係を説明図である。 記録装置の斜視図である。 印字バッファにおけるデータの格納状態を説明する図である。

Claims (2)

1. 外部からコマンドと該コマンドに対応する圧縮データからなるブロックを複数有するデータを受信したブロックの順序で格納する第１バッファと、
   前記圧縮データを解凍する解凍手段と、
   前記解凍手段にて解凍されたデータを格納する第２バッファと、
   前記コマンドを解釈する解釈手段と、
   前記第１バッファに対するライトポインタを用いた書込み処理と第１リードポインタと第２リードポインタを用いたコマンドの読出し処理と前記第１リードポインタを用いた圧縮データの読出し処理とを制御し、前記コマンドの読出し処理において、ブロックのコマンド領域にアクセスしてコマンドを解釈して得た情報と前記ライトポインタの値に基づいて該ブロックに対応するデータが第１バッファに格納されていると判定されると、対応する圧縮データの格納領域へのアクセスを省く読み飛ばし処理を実行して、次のブロックのコマンド領域へ前記第２リードポインタを進める第１の制御と、ブロックのコマンド領域にアクセスしてコマンドを解釈して得た情報と前記ライトポインタの値に基づいて該ブロックに対応するデータが第１バッファに格納されていないと判定されると、前記ライトポインタの値を前記第２リードポインタにコピーする第２の制御とを行う第１バッファ制御回路と、
   前記第２バッファに対して前記解凍手段にて解凍されたデータの書込み処理と読出し処理を制御する第２バッファ制御回路と、
   前記読み飛ばし処理の実行回数に基づき、前記第２バッファ制御回路により読み出されたデータを用いた記録のための走査を開始する制御を行う記録制御手段とを備えることを特徴とする記録装置。
2. 前記記録制御手段は、前記第２リードポインタの読み飛ばしの実行回数をカウントするカウント手段を備えることを特徴とする請求項１に記載の記録装置。

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