JP4598459B2 - 入力回路 - Google Patents

Description

本発明は、入力回路に関し、特に、入力インピーダンスを調整する入力回路に関する。

アナログ伝送路を有するシステムでは、伝送路における伝送信号の波形の歪みが、直接、システム全体の精度に影響する。このため、例えば、コンパクトディスク（ＣＤ）プレーヤやビデオシステムにおいては、少なくとも高調波歪を‐６０ｄＢ以下に抑制する必要がある。

この要求を実現するには、信号の送信側から伝送路を経由し受信側まで、インピーダンスマッチング（インピーダンス整合）がとれていなければならない。つまり、送信側の出力インピーダンス、伝送路のインピーダンス、受信側の入力インピーダンスが一致していなければならない。もし、インピーダンスマッチングがとれていなければ、信号が反射し、その結果、信号波形が乱れて正常なデータ転送ができなくなってしまう。

このため、受信側では、伝送信号が入力される入力回路等によって、インピーダンス調整を実施した後、受信回路によって信号の受信が行われている。この入力回路は、例えば、受信回路の入力端子と接地電位ＧＮＤ間に終端抵抗を挿入することで構成することができる。終端抵抗を用いた場合、受信回路をＰ基板上ＣＭＯＳプロセスで形成すると、消費電流は増えるものの最も良好な信号伝送が実現できる。しかし、このような終端抵抗のみの構成では、伝送路から入力される入力信号のコモン電圧（信号の振幅の中間）が接地電位ＧＮＤレベルとなってしまう。

そこで、入力回路として、このコモン電圧を高いレベルへ変換するレベルシフト回路が用いられている。入力信号をレベルシフトする事で、例えば、受信回路の入力段を、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor。以下、ＭＯＳトランジスタという）の差動回路によって構成することができる。Ｎチャネル型ＭＯＳトランジスタは、相互コンダクタンスが大きく且つ周波数特性が良いため、受信側の特性を向上することができる。

例えば、従来の入力回路として特許文献１の回路が知られている。図６は、従来の入力回路の回路図であり、この従来の入力回路は、特許文献１に記載されている回路と同様の回路である。

従来の入力回路は、図に示されるように、コンデンサＣ１、トランジスタＪ２，Ｊ３を備えている。コンデンサＣ１は、一端が入力端子ＩＮに接続され、他端が出力端子ＯＵＴに接続されている。トランジスタＪ２は、ドレインに電源電位Ｖｄｄが供給され、ゲートにゲート電位ＶＬが印加され、ソースが出力端子ＯＵＴに接続されている。トランジスタＪ３は、ドレインが出力端子ＯＵＴに接続され、ゲートにゲート電位Ｖｂが印加され、ソースが接地電位ＧＮＤに接地されている。

従来の入力回路では、入力端子ＩＮから信号が入力され、レベルシフトされた出力電圧ＶＯＵＴが出力端子ＯＵＴから出力される。ここで、出力電圧ＶＯＵＴのコモン電圧Ｖ＿ＣＭは、次の数１のように、トランジスタＪ２のゲート電位ＶＬからトランジスタＪ２のゲート・ソース間電圧Ｖｇｓ（Ｊ２）下がった値となる。

また、終端抵抗値（入力インピーダンス）Ｚｉは、次の数２により与えられる。

ここで、ｇｍ（Ｊ２）は、トランジスタＪ２の相互コンダクタンスである。数１及び数２より、従来の入力回路では、Ｖｇｓやｇｍを最適化することで、コモン電圧Ｖ＿ＣＭと終端抵抗値Ｚｉを所望の値に設定することができる。

しかしながら、従来の入力回路では、振幅の大きな大信号が入力された場合に、出力信号が歪んでしまうことがある。例えば、あるバイアス条件且つある小信号入力レベルで上記の数２に従って終端抵抗値Ｚｉを５０Ωに設定した場合に、大信号を入力すると終端抵抗値Ｚｉが５０Ωからずれて出力信号が歪んでしまう。

図７及び図８に、従来の入力回路のスプリアス特性（歪み特性）を示す。図７及び図８は、ＣＭＯＳプロセスが０．５μｍのモデルを使用し、終端抵抗値Ｚｉ＝５０Ωに設定した後、周波数が１２．５ＭＨｚのＳｉｎ波を入力した時のトランジェント・シミュレーション結果である。図７及び図８において、横軸は周波数、縦軸は出力信号をフーリエ変換した変換信号をデシベル単位で示している。図７は、±０．１Ｖの小信号を入力した時のスプリアス特性を示し、図８は、±１．０Ｖの大信号を入力した時のスプリアス特性を示している。

小信号入力時は、図７に示すように、１２．５ＭＨｚのみ大きな値となり、１２．５ＭＨｚよりも高次の高調波では、小さい値となっている。一方、大信号入力時は、図８に示すように、１２．５ＭＨｚのみならず、１２．５ＭＨｚの高調波歪みが大きな値となっている。例えば、点線の部分のように、１２．５ＭＨｚより高い周波数成分の多くが−６０ｄＢよりも大きい値を示している。したがって、図７に示す小信号入力時に対し図８に示す大信号入力時のスプリアス特性が悪化している事が分かる。

これは、大信号入力時、トランジスタＪ２のゲート・ソース間電圧Ｖｇｓ（Ｊ２）を十分に確保することが出来なくなる為である。大信号を入力すると、入力信号の振幅に応じて、トランジスタＪ２のソース電位が大きく変動するとともに、ゲート・ソース間電圧Ｖｇｓ（Ｊ２）が大きく変動する。したがって、トランジスタＪ２がオンするために必要なゲート・ソース間電圧Ｖｇｓ（Ｊ２）を確保することができず、トランジスタＪ２は入力信号に応じてオン・オフを繰り返してしまう。

例えば、電源電位Ｖｄｄを３Ｖとして、±１Ｖの大信号入力時、コモン電圧Ｖ＿ＣＭを上記の数１に従って電源電位Ｖｄｄの半分の１.５Ｖに設定したとする。このとき、理想的には、出力電圧ＶＯＵＴとして１．５Ｖ±１Ｖが出力されるが、実際には、出力電圧ＶＯＵＴとして２．５Ｖを出力しようとすると、ゲート・ソース間電圧Ｖｇｓ（Ｊ２）を確保できなくなり、言い換えれば線形性が悪くなり入力信号に追従できなくなる為、スプリアス特性が悪化する。

また、この事は同時に、上記の数２では終端抵抗値Ｚｉが決まらなくなる事を意味している。上記のように、大信号を入力すると、トランジスタＪ２は入力信号に応じてオン・オフするため、ドレイン電流が変化し、トランジスタＪ２の出力抵抗（ドレイン・ソース間のインピーダンス）が変動する。したがって、例えば、小信号入力時は、終端抵抗値Ｚｉが５０Ωでインピーダンスマッチングしていても、大信号入力時は終端抵抗値Ｚｉが５０Ωから外れるため、反射の無い伝送を実現する事は困難となる。
特開平５−２０６７８１号公報

このように、従来の入力回路では、大信号が入力された場合、スプリアス特性が悪化するとともに、入力インピーダンスが変動するという問題点があった。

本発明は、このような問題点を解決するためになされたもので、大信号が入力された場合でも、スプリアス特性が悪化せず、入力インピーダンスが変動しない入力回路を提供することを目的とする。

本発明にかかる入力回路は、入力信号が入力される第１の入力端子と、前記入力信号に基づいた信号を出力する第１の出力端子と、前記第１の入力端子と前記第１の出力端子との間に接続され、前記入力信号のレベルにかかわらず入力インピーダンスを所定のインピーダンスに調整する第１の入力インピーダンス調整回路と、前記第１の入力インピーダンス調整回路へ所定の電流を供給する第１の電流源と、を備えるものである。これにより、大信号が入力された場合の、スプリアス特性の悪化や、入力インピーダンスの変動を抑えることができる。

上述の入力回路において、前記第１の入力インピーダンス調整回路は、前記入力信号のレベルにかかわらず、前記第１の電流源と前記第１の入力インピーダンス調整回路との間の所定のノードの電位を、所定の電位に安定させる第１の安定化回路と、前記入力インピーダンスを所定のインピーダンスに設定する第１の設定回路と、を有するものであってもよい。これにより、入力インピーダンスの変動をより抑えることができる。

上述の入力回路において、前記第１の安定化回路は、前記第１の電流源と前記第１の出力端子との間に接続された第１のトランジスタと、前記第１の電流源から供給される電流と、第１の基準電位とに基づいて、前記第１のトランジスタへの制御信号を出力する第１の演算増幅器と、を有するものであってもよい。これにより、スプリアス特性の悪化や、入力インピーダンスの変動を効果的に抑えることができる。

上述の入力回路において、前記第１のトランジスタは、第１の端子が前記第１の出力端子に接続され、第２の端子が前記第１の電流源の出力端子に接続され、前記第１の演算増幅器は、一方の入力端子が前記第１の電流源の出力端子に接続され、他方の入力端子に前記第１の基準電位が入力され、出力端子が前記第１のトランジスタのゲートに接続されるものであってもよい。これにより、スプリアス特性の悪化や、入力インピーダンスの変動をさらに抑えることができる。

上述の入力回路において、前記第１の電流源は、入力される制御信号に基づいて所定の電流を出力する第２のトランジスタを有するものであってもよい。これにより、スプリアス特性の悪化や、入力インピーダンスの変動を効率よく抑えることができる。

上述の入力回路は、前記第２のトランジスタとミラー接続される第３のトランジスタと、前記第３のトランジスタに流れる所定の電流を生成する第２の電流源と、を有するものであってもよい。これにより、スプリアス特性の悪化や、入力インピーダンスの変動をさらに抑えることができる。

上述の入力回路において、前記第１の設定回路は、抵抗素子であってもよい。これにより、入力インピーダンスを容易に調整することができる。

上述の入力回路において、前記第１の入力インピーダンス調整回路は、前記第１の入力端子と前記第１の出力端子との間に接続され、前記入力信号のレベルをシフトし前記第１の出力端子へ出力する第１のシフト回路を備えるものであってもよい。これにより、入力信号を所望のレベルにシフトすることができる。

上述の入力回路において、前記第１のシフト回路は、抵抗素子であってもよい。これにより、入力信号のレベルシフト量を容易に調整することができる。

上述の入力回路は、前記第１の出力端子の電位と、第２の基準電位とに基づいて、前記第１の電流源の出力電流を制御する第２の演算増幅器を有するものであってもよい。これにより、スプリアス特性の悪化や、入力インピーダンスの変動をさらに抑えることができる。

上述の入力回路は、前記第１の入力端子と前記第１の出力端子と前記第１の入力インピーダンス調整回路と前記第１の電流源とを第１の入力段とし、第２の入力端子と第２の出力端子と第２の入力インピーダンス調整回路と第３の電流源とを有する第２の入力段をさらに備え、前記第１の入力段と前記第２の入力段は、第１の電源電位と第２の電源電位との間に並列に接続され、前記第１の出力端子と前記第２の出力端子は、それぞれ差動回路の各入力端子に接続されるものであってもよい。これにより、スプリアス特性をさらに向上することができる。

上述の入力回路は、前記第１の出力端子及び前記第２の出力端子の電位と、第２の基準電位とに基づいて、前記第１の電流源及び第３の電流源の出力電流を制御する第２の演算増幅器を有するものであってもよい。これにより、スプリアス特性をさらに向上することができる。

上述の入力回路は、前記第１の出力端子と前記第２の出力端子の間に、直列に接続された第１及び第２の抵抗素子を有し、前記第２の演算増幅器は、一方の入力端子に前記第２の基準電位が入力され、他方の入力端子に前記第１の抵抗素子と前記第２の抵抗素子との間のノードが接続されているものであってもよい。これにより、スプリアス特性をさらに向上することができる。

本発明にかかる入力回路は、一端が第１の入力端子に接続され、他端が第１の電源電位に接続され、所定のインピーダンスを有する第１のインピーダンス回路と、一端が前記第１の入力端子に接続され、他端が第１の出力端子に接続され、所定のインピーダンスを有する第２のインピーダンス回路と、ドレインが前記第１の出力端子に接続される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースが第２の電源電位に接続される第２のトランジスタと、一方の入力端子が前記第２のトランジスタのドレインに接続され、他方の入力端子に第１の基準電位が入力され、出力端子が前記第１のトランジスタのゲートに接続される第１の演算増幅器と、一端が第２の入力端子に接続され、他端が前記第１の電源電位に接続され、所定のインピーダンスを有する第３のインピーダンス回路と、一端が前記第２の入力端子に接続され、他端が第２の出力端子に接続され、所定のインピーダンスを有する第４のインピーダンス回路と、ドレインが前記第２の出力端子に接続される第３のトランジスタと、ドレインが前記第３のトランジスタのソースに接続され、ソースが前記第２の電源電位に接続される第４のトランジスタと、一方の入力端子が前記第４のトランジスタのドレインに接続され、他方の入力端子に第２の基準電位が入力され、出力端子が前記第３のトランジスタのゲートに接続される第２の演算増幅器と、一方の入力端子に第３の基準電位が入力され、出力端子が前記第２のトランジスタのゲート及び前記第４のトランジスタのゲートに接続される第３の演算増幅器と、一端が前記第１の出力端子に接続され、他端が前記第３の演算増幅器の他方の入力端子に接続される第１の抵抗素子と、一端が前記第２の出力端子に接続され、他端が前記第３の演算増幅器の他方の入力端子に接続される第２の抵抗素子と、を備えるものである。これにより、大信号が入力された場合の、スプリアス特性の悪化や、入力インピーダンスの変動を抑えることができる。

本発明によれば、大信号が入力された場合でも、スプリアス特性が悪化せず、入力インピーダンスが変動しない入力回路を提供することができる。

発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる入力回路の構成について説明する。この入力回路は、例えば、伝送システム等において、受信側で伝送路を終端するための回路である。入力回路は、伝送路等から入力される入力信号をレベルシフトして、後段の受信回路等へ出力する回路であるとともに、所望の終端抵抗（入力インピーダンス）によってインピーダンス調整する回路である。

入力回路は、図に示されるように、定電流源Ｉｒｅｆと、ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３と、ＯＰアンプＡＭＰ１と、抵抗素子Ｒ１，Ｒ２とを備えている。図において、１はＧＮＤ電位が供給されるＧＮＤ端子、２は電源電位が供給される電源端子、３は基準電位が供給される基準電圧入力端子、４は入力信号が入力される入力端子、５は入力信号に基づいた信号、例えば入力信号をレベルシフトした信号を出力する出力端子である。

定電流源Ｉｒｅｆは、所定の電流Ｉｒｅｆを生成する回路である。定電流源Ｉｒｅｆは、一定の電流を流す構成であることが好ましいが、例えば、抵抗素子等であってもよい。また、定電流源Ｉｒｅｆは、一端がＧＮＤ端子１に接続されている。

ＭＯＳトランジスタＭＰ１は、定電流源Ｉｒｅｆが生成した電流ＩｒｅｆをＭＯＳトランジスタＭＰ２から出力させる回路である。この例では、ＭＯＳトランジスタＭＰ１は、ＭＯＳトランジスタＭＰ２とともにカレントミラーを構成する、すなわち、ＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＰ２とをミラー接続することによって、ＭＯＳトランジスタＭＰ２から電流Ｉｒｅｆに比例した電流を出力する。以下の説明では、比例係数を１として説明する。また、ＭＯＳトランジスタＭＰ１は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、ソースが電源端子２に接続され、ゲート及びドレインが定電流源Ｉｒｅｆの他端に接続されている。

また、定電流源ＩｒｅｆとＭＯＳトランジスタＭＰ１とは、ＭＯＳトランジスタＭＰ２のゲート電位を制御する回路であり、ＭＯＳトランジスタＭＰ２から電流Ｉｒｅｆを出力させるための回路でもある。

ＭＯＳトランジスタＭＰ２は、第１の電流源であり、電流Ｉｒｅｆを生成し、電流Ｉｒｅｆを抵抗素子Ｒ２等へ出力する回路である。ＭＯＳトランジスタＭＰ２は、ＭＯＳトランジスタＭＰ１等から入力されるゲート電位に基づいて、電流Ｉｒｅｆを出力する。ＭＯＳトランジスタＭＰ２は、飽和領域において、定電流を出力するとともに、大きな出力抵抗（ドレイン・ソース間の抵抗）を有する。また、ＭＯＳトランジスタＭＰ２は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、ソースが電源端子２に接続され、ゲートがＭＯＳトランジスタＭＰ１のゲートに接続されている。

例えば、ＭＯＳトランジスタＭＰ３、ＯＰアンプＡＭＰ１、抵抗素子Ｒ１は、入力インピーダンスを調整する第１の入力インピーダンス調整回路である。特に、この入力インピーダンス調整回路は、入力信号のレベルにかかわらず入力インピーダンスを所定のインピーダンスにすることができる回路である。

ＭＯＳトランジスタＭＰ３とＯＰアンプＡＭＰ１は、第１の安定化回路であり、ＭＯＳトランジスタＭＰ２のドレイン電位を所定の電位に安定させる回路である。本実施形態では、この安定化回路によって、振幅の大きな大信号が入力されてもＭＯＳトランジスタＭＰ２のドレイン電位を一定に保つことができる。また、ＭＯＳトランジスタＭＰ２のドレイン電位を所定の電位にすることによって、ＭＯＳトランジスタＭＰ２の出力抵抗が所定の抵抗値となる。

ＭＯＳトランジスタＭＰ３は、入力されるゲート電位に基づいて、ＭＯＳトランジスタＭＰ２のドレイン電位を可変する。また、ＭＯＳトランジスタＭＰ３は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、ソースがＭＯＳトランジスタＭＰ２のドレインに接続されている。

ＯＰアンプＡＭＰ１は、基準電圧入力端子３の基準電位と、ＭＯＳトランジスタＭＰ２のドレイン電位とがほぼ等しくなるように、ＭＯＳトランジスタＭＰ３のゲート電位を制御する。また、ＯＰアンプＡＭＰ１は、反転入力端子がＭＯＳトランジスタＭＰ２のドレインに接続され、正転入力端子が基準電圧入力端子３に接続され、出力端子がＭＯＳトランジスタＭＰ３のゲートに接続されている。

例えば、ＭＯＳトランジスタＭＰ２のドレイン電位が基準電位よりも低い場合、ＯＰアンプＡＭＰ１の出力、すなわち、ＭＯＳトランジスタＭＰ３のゲート電位が上昇する。そうすると、ＭＯＳトランジスタＭＰ３のゲート・ソース間電圧Ｖｇｓが減少し、ＭＯＳトランジスタＭＰ３の出力抵抗（１／ｇｄｓ）が増加する。ＭＯＳトランジスタＭＰ２のドレイン電位は、電流ＩｒｅｆとＭＯＳトランジスタＭＰ３の出力抵抗によって規定される。したがって、ＭＯＳトランジスタＭＰ３の出力抵抗の増加によって、ＭＯＳトランジスタＭＰ２のドレイン電位が増加する。また、ＭＯＳトランジスタＭＰ２のドレイン電位が基準電位よりも高い場合、ＯＰアンプＡＭＰ１の出力、すなわち、ＭＯＳトランジスタＭＰ３のゲート電位が低下する。そうすると、ＭＯＳトランジスタＭＰ３のゲート・ソース間電圧Ｖｇｓが上昇し、ＭＯＳトランジスタＭＰ３の出力抵抗が減少する。ＭＯＳトランジスタＭＰ３の出力抵抗の減少によって、ＭＯＳトランジスタＭＰ２のドレイン電位が低下する。

また、ＭＯＳトランジスタＭＰ２，ＭＰ３とＯＰアンプＡＭＰ１は、終端抵抗値に抵抗素子Ｒ２等の抵抗値を影響させないための回路でもある。この例では、ＭＯＳトランジスタＭＰ２の出力抵抗を抵抗素子Ｒ１よりも非常に大きくすることで、終端抵抗値に抵抗素子Ｒ２等の抵抗値を影響させないようにしている。

抵抗素子Ｒ２は、第１のシフト回路であり、入力端子４から入力された信号をレベルシフトし出力端子５へ出力する回路である。本実施形態では、抵抗素子Ｒ２と電流Ｉｒｅｆによって、入力信号のレベルシフトするシフト量を調整することができる。また、抵抗素子Ｒ２は、一端がＭＯＳトランジスタＭＰ３のドレインに接続されるとともに出力端子５にも接続されている。

抵抗素子Ｒ１は、第１の設定回路であり、終端抵抗値Ｚｉを所定のインピーダンスに設定する回路である。本実施形態では、この抵抗素子Ｒ１のみによって終端抵抗値Ｚｉを調整することができる。また、抵抗素子Ｒ１は、一端が抵抗素子Ｒ２の他端に接続されるとともに入力端子４にも接続され、他端がＧＮＤ端子１に接続されている。

ここで、本実施形態にかかる入力回路のコモン電圧Ｖ＿ＣＭと終端抵抗値Ｚｉについて説明する。尚、コモン電圧Ｖ＿ＣＭは、出力端子５における出力信号のコモン電位とＧＮＤ電位との電位差である。コモン電位とは、信号の同相レベルのことである。

ＭＯＳトランジスタＭＰ２のドレイン電位は、上記のようにＯＰアンプＡＭＰ１によって、入力端子４に入力される信号のレベルによらず、基準電圧入力端子３と同電位になる。したがって、常にＭＯＳトランジスタＭＰ２は、飽和領域で動作することとなり、ＭＯＳトランジスタＭＰ２の出力抵抗は、非常に大きな値となる。

例えば、ＭＯＳトランジスタＭＰ２とＭＯＳトランジスタＭＰ３を同じゲート長Ｌ／ゲート幅Ｗとすれば、定電流源Ｉｒｅｆと等しい電流Ｉｒｅｆが抵抗素子Ｒ２へ流れ込む。その結果、出力電圧ＶＯＵＴは、次の数３によって与えられる。

ここで、出力電圧ＶＯＵＴは出力端子５における出力信号の電位とＧＮＤ電位との電位差であり、入力電圧Ｖｉｎは入力端子４における入力信号の電位とＧＮＤ電位との電位差であり、Ｒ２は抵抗素子Ｒ２の抵抗値である。そして、入力信号のコモン電圧Ｖｉｎ＿ＣＭは、次の数４によって与えられる。

ここで、Ｖｉｎ＿ＣＭは入力端子４における入力信号のコモン電位とＧＮＤ電位との電位差である。さらに、出力端子５のコモン電圧Ｖ＿ＣＭは次の数５によって与えられる。

尚、出力信号の最小ピーク電位（振幅の最小値）が０（ＧＮＤ電位）の場合、コモン電圧Ｖ＿ＣＭは、出力信号の振幅ＶＯＵＴ＿ｐｐの１／２となる。

また、終端抵抗値Ｚｉは、入力端子４からみた入力インピーダンスであり、ＭＯＳトランジスタＭＰ２，ＭＰ３及び抵抗素子Ｒ２の３つの素子と、抵抗素子Ｒ１とを並列に接続した回路のインピーダンスとみなされる。よって、終端抵抗値Ｚｉは、数６によって与えられる。

ここで、Ｒ１は抵抗素子Ｒ１の抵抗値、１／ｇｄｓ（Ｐ２）はＭＯＳトランジスタＭＰ２の出力抵抗、１／ｇｄｓ（Ｐ３）はＭＯＳトランジスタＭＰ３の出力抵抗である。そして、上記のように、ＭＯＳトランジスタＭＰ２の出力抵抗は、非常に大きくなるため、Ｒ１＜＜１／ｇｄｓ（Ｐ２）の関係が成り立ち、１／ｇｄｓ（Ｐ２）＝∞とみなすことができる。よって、この関係を数６に代入すると、終端抵抗値Ｚｉは次の数７のように、Ｒ１とみなすことができる。

したがって、信号レベルによらずたとえ大信号が入力されても、抵抗素子Ｒ１のみでインピーダンスマッチングが可能となるので、入力信号に対する出力信号の線形性が保たれ反射による歪みもなくなる。

次に、図２及び図３を用いて、本実施形態にかかる入力回路のスプリアス特性（歪み特性）について説明する。

図２及び図３は、ＣＭＯＳプロセスが０．５μｍのモデルを使用し、数４に従い、出力信号のコモン電圧Ｖ＿ＣＭを１．７５Ｖに設定し、数７に従い終端抵抗値Ｚｉ＝Ｒ１＝５０Ωに設定した後、周波数が１２．５ＭＨｚのＳｉｎ波を入力した時のトランジェント・シミュレーション結果である。図２及び図３において、横軸は周波数、縦軸は出力信号をフーリエ変換した変換信号をデシベル単位で示している。図２は、±０．１Ｖの小信号を入力した時のスプリアス特性を示し、図３は、±１．０Ｖの大信号を入力した時のスプリアス特性を示している。

小信号入力時は、図２に示すように、１２．５ＭＨｚのみ大きな値となり、１２．５ＭＨｚよりも高次の高調波では、−６０ｄＢ以下の小さい値となっている。これは、従来例の図７と同様の特性である。

また、大信号入力時は、図３に示すように、１２．５ＭＨｚのみ大きな値となり、１２．５ＭＨｚよりも高次の高調波では、−６０ｄＢ以下の小さい値となっており、小信号入力の図２と同様の特性となっている。すなわち、従来例の図８のような、大信号入力時のスプリアス特性の悪化が改善されていることがわかる。

このような構成により、第１の電流源であるＭＯＳトランジスタＭＰ２のドレイン電位を、入力信号のレベルにかかわらず一定に保つことにより、大信号を入力しても、歪むことなく出力し特性を向上することができる。

また、入力端子から電源端子側の抵抗値を非常に大きくすることにより、入力端子とＧＮＤ端子間の抵抗素子Ｒ１のみによって、終端抵抗値Ｚｉが決定されるため、大信号を入力しても反射の無い伝送が可能であるとともに、容易にインピーダンス調整をすることができる。

さらに、入力信号のレベルシフト量が抵抗素子Ｒ２と定電流源Ｉｒｅｆによって設定できるため、レベルシフト量を容易に調整することができる。

発明の実施の形態２．
次に、図４を用いて、本発明の実施の形態２にかかる入力回路の構成について説明する。図４において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を省略する。

この入力回路は、図１の構成に加えて、ＭＯＳトランジスタＭＰ４，ＭＰ５と、ＯＰアンプＡＭＰ２と、抵抗素子Ｒ３，Ｒ４とを備えている。図において、６は基準電圧入力端子、７は入力端子、８は出力端子である。

ＭＯＳトランジスタＭＰ４，ＭＰ５、ＯＰアンプＡＭＰ２、抵抗素子Ｒ３，Ｒ４は、ＭＯＳトランジスタＭＰ２，ＭＰ３、ＯＰアンプＡＭＰ１、抵抗素子Ｒ１，Ｒ２と同様の回路であり、これらによって差動信号を扱う回路が構成される。この差動信号を扱う回路は、例えば、入力端子４，７に差動信号が入力され、出力端子５，８が差動増幅器ＡＭＰ３（差動回路）の入力端子に接続される。差動信号を扱う回路の出力信号を差動回路に入力することにより、信号の同相のノイズ成分が除去される。

すなわち、ＭＯＳトランジスタＭＰ２，ＭＰ３、ＯＰアンプＡＭＰ１、抵抗素子Ｒ２，Ｒ３は、第１の入力段を構成し、ＭＯＳトランジスタＭＰ４，ＭＰ５、ＯＰアンプＡＭＰ２、抵抗素子Ｒ３，Ｒ４は第２の入力段を構成し、第１の入力段と第２の入力段によって差動信号を扱う回路が構成される。

ＭＯＳトランジスタＭＰ４は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、ソースが電源端子２に接続され、ゲートがＭＯＳトランジスタＭＰ１，ＭＰ２のゲートに接続されている。すなわち、ＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＰ２，ＭＰ４とは、ミラー接続されている。ＭＯＳトランジスタＭＰ５は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、ソースがＭＯＳトランジスタＭＰ４のドレインに接続されている。

ＯＰアンプＡＭＰ２は、反転入力端子がＭＯＳトランジスタＭＰ４のドレインに接続され、正転入力端子が基準電圧入力端子６に接続され、出力端子がＭＯＳトランジスタＭＰ５のゲートに接続されている。抵抗素子Ｒ３は、一端がＭＯＳトランジスタＭＰ５のドレインに接続されるとともに出力端子８にも接続されている。抵抗素子Ｒ４は、一端が抵抗素子Ｒ３の他端に接続されるとともに入力端子７にも接続され、他端がＧＮＤ端子１に接続されている。

ＭＯＳトランジスタＭＰ４，ＭＰ５、ＯＰアンプＡＭＰ２、抵抗素子Ｒ３，Ｒ４は、ＭＯＳトランジスタＭＰ２，ＭＰ３、ＯＰアンプＡＭＰ１、抵抗素子Ｒ２，Ｒ３と同様の回路であるため、同様の機能及び動作となる。ＭＯＳトランジスタＭＰ４は、定電流源Ｉｒｅｆの電流Ｉｒｅｆを抵抗素子Ｒ３等へ出力する。ＯＰアンプＡＭＰ２とＭＯＳトランジスタＭＰ５は、ＭＯＳトランジスタＭＰ４のドレイン電位が所定の電位となるように制御する。抵抗素子Ｒ４は、入力端子７から入力された信号をレベルシフトし出力端子８へ出力する。抵抗素子Ｒ３は、第２の入力段の終端抵抗値Ｚｉ＿２を調整する。

そして、このように入力端子４と入力端子７、出力端子５と出力端子８を備え構成する事で、差動信号を扱うことができる。従って、例えば、入力端子４と入力端子７にそれぞれ逆相の信号（差動信号）を入力すると、電源端子２にノイズが載ったとしても、出力端子５と出力端子８には共に同相のノイズが載るので、伝送する際は打ち消しあう。その結果、スプリアス特性（歪み特性）が、実施の形態１で説明したシングル伝送タイプに対し、格段に向上する。つまり、実施の形態１よりも、さらに歪みの小さい高品質な伝送が可能となる。

発明の実施の形態３．
次に、図５を用いて、本発明の実施の形態３にかかる入力回路の構成について説明する。図５において、図１及び図４と同一の符号を付されたものは同様の要素であり、それらの説明を省略する。

この入力回路は、図４の構成のＭＯＳトランジスタＭＰ１及び定電流源Ｉｒｅｆに代わって、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１と、抵抗素子Ｒ５，Ｒ６とを備えている。

コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１及び抵抗素子Ｒ５，Ｒ６は、図４のＭＯＳトランジスタＭＰ１及び定電流源Ｉｒｅｆと同様に、ＭＯＳトランジスタＭＰ２，ＭＰ４のゲート電位を制御する回路であり、ＭＯＳトランジスタＭＰ２，ＭＰ４から電流Ｉｒｅｆを出力させるための回路である。

実施の形態１，２では、定電流源Ｉｒｅｆで電流Ｉｒｅｆを生成しカレントミラーの構成によってＭＯＳトランジスタＭＰ２，ＭＰ４から電流Ｉｒｅｆを出力していた。本実施形態では、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１のフィードバックによって、ＭＯＳトランジスタＭＰ２，ＭＰ４のゲート電位を制御し電流Ｉｒｅｆを出力させる。

抵抗素子Ｒ５は、例えば、抵抗素子Ｒ１，Ｒ２よりも抵抗値が非常に大きい抵抗である。例えば、抵抗素子Ｒ５の抵抗値は、抵抗素子Ｒ１，Ｒ２よりも１００倍程度大きい抵抗値である。すなわち、Ｒ１／Ｒ５＜＜１の関係が成り立つ。また、抵抗素子Ｒ５は、一端が出力端子５に接続されている。抵抗素子Ｒ６も、抵抗素子Ｒ５と同様に、例えば、抵抗素子Ｒ３，Ｒ４よりも抵抗値が非常に大きい抵抗であり、一端が出力端子８に接続されている。

コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１は、非反転入力端子が抵抗素子Ｒ５の他端に接続されるとともに抵抗素子Ｒ６の他端にも接続され、反転入力端子がコモン電位入力端子９に接続され、出力端子がＭＯＳトランジスタＭＰ２のゲートに接続されるとともにＭＯＳトランジスタＭＰ２のゲートにも接続されている。

抵抗素子Ｒ５，Ｒ６の抵抗値が抵抗素子Ｒ１，Ｒ２，Ｒ３、Ｒ４よりも非常に大きいため、抵抗素子Ｒ５，Ｒ６にはほとんど電流が流れず、抵抗素子Ｒ５と抵抗素子Ｒ６間の共通ノードの電圧と出力端子５，８の電圧がほぼ等しい電圧となる。よって、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１は、コモン電位入力端子９の電圧と、出力端子５，８のコモン電圧Ｖ＿ＣＭとがほぼ同じ電圧になるように動作する。

すなわち、例えば、ＯＰアンプにより構成されたコモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１は、コモン電位入力端子９の電位と、出力端子５，８のコモン電位との電位差を増幅して、ＭＯＳトランジスタＭＰ２，ＭＰ４の各ゲートへ出力する。ＭＯＳトランジスタＭＰ２，ＭＰ４には、ゲート・ソース間電圧Ｖｇｓに応答して、ドレイン電流Ｉｄｓが流れる。このＩｄｓは抵抗Ｒ２，Ｒ３に流れる電流Ｉｒｅｆであるから、電流Ｉｒｅｆが変化すると、出力端子５，８のコモン電位が変化する。

例えば、出力端子５，８のコモン電位がコモン電位入力端子９の電位よりも低い場合、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１の出力、すなわち、ＭＯＳトランジスタＭＰ２，４のゲート電位が低下する。そうすると、ＭＯＳトランジスタＭＰ２，４のゲート・ソース間電圧Ｖｇｓが上昇し、ＭＯＳトランジスタＭＰ２，４のドレイン電流Ｉｄｓが増加する。よって、抵抗Ｒ２，Ｒ３に流れる電流Ｉｒｅｆが増加し、その結果、出力端子５，８のコモン電位が上昇する。

また、出力端子５，８のコモン電位がコモン電位入力端子９の電位よりも高い場合、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１の出力、すなわち、ＭＯＳトランジスタＭＰ２，４のゲート電位が上昇する。そうすると、ＭＯＳトランジスタＭＰ２，４のゲート・ソース間電圧Ｖｇｓが低下し、ＭＯＳトランジスタＭＰ２，４のドレイン電流Ｉｄｓが減少する。よって、抵抗Ｒ２，Ｒ３に流れる電流Ｉｒｅｆが減少し、その結果、出力端子５，８のコモン電位が低下する。このように、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１は、出力端子５，８の中間電位とコモン電位入力端子９の電位差を補正するように動作する。

例えば、電源電圧３．０Ｖとすれば、コモン電圧Ｖ＿ＣＭはその半分の１．５Ｖとなるように、上記の数４で示した電流Ｉｒｅｆ及びＲ２の値を設定する。これは、電源電位及びＧＮＤ電位からの出力電圧ＶＯＵＴのマージンがとれ、その結果、スプリアス特性が良くなるからである。

ところが、実施の形態１や２の場合、定電流源Ｉｒｅｆが生成する電流Ｉｒｅｆの値は、温度や電源電圧およびプロセス条件によって変化するので、全ての条件で電源電圧の半分の値にコモン電圧Ｖ＿ＣＭをコントロールすることができない。

本実施形態におけるコモン電圧Ｖ＿ＣＭは、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１に接続されるコモン電位入力端子９に入力する電位のみで決まるため、全条件下で電源電圧の半分の値にコモン電圧Ｖ＿ＣＭをコントロールすることができる。したがって、本実施形態では、実施の形態１，２に対し、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１を搭載する事で、さらに安定して歪みの小さい高品質な伝送が可能となる。

尚、実施の形態３では、実施の形態２の入力回路に、コモンモードフィードバックアンプＣＭＦＢ_ＡＭＰ１等を適用したが、実施の形態１に適用してもよい。

また、上述の例において、抵抗素子Ｒ２やＲ３を設けなくてもよい。この場合、入力信号はレベルシフトされないが、大信号入力時の特性の向上や、入力インピーダンス調整が容易になる等、同様の効果を得ることができる。

本発明にかかる入力回路の構成を示す回路図である。 本発明にかかる入力回路のスプリアス特性を示すグラフである。 本発明にかかる入力回路のスプリアス特性を示すグラフである。 本発明にかかる入力回路の構成を示す回路図である。 本発明にかかる入力回路の構成を示す回路図である。 従来の入力回路の構成を示す回路図である。 従来の入力回路のスプリアス特性を示すグラフである。 従来の入力回路のスプリアス特性を示すグラフである。

符号の説明

１ ＧＮＤ端子
２ 電源端子
３ 基準電圧入力端子
４，７ 入力端子
５，８ 出力端子
９ コモン電位入力端子
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５ ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗素子
ＡＭＰ１，ＡＭＰ２ ＯＰアンプ
ＣＭＦＢ_ＡＭＰ１ コモンモードフィードバックアンプ

Claims (13)

1. 入力信号が入力される第１の入力端子と、
   前記入力信号に基づいた信号を出力する第１の出力端子と、
   前記第１の入力端子と第１の電源電位との間に接続され、前記第１の入力端子からみた入力インピーダンスを設定する第１の設定回路と、
   前記第１の入力端子と前記第１の出力端子との間に接続され、前記入力信号のレベルをシフトし前記第１の出力端子へ出力する第１のシフト回路と、
   前記第１の出力端子と第２の電源電位との間に接続され、前記第１の設定回路および前記シフト回路に電流を供給する第１の電流源と、
   前記第１の電流源と前記第１の出力端子との間に接続され、当該第１の電流源のドレイン電位を所定の電位に安定させる第１の安定化回路と、
   を備える入力回路。
2. 前記第１の安定化回路は、
   前記第１の電流源と前記第１の出力端子との間に接続された第１のトランジスタと、
   前記第１の電流源から供給される電流と、第１の基準電位とに基づいて、前記第１のトランジスタへの制御信号を出力する第１の演算増幅器と、を有する、
   請求項１に記載の入力回路。
3. 前記第１のトランジスタは、第１の端子が前記第１の出力端子に接続され、第２の端子が前記第１の電流源の出力端子に接続され、
   前記第１の演算増幅器は、一方の入力端子が前記第１の電流源の出力端子に接続され、他方の入力端子に前記第１の基準電位が入力され、出力端子が前記第１のトランジスタのゲートに接続される、
   請求項２に記載の入力回路。
4. 前記第１の電流源は、入力される制御信号に基づいて所定の電流を出力する第２のトランジスタを有する、
   請求項１乃至３のいずれか一つに記載の入力回路。
5. 前記第２のトランジスタとミラー接続される第３のトランジスタと、
   前記第３のトランジスタに流れる所定の電流を生成する第２の電流源と、を有する、
   請求項４に記載の入力回路。
6. 前記第１の設定回路は、抵抗素子である、
   請求項１乃至５のいずれか一つに記載の入力回路。
7. 前記第１のシフト回路は、抵抗素子である、
   請求項１乃至６のいずれか一項に記載の入力回路。
8. 前記第１の出力端子の電位と、第２の基準電位とに基づいて、前記第１の電流源の出力電流を制御する第２の演算増幅器を有する、
   請求項１乃至７のいずれか一つに記載の入力回路。
9. 前記第１の入力端子と前記第１の出力端子と前記第１の設定回路と前記第１のシフト回路と前記第１の安定化回路と前記第１の電流源とを第１の入力段とし、
   前記第１の入力段と対応する構成を備える、第２の入力端子と第２の出力端子と第２の設定回路と第２のシフト回路と第２の安定化回路と第３の電流源とを有する第２の入力段をさらに備え、
   前記第１の入力段と前記第２の入力段は、第１の電源電位と第２の電源電位との間に並列に接続され、
   前記第１の出力端子と前記第２の出力端子は、それぞれ差動回路の各入力端子に接続される、
   請求項１乃至７のいずれか一つに記載の入力回路。
10. 前記第１の出力端子及び前記第２の出力端子の電位と、第２の基準電位とに基づいて、前記第１の電流源及び第３の電流源の出力電流を制御する第２の演算増幅器を有する、
    請求項９に記載の入力回路。
11. 前記第１の出力端子と前記第２の出力端子の間に、直列に接続された第１及び第２の抵抗素子を有し、
    前記第２の演算増幅器は、一方の入力端子に前記第２の基準電位が入力され、
    他方の入力端子に前記第１の抵抗素子と前記第２の抵抗素子との間のノードが接続されている、
    請求項１０に記載の入力回路。
12. 一端が第１の入力端子に接続され、他端が第１の電源電位に接続され、所定のインピーダンスを有する第１のインピーダンス回路と、
    一端が前記第１の入力端子に接続され、他端が第１の出力端子に接続され、所定のインピーダンスを有する第２のインピーダンス回路と、
    ドレインが前記第１の出力端子に接続される第１のトランジスタと、
    ドレインが前記第１のトランジスタのソースに接続され、ソースが第２の電源電位に接続される第２のトランジスタと、
    一方の入力端子が前記第２のトランジスタのドレインに接続され、他方の入力端子に第１の基準電位が入力され、出力端子が前記第１のトランジスタのゲートに接続される第１の演算増幅器と、
    を備える入力回路。
13. 一端が第１の入力端子に接続され、他端が第１の電源電位に接続され、所定のインピーダンスを有する第１のインピーダンス回路と、
    一端が前記第１の入力端子に接続され、他端が第１の出力端子に接続され、所定のインピーダンスを有する第２のインピーダンス回路と、
    ドレインが前記第１の出力端子に接続される第１のトランジスタと、
    ドレインが前記第１のトランジスタのソースに接続され、ソースが第２の電源電位に接続される第２のトランジスタと、
    一方の入力端子が前記第２のトランジスタのドレインに接続され、他方の入力端子に第１の基準電位が入力され、出力端子が前記第１のトランジスタのゲートに接続される第１の演算増幅器と、
    一端が第２の入力端子に接続され、他端が前記第１の電源電位に接続され、所定のインピーダンスを有する第３のインピーダンス回路と、
    一端が前記第２の入力端子に接続され、他端が第２の出力端子に接続され、所定のインピーダンスを有する第４のインピーダンス回路と、
    ドレインが前記第２の出力端子に接続される第３のトランジスタと、
    ドレインが前記第３のトランジスタのソースに接続され、ソースが前記第２の電源電位に接続される第４のトランジスタと、
    一方の入力端子が前記第４のトランジスタのドレインに接続され、他方の入力端子に第２の基準電位が入力され、出力端子が前記第３のトランジスタのゲートに接続される第２の演算増幅器と、
    一方の入力端子に第３の基準電位が入力され、出力端子が前記第２のトランジスタのゲート及び前記第４のトランジスタのゲートに接続される第３の演算増幅器と、
    一端が前記第１の出力端子に接続され、他端が前記第３の演算増幅器の他方の入力端子に接続される第１の抵抗素子と、
    一端が前記第２の出力端子に接続され、他端が前記第３の演算増幅器の他方の入力端子に接続される第２の抵抗素子と、
    を備える入力回路。

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