JP4592386B2 - 樹脂製中空パッケージの製造方法 - Google Patents

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Description

本発明は、固体撮像素子や圧力センサ・指紋センサ等のセンサ類等の半導体素子を搭載する樹脂製中空パッケージおよびその製造方法に関する。
デジタルスチルカメラやカメラを搭載した携帯電話の需要が増加し、更に小型化・薄型化・軽量化、高機能化が期待されている。初期のデジタルスチルカメラの撮像素子を含むレンズ鏡筒ユニットは、特開2000−28897公報に見られるように種々の電子素子の搭載を可能とする空間を有していたが、最近ではカメラ本体の小型化・薄型化が進む一方で、手ブレ防止用ジャイロデバイスの搭載等による高機能化が進み、高密度実装を実現するために、レンズ鏡筒ユニット等への小型化・薄型化の要求は一段と激しさを増している。そこで特開2002−290806公報等に見られるように、光学系を90度屈曲させて小型化を実現したレンズ鏡筒ユニットを搭載したデジタルスチルカメラも市販されるようになった。
特開2000−28897公報 特開2002−290806公報
しかし光学系を90度屈曲させたレンズ鏡筒ユニットでは、撮像素子のアウターリードはレンズ鏡筒ユニットの側面に延出することになり、直接表面実装することが出来ないため、撮像素子あるいは撮像素子を搭載したパッケージと実装基板との電気的接続に特別の工夫を必要とする課題があった。
また高密度実装のために、実装基板のパッケージ搭載部にも搭載パッケージには接続しない独立した配線をレイアウトすることが行われてきている。そのため搭載した半導体素子の電気信号を実装基板に伝えるパッケージのアウターリードの配置は、従来に見られるような均等なものでなく局部的に偏ったり散在した位置に配置したいという要求が生じている。
そのため、パッケージのアウターリードと実装基板とをフレキシブル配線基板を用いたインターポーザで接続する手法等がとられているが、フレキシブル配線基板や接続のためのハンダボール等により厚みが増加するという問題がある。またパッケージのアウターリードを複雑に加工する必要があり、コスト高、歩留まりの低下、信頼性の低下等を招いている。
本発明は、搭載する半導体素子と電気的に接続されるインナーリードと外部基板と電気的に接続されるアウターリードの一部に金属製リードフレームを用い、当該金属製リードフレーム以外のリードを樹脂パッケージに刻印した配線パターンを有する溝と該溝と金属製リードフレームとを連通するように穿孔したスルーホールに導電体を埋め込むことで形成した、半導体素子搭載用の樹脂製中空パッケージを提供することで課題を解決する。
本発明を用いれば、フレキシブル配線基板を用いたインターポーザ等を用いることなく、複雑な配線パターンでのパッケージの実装が可能となる。そのため基板への実装時の実質的な総厚みを顕著に薄くすることが可能である。
また本発明では、全てのインナーリードに金属製リードフレームを用いれば、搭載する半導体素子の外部端子とパッケージのインナーリードとを、従来技術であるワイヤボンディングで行えるため、高い生産性および高い信頼性での製造が可能である。更に全てのアウターリードに金属製のリードフレームを用いない場合は、複雑な形状の金型を用いてアウターリードを折り曲げ加工する必要が無くなるため、製造コストを抑制することが可能である。
配線パターン状の溝を刻印するスタンパは、配線パターンを有するマスクを用いてフォトリソグラフにより作成できるので、特殊な配線描画が容易に出来き特に5μm程度の微細配線も形成可能であるという特徴を有する。ひとつのリードに対して微細配線を用いて保証線と呼ばれる複数のバイパスを配線することも可能なので、パッケージに何らかのダメージを受け一部の配線が切断された場合でも保証線が切断されなければ半導体素子の動作を担保でき、抗堪性を大幅に改善することが出来る。また配線パターンの変更に対しては、高価で製作に時間を要する金型を新たに用意する必要が無く、スタンパを交換することで対応出来るので、製造コスト及びリードタイムの削減が可能である。
金属製リードフレームと配線パターン状の溝とを連通するスルーホールは、後に説明するピンにより穿孔されるので、本発明の樹脂製中空パッケージを成形金型に成形樹脂を注入してパッケージ前駆体を成形する際に、配線パターン状の溝と同時に成形されるという特徴を有する。従来技術であるレーザ加工によるスルーホールの穿孔では、レーザの熱によって生じるスミアと呼ばれるバリやゴミが残渣としてスルーホール中に残るため、これらを除去するデスミア処理が必要であったが、本発明の技術ではスミアが発生しないためデスミア処理を行う必要が無い。
本発明では、配線パターン状の溝と、該溝と金属製リードフレームとを連通するスルーホールとを、スタンパ及びコマを用いて成形することを特徴とする。パッケージの底面のアウターリード部以外の部分に防湿板を形成するように、スタンパのアウターリード形状部以外の部分に防湿板に対応する溝を形成する凸部を設け、該防湿板となる溝に導電体を埋め込むことで、パッケージの総厚を厚くすること無く防湿板を形成することが出来るという利点を有する。
本発明では、配線パターン状の溝と該溝と金属製リードフレームとを連通するスルーホールとに、同時にメッキや導電ペーストを塗布することで高い生産性で複雑な形状のリードを有する樹脂製パッケージを形成できるという利点を有する。
本発明の実施の形態を図を用いて説明する。
図1は従来技術のパッケージとインターポーザの断面図である。図2は本発明の一例である樹脂製中空パッケージの断面図であり、図3は上面図、図4は下面図、図5はリード配線の透過図である。
ここで従来技術を図1を用いて説明する。インナーリード(1002)とアウターリード(1003)とを有する金属製のリードフレームを成形金型に挿入し、成形樹脂を注入し、樹脂が固化した後に成形金型から取り出し、バリ取り等の後処理を実施して樹脂製中空パッケージを得る。
半導体素子(1010)をパッケージ中空部のダイ・ア・タッチ面に接着剤等で固定した後、該半導体素子の図示しない外部端子とインナーリード(1002)とをAu線(1011)でワイヤボンディングし、続いて中空パッケージの開口部をガラス板等の適当な封止板(1012)を用いて封止することで、半導体素子を搭載したパッケージが完成する。次にポリイミド等の絶縁基板(1004)上にリード(1007)および積層のための導通部(1006)を備えたインターポーザ(1009)と、半導体素子を搭載したパッケージとをハンダボール(1008)等にて接続し、次いで封止樹脂(1005)で封止して外周にアウターリードを有するパッケージと所望の位置に外部接続端子を有するインターポーザとの複合体が形成される。
金属製リードフレームを用いて全てのインナーリードを形成し全てのアウターリードを配線パターン状の溝と該溝とインナーリードとを連通するスルーホールに導電体を埋め込むことで形成した場合の本発明の樹脂製中空パッケージの断面構造を、図2を用いて説明する。搭載する半導体素子の外部端子とワイヤボンディングされるインナーリード(1002)と、パッケージ底面に刻印された配線パターン状の溝に導電体を埋め込んだアウターリード(1007)とを、穿孔されたスルーホールに導電体を埋め込んだ導通部(1006)が連通することで、底面の所望の位置にアウターリードを配線した半導体素子を搭載した樹脂製中空パッケージが得られる。搭載する半導体素子とインナーリードとのワイヤボンディングや封止は従来技術と同様にして行われる。本発明により外部接続端子をオフセットするためのインターポーザが不要になることが容易に理解される。
次に金属製リードフレームを用いて全てのインナーリードを形成し全てのアウターリードを配線パターン状の溝と該溝とインナーリードとを連通するスルーホールに導電体を埋め込むことで形成した場合の、本発明の樹脂製中空パッケージの製造方法を説明する。図6は本発明のパッケージを製造する際に用いる各々の製造用治具と金属製リードフレーム(2022)との相対関係を図示した断面図である。(2020)はイジェクターピン貫通孔(2021)を有する下側成形金型である。スタンパ(2024)をスタンパホルダ(2023)に挿入し、スタンパ押さえ(2025)で押さえ、更に上蓋(2026)とスタンパホルダ(2023)とを図示しないネジ等により固定して上側成形金型(2027)を構成する。なお図6においては、半導体素子を搭載するパッケージの中空部が下側に、底面が上側に倒置されて形成されることになる。
金属製リードフレーム(2022)を下側成形金型(2020)と上側成形金型(2027)で挟み込み、成形樹脂を注入する直前の構成の断面を示したものが図7である。上下の金型間のキャビティ(2010)に成形樹脂を注入してパッケージ前駆体が得られる。
リードフレームは一般的に銅、鉄、アルミニウム、あるいはこれらの合金が用いられるが、特に銅合金または42アロイが好ましく用いられる。
成形樹脂には、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、不飽和ポリエステル樹脂等の熱硬化性樹脂が通常用いられるが、寸法精度からエポキシ樹脂が好ましく用いられる。また成形樹脂には、シリカ粉末、アルミナ粉末、窒化珪素粉末等の無機充填剤が通常添加されている。
次に図8に示すスルーホール穿孔用のピンを有するスタンパ(2024)の製造方法について説明する。ここでは配線数が14本の場合を例示するが、配線数は搭載する半導体素子に応じて設定されるものであり、14本に限定されるものでないことは言うまでもない。
先ず洗浄した平面度及び平行度のよいガラス基板上にフォトレジストを塗布する。次いで配線パターンが描写されたフォトマスクを通して紫外線ランプ等を用いて露光を行い、レジスト上に配線パターンを焼き付ける。次いでフォトレジストを現像する。現像済みのガラス基板にスパッタまたは無電解メッキにより金属をコートした上でNiメッキ膜を成長させる。Niメッキ膜をガラス基板から剥離し残留しているフォトレジストを除去することで図9に示すスタンパが得られる。
今回の配線パターンでは、配線幅(3008)を500μm、パッド(3009)と呼ばれる他の基板との接続取り出し用のアウターリード端部の長さを1000μm、幅を750μm、スルーホールを形成するピンを立てるためのランド部(3010)は直径を1000μmとなるようにした。また配線部の厚みが20μmとなるようにフォトレジストの塗布厚みを調整した。
またスタンパの厚みが0.3mmとなるまでNiメッキを行った。
次いで図10に示すように、ランド部にピンを立てるための穴をレーザ加工で穿孔する。
種々のレーザを用いることが出来るが、0.2Wのフェムト秒レーザを用いて穿孔することが可能である。図11に断面を示すようにスタンパ表側より直径200μmに穿孔し、裏側より直径500μmのすり鉢状に加工する。
挿入するピンは、直径が350〜500μmのタングステンワイヤを5cm程に切り出し、その先端2cmを9%の塩酸水溶液に浸漬して0.01A以上の電流密度で直径が200±10μmとなるまで電解研磨した。ピンは、スタンパに挿入する前に、スルーホールがインナーリードとアウターリードを形成する溝とを連通する長さに、エキシマレーザあるいはUV−YAGレーザを用いて切断した。
用意したピンを図12に示すようにスタンパに挿入し、次いで図13に示すようにピンの上部をポリ塩化ビニル樹脂(3004)でマスクし、図14に示す形状になるまでスタンパ裏面に0.01A以上の電流密度で電解Niメッキを施しピンを固定する。次いで図15に示すように裏面の凸部を研磨により除去し、最後にポリ塩化ビニル樹脂のマスクをエタノール等で洗浄・除去し、ピンを有するスタンパを完成する(図8および16)。
さらに具体的な実施の形態を説明する。図17に示す様にリードフレーム、成形金型を組み、上下の金型間のキャビティ(2010)に、トランスファー成形機を用いて成形樹脂として三井化学製エポックス樹脂を注入し、150℃以上で4分間保持しパッケージ前駆体を成形した。
上下の成形金型を離型後、イジェクターピンを用いて下側金型よりパッケージ前駆体をリードフレームごと取り出す(図18)。次いで実際の使用時の形態となる様に上下を倒置し(図19)、図20に示す様にパッケージ上面全体をポリ塩化ビニル樹(3004)を用いてマスクする。
次いでパッケージ下面に導電性を付与した後に、リードフレームを電極にして、スルーホールとアウターリード形成用溝が充填されるまで電流密度0.01A以上で電解銅メッキ(3007)を実施する(図21)。パッケージ下面への導電性の付与はスパッタや無電解メッキ等で実施できるが、スルーホール側面の導電性を確保するために無電解メッキが好ましい。
電解メッキを用いてスルーホール及びアウターリード形成用の溝を埋める代わりに、例えば三井化学製の銅ペーストMSPシリーズや銀ペーストMDP−80等の導電性ペーストを塗布しても良い。
次いでパッケージ底面の余分なメッキ層あるいは塗布された導電性ペーストをケミカルエッチングあるいは研磨により除去する(図22)。例えばCMP研磨装置を用い、研磨剤にアルミナスラリーを使用して、400gの荷重を負荷し、30rpmの速度で10分以上処理することで、パッケージ下面の不要なメッキ層を除去することが出来る。
ここでは、金属製リードフレームを用いて全てのインナーリードを形成し、全てのアウターリードを配線パターン状の溝と該溝とインナーリードとを連通するスルーホールに導電体を埋め込むことで形成した場合について説明したが、同様にしてインナーリードとアウターリードの一部を従来の金属製リードフレームを用いて形成し、当該金属製リードフレーム以外のインナーリードとアウターリードとをスルーホール穿孔用のピンを有するスタンパにて形成した溝とスルーホールに導電体を埋め込むことで金属製リードフレームと電気的な接続を取るように形成することも可能である。
またここでは底面をケミカルエッチングや研磨などにより平面状に仕上げたパッケージを例示したが、BGAパッケージのようにハンダボールと接続するパッド部を形成するために、マスクを用いて部分的にパッドをダム形状に厚くメッキすることも可能である。
パッケージ底面に防湿板を設けた場合の効果を説明する。図24に示すパッケージ底面のアウターリード部以外に防湿板形状を有する凸部(4001)を設けたスタンパを用いて、防湿板を有するパッケージを得た。耐湿性能をプレッシャークッカー耐湿試験(以下PCTと略記する)を用いて、当該防湿板を有さない以外は全く同等のパッケージと比較した。ガラス板を封止板として中空部を封止したサンプルを、温度125℃、湿度100%、2.3気圧のプレッシャークッカ−内に入れ、ガラス板を介してパッケージ内部を2時間ごとに観察し、パッケージ内部に結露が発生しなかったことが確認できた時間をPCT耐湿維持時間と定義した。その結果防湿板を有さないパッケージのPCT耐湿維持時間は10時間であったが、防湿板を設けることでPCT耐湿維持時間は14時間まで改善された。
従来技術のパッケージとインターポーザの一例を示す断面図である。 本発明の一例を示すパッケージの断面図である。 本発明の一例を示すパッケージ上面の平面図である。 本発明の一例を示すパッケージ下面の平面図である。 本発明の一例を示すリードの接続様式を図示する透視平面図である。 本発明の製造方法を説明する、金属製リードフレームと上下金型の各構成を分離して示す断面図である。 図6に分離して示した各構成の結合を示す断面図である。 本発明のスルーホール穿孔用のピンを有するスタンパの一例を示す斜視図である。 スルーホール穿孔用のピンを設ける前のスタンパの一例を示す斜視図である。 スルーホール穿孔用のピンを挿入するためのレーザ加工を説明するためのスタンパの斜視図である。 スルーホール穿孔用のピンと、該ピン挿入用のスタンパの穴の様式を説明する部分断面図である。 スルーホール穿孔用のピンをスタンパに挿入した様式を説明する部分断面図である。 上部をマスクした、スルーホール穿孔用のピンを挿入したスタンパの部分断面図である。 メッキによりピンを固定する様式を説明した、上部をマスクしたスタンパの部分断面図である。 メッキによる裏面の凸部を平らに研磨した形態を説明するための、上部をマスクしたピンを有するスタンパの部分断面図である。 上部のマスクを除去した、ピンを有するスタンパの部分断面図である。 本発明の一例の具体的な実施の形態を説明するための、金属製リードフレームと上下金型の各構成の結合を示す断面図である。 図17に示す金型から取り出した倒置したパッケージの断面図である。 図18を倒置して正立した状態を示すパッケージの断面図である。 中空パッケージの上面をマスクした状態を説明する断面図である。 パッケージ下面に導電体を埋め込んだ状態を説明する断面図である。 パッケージ下面の余分な導電体をエッチング等により除去した状態を示す断面図である。 上部のマスクを除去し完成した形態を示すパッケージの断面図である。 配線パターン以外の底面に防湿板を成形するための凸部を有するスタンパを示した斜視図である。
符号の説明
(1001)従来技術の樹脂製中空パッケージ
(1002)金属製リードフレームのインナーリード部
(1003)金属製リードフレームのアウターリード部
(1004)インターポーザの絶縁基板
(1005)封止樹脂
(1006)導通部
(1007)リード
(1008)導通用ハンダボール
(1009)インターポーザ
(1010)半導体素子
(1011)Au線
(1012)封止板
(2001)本発明の樹脂製中空パッケージ
(2010)上下の金型間のキャビティ
(2020)下側成形金型
(2021)イジェクターピン貫通孔
(2022)金属製リードフレーム
(2023)スタンパホルダ
(2024)スタンパ
(2025)スタンパ押さえ
(2026)上蓋
(2027)上側成形金型
(3001)ピンを有さないスタンパ
(3002)ピン挿入孔を穿孔するためのレーザ
(3003)ピン
(3004)ポリ塩化ビニル樹脂
(3005)ピンを固定するためのNiメッキ
(3006)不要なNiメッキを除去した状態
(3007)電解銅メッキ
(3008)配線幅
(3009)パッド
(3010)ランド部
(4001)防湿板形状を有する凸部

Claims (4)

  1. 搭載される半導体素子と電気的に接続される金属製インナーリードと、
    パッケージ底面に配線パターン状に刻印されたアウターリード形成用溝に導電体が埋め込まれることで形成された、外部基板と電気的に接続されるアウターリードと、を備え、
    前記金属製インナーリードと、前記アウターリード形成用溝とを連通するように穿孔されたスルーホールに導電体が埋め込まれて、前記金属製インナーリードと前記アウターリードとが電気的に接続された樹脂製中空パッケージの製造方法であって
    1)前記金属製インナーリードと、スルーホール形状を有するピンとアウターリード配線パターンの雄型形状とを有するスタンパと、を成形金型に挿入し、成形樹脂を注入してパッケージ前駆体を形成するステップと
    2)前記パッケージ前駆体裏面のスルーホールと配線パターンを有する溝とに導電体を埋め込むことで、前記金属製インナーリードとの電気的接続をとりながらアウターリードを形成するステップとを有する、樹脂製中空パッケージの製造方法
  2. 搭載される半導体素子と電気的に接続される金属製インナーリードと、
    パッケージ底面に配線パターン状に刻印されたアウターリード形成用溝に導電体が埋め込まれることで形成された、外部基板と電気的に接続されるアウターリードと、
    前記アウターリード以外のパッケージ底面に配置された防湿板と、を備え、
    前記金属製インナーリードと、前記アウターリード形成用溝とを連通するように穿孔されたスルーホールに導電体が埋め込まれて、前記金属製インナーリードと前記アウターリードとが電気的に接続された樹脂製中空パッケージの製造方法であって
    1)前記金属製インナーリードと、スルーホール形状を有するピンとアウターリード配線パターンおよび防湿板の雄型形状とを有するスタンパと、を成形金型に挿入し、成形樹脂を注入してパッケージ前駆体を形成するステップと
    2)前記パッケージ前駆体裏面のスルーホール配線パターンを有する溝および防湿板形状を有する溝に導電体を埋め込むことでインナーリードとの電気的接続をとりながらアウターリードを形成し、同時に防湿板を形成するステップとを有する、樹脂製中空パッケージの製造方法
  3. 前記2)のステップでは、
    前記パッケージ前駆体裏面に金属メッキを施し次いでエッチングでアウターリード部以外の金属メッキを除去することでアウターリードを形成する、請求項1に記載の樹脂製中空パッケージの製造方法。
  4. 前記2)のステップでは、
    前記パッケージ前駆体裏面に金属メッキを施し次いでエッチングでアウターリード部および防湿板部以外の金属メッキを除去することでアウターリードおよび防湿板を形成する、請求項2に記載の樹脂製中空パッケージの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10913183B2 (en) 2014-03-07 2021-02-09 AGC Inc. Process for producing package for mounting a semiconductor element and mold release film

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332834B2 (ja) * 2009-04-06 2013-11-06 大日本印刷株式会社 撮像素子モジュール
CN105763681B (zh) * 2016-03-22 2019-02-05 Oppo广东移动通信有限公司 用于通信终端的指纹传感组件和具有其的通信终端
JP6497361B2 (ja) * 2016-06-29 2019-04-10 竹中エンジニアリング株式会社 機器の取付用固定金具

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223790A (ja) * 1997-02-07 1998-08-21 Sony Corp 半導体素子収納用パッケージ及び半導体装置
JP2001347529A (ja) * 2000-06-06 2001-12-18 Mitsui Chemicals Inc 配線基板製造用スタンパ及びスタンパの製造方法
JP2002270859A (ja) * 2000-11-27 2002-09-20 Mitsui Chemicals Inc 光電素子用パッケージおよびその製造方法
JP2003142616A (ja) * 2001-11-08 2003-05-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2004247546A (ja) * 2003-02-14 2004-09-02 Mitsui Chemicals Inc 耐湿性が改良された半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223790A (ja) * 1997-02-07 1998-08-21 Sony Corp 半導体素子収納用パッケージ及び半導体装置
JP2001347529A (ja) * 2000-06-06 2001-12-18 Mitsui Chemicals Inc 配線基板製造用スタンパ及びスタンパの製造方法
JP2002270859A (ja) * 2000-11-27 2002-09-20 Mitsui Chemicals Inc 光電素子用パッケージおよびその製造方法
JP2003142616A (ja) * 2001-11-08 2003-05-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2004247546A (ja) * 2003-02-14 2004-09-02 Mitsui Chemicals Inc 耐湿性が改良された半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10913183B2 (en) 2014-03-07 2021-02-09 AGC Inc. Process for producing package for mounting a semiconductor element and mold release film

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