JP4583755B2

JP4583755B2 - プリント板ユニット及び電子機器

Info

Publication number: JP4583755B2
Application number: JP2003525572A
Authority: JP
Inventors: 修相澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-30
Filing date: 2001-08-30
Publication date: 2010-11-17
Anticipated expiration: 2021-08-30
Also published as: US7280373B2; US20040160745A1; JPWO2003022024A1; WO2003022024A1

Description

技術分野
本発明は、プリント板ユニットに係り、特に、マルチプロセッサ装置等の情報処理装置の内部の構造であって、メモリ基板ユニットが実装された構造に関する。
近年のインターネットの急速な普及により、電子商取引が急激に拡大している。電子商取引では、ネットを通じてアクセスしてくる不特定多数の相手と多種多様な情報を交換し処理するため、情報の処理を高速で行うことが可能であるサーバが必要とされる。
サーバは、例えば、ラック内に、マルチプロセッサ装置及び電源ユニット等が組み込まれて、構築されている構造である。マルチプロセッサ装置は、情報の処理を行う複数のＣＰＵユニットと、情報を記憶するメモリ組立体とを有する構成である。メモリ組立体は、メモリ基板ユニットを有する構成である。メモリ基板ユニットは、複数のメモリが回路基板上に実装されているメモリ基板が複数枚並んでドータボード上に実装されている構造である。
ここで、ラックは業界で決められている幅寸法、奥行き寸法，及び高さ寸法を有しており、よって、マルチプロセッサ装置及び電源ユニット等は外形寸法がラックに対応した寸法であることが必要である。
情報の処理の高速化のために、ＣＰＵユニットの性能の向上が図られている。ＣＰＵユニットの性能の向上に伴なって、メモリ組立体については、メモリの容量を増やすことが必要とされる。
しかし、マルチプロセッサ装置の外形寸法との関係で、メモリ組立体については、サイズを大きくしないことが要求される。また、製品化する上では、メモリ組立体の製造コストを上げないことも必要である。
背景技術
図１は従来のメモリ組立体１０を示す。メモリ組立体１０は、マザーボード１１上にメモリ基板ユニット２０がコネクタ装置３０よって接続されて立っており、且つ、マザーボード１１上にクロスバーチップ素子４０がフリップチップ実装されている構成である。メモリ基板ユニット２０は、複数のメモリ２１が回路基板上に実装されているメモリ基板２２が複数枚並んでドータボード２３上にコネクタ装置２４によって接続されている構造である。ドータボード２２の下端がコネクタ装置３０によって接続されて立っている。複数枚のメモリ基板２２は、ドータボード２２から横に突き出ている。クロスバーチップ素子４０は、メモリ基板２２の下側に位置している。
メモリ組立体１０は、幅Ｗ，高さＨを有する。ここで、Ｗは幅の単位、Ｈは高さの単位である。
図２はメモリの容量を増やした一の例のメモリ組立体１０Ａを示す。メモリ組立体１０Ａは、図１に示すメモリ組立体１０に、もう一つのメモリ基板ユニット２０を追加して、並べた構成である。
このメモリ組立体１０Ａは、幅が２×Ｗとなって、従来のメモリ組立体１０の幅Ｗの２倍となってしまい、マルチプロセッサ装置の奥行き寸法を大きくすることが必要となり、製品化は困難である。
図３はメモリの容量を増やした別の例のメモリ組立体１０Ｂを示す。メモリ組立体１０Ｂは、メモリ基板ユニット２０Ｂを有する構成である。このメモリ基板ユニット２０Ｂは、図１のドータボード２２の１．５倍の高さのドータボード２２Ｂを使用し、このドータボード２２Ｂに図１のメモリ組立体１０の場合の二倍の枚数のメモリ基板２２を実装した構造である。
このメモリ組立体１０Ｂは、幅がＷに収まっている。
しかし、ドータボード２２Ｂに実装されるメモリ基板２２の枚数が二倍と増えているため、コネクタ装置３０Ｂは、端子の数が増えて、既成の製品を使用することが出来なくなってしまい、特別に設計したものを使用することが必要となり、メモリ組立体１０Ｂはコスト高となってしまう。
発明の開示
本発明は、上記の課題に鑑みてなされたものであり、スペースを広げないようにして、且つ、特別に設計したコネクタ装置を使用しないようにして、メモリの容量の増加を図ったプリント板ユニットを提供することを総括的な目的とする。
この目的を達成するために、本発明は、第１の基板ユニットと第２の基板ユニットとが対向してマザーボード上にコネクタ装置によって実装してあり、且つ、第１の基板ユニットの複数のメモリ実装基板と第２の基板ユニットの複数のメモリ実装基板とが、高さの位置を変えて、ドータボードの高さ方向上重なって、向き合っている構成とした。
第１の基板ユニットの複数のメモリ実装基板と第２の基板ユニットの複数のメモリ実装基板とが向き合っている構成であるため、第１の基板ユニットのドータボードと第２の基板ユニットのドータボードとの間の距離は、狭く、スペースは広がらない。
第１の基板ユニットのメモリ実装基板の数、及び第２の基板ユニットのメモリ実装基板の数は、従来の基板ユニットのメモリ実装基板の数と同じであるため、第１，第２の基板ユニットのコネクタの端子の数は、従来と同じであり、標準のコネクタ装置を使用可能である。
第１の基板ユニットの複数のメモリ実装基板と、第２の基板ユニットの複数のメモリ実装基板とは、高さの位置を変えて向き合っているため、メモリ実装基板が上側に位置する基板ユニットについては、他方の基板ユニットがマザーボード上にコネクタ接続されたままの状態で引き抜くことが可能となる。よって、保守の単位のメモリの容量が増加せず、マルチプロセッサ装置にとっては、保守のときに、メモリの容量の減る量が少なくなって、サーバの稼動に支障をきたす虞れは少なくなる。
発明を実施するための最良の形態
本発明の好適な実施の形態について、図を参照して、以下説明する。
（第１実施例）
図５及び図６は本発明の第１実施例になるメモリ組立体５０を示す。図４は図５のメモリ組立体５０を概略的に示す。
メモリ組立体５０は、マザーボード６０と、マザーボード６０上に立てて実装してあり、Ｙ１−Ｙ２方向上、寸法Ｗ離れて対向している第１の基板ユニット７０−１及び第２の基板ユニット７０−２と、クロスバーＩＣチップパッケージ９０を有する。第１の基板ユニット７０−１及び第２の基板ユニット７０−２は、マザーボード６０に、ドータボード用コネクタ装置１００−１，１００−２によって接続されている。ドータボード用コネクタ装置１００−１，１００−２は、既製の製品であり、ドータボード用雌コネクタ１０１−１，１０１−２と、ドータボード用雄コネクタ１０２−１，１０２−２とよりなる。
マザーボード６０は、マザーボード本体６１と、マザーボード本体６１の上面に、Ｙ１−Ｙ２方向上、寸法Ｗ離れて実装してあるドータボード用雌コネクタ１０１−１，１０１−２と、マザーボード本体６１の上面のうち、雌コネクタ１０１−１と雌コネクタ１０１−２との間の部分に実装してあるクロスバーＩＣチップパッケージ９０とを有する構成である。クロスバーＩＣチップパッケージ９０は、バンプ９１によってフリップチップ実装してある。クロスバーＩＣチップパッケージ９０の上面には、ヒートシンク９２が固定してある。
第１の基板ユニット７０−１は、図６及び図７に示すように、縦向きのドータボード７１−１と、ドータボード７１−１から張り出して櫛歯状となっている横向きの４枚のメモリ実装基板８１−１とよりなる。
ドータボード７１−１は、ドータボード本体７２−１と、ドータボード本体７２−１の下端に設けてあるドータボード用雄コネクタ１０２−１と、ドータボード本体７２−１の上端に設けてある実装用の操作レバー７３−１と、ドータボード本体７２−１のうちＺ２側の半分の部分７２−１ａに実装してあるメモリ実装基板用カードエッジコネクタ７４−１と、ドータボード本体７２−１のうちＺ１側の半分の部分７２−１ｂの両面に実装してある、信号の反射を防止するための終端抵抗７５−１及び多層基板であるドータボード本体７２−１の内部の誘電層をバイパスさせるためのバイパスコンデンサ７６−１とを有する構成である。７７−１，７７−２は終端抵抗７５−１及びバイパスコンデンサ７６−１が実装されている電子部品実装部である。
メモリ実装基板８１−１は、図７に示すように、基板本体８２−１と、基板本体８２−１に並んで実装してある既成の製品である複数のメモリ８３−１とよりなる構成である。基板本体８２−１の一端８２−１ａには端子８４−１が並んでいる。
このメモリ実装基板８１−１は、端８２−１ａをカードエッジコネクタ７４−１に挿入されて接続されている。メモリ実装基板８１−１は、縦向きのドータボード７１−１のＺ２側の半分の部分７２−１ａから横に張り出している。
第２の基板ユニット７０−２は、図６及び図７に示すように、縦向きのドータボード７１−２と、ドータボード７１−２のＺ１側の半分の部分から張り出して櫛歯状となっている横向きの４枚のメモリ実装基板８１−２とよりなる構造である。第２の基板ユニット７０−２は、メモリ実装基板８１−２の位置がドータボード７１−２のＺ１側の半分の部分であることを除けば、第１の基板ユニット７０−１と略同じ構造である。
ドータボード７１−２は、ドータボード本体７２−２と、ドータボード本体７２−２の下端に設けてあるドータボード用雄コネクタ１０２−２と、ドータボード本体７２−２の上端に設けてあるレバー７３−２と、ドータボード本体７２−２のうちＺ１側の半分の部分７２−２ｂに実装してあるメモリ実装基板用カードエッジコネクタ７４−２と、ドータボード本体７２−２のうちＺ２側の半分の部分７２−２ａの内側面及びＺ１端の近くの部分の両面に実装してある終端抵抗７５−２及びバイパスコンデンサ７６−２とを有する構成である。７８−１，７８−２、７８−３は終端抵抗７５−２及びバイパスコンデンサ７６−２が実装されている電子部品実装部である。
メモリ実装基板８１−２は、図７に示すメモリ実装基板８１−１と同じく、基板本体８２−２と、基板本体８２−２に並んで実装してある既成の製品である複数のメモリ８３−２とよりなる構成である。基板本体８２−２の一端８２−２ａには端子８４−２が並んでいる。
このメモリ実装基板８１−２は、端８２−２ａをカードエッジコネクタ７４−２に挿入されて接続されている。メモリ実装基板８１−２は、縦向きのドータボード７１−２のＺ１側の半分の部分７２−２ａから横に張り出している。
ここで、図４及び図５を参照して、メモリ組立体５０の構造について説明する。
第１の基板ユニット７０−１は、ドータボード用雄コネクタ１０２−１をドータボード用雌コネクタ１０１−１に接続されてマザーボード６０上に実装されている。ドータボード７１−１はマザーボード６０に対して垂直である。メモリ実装基板８１−１はマザーボード６０と平行である。
第２の基板ユニット７０−２は、ドータボード用雄コネクタ１０２−２をドータボード用雌コネクタ１０１−２に接続されてマザーボード６０上に実装されている。ドータボード７１−２はマザーボード６０に対して垂直である。メモリ実装基板８１−２はマザーボード６０と平行である。
メモリ実装基板８１−１はドータボード７１−２の方向に突き出ており、メモリ実装基板８１−２はドータボード７１−１の方向に突き出ている。
Ｚ１−Ｚ２の方向上、メモリ実装基板８１−１は下側、メモリ実装基板８１−２は上側に位置している。Ｚ１の方向からみて、メモリ実装基板８１−１とメモリ実装基板８１−２とは重なりあっており、メモリ実装基板８１−１はメモリ実装基板８１−２の下側に位置している。
メモリ実装基板８１−１の先端側は、ドータボード７１−２上の電子部品実装部７８−１に対向している。メモリ実装基板８２−１の先端側は、ドータボード７１−１上の電子部品実装部７７−１に対向している。
クロスバーＩＣチップパッケージ９０は、メモリ実装基板８１−１の下側の空間１００内に位置している。
メモリ組立体５０はメモリ実装基板８１−１とメモリ実装基板８１−２とを有するため、一つの基板ユニットよりなる構成に比べて、メモリの容量は二倍である。
メモリ組立体５０は、幅がＷであり、高さが１．５×Ｈである。
上記の構成のメモリ組立体５０は以下の特長を有する。
▲１▼ 幅はＷであり、一つの基板ユニットよりなる構成の場合と同じである。
第１の基板ユニット７１−１のメモリ実装基板８１−１と第２の基板ユニット７１−２のメモリ実装基板８１−２とが向き合っている構成であるため、第１の基板ユニット７１−１のドータボード７２−１と第２の基板ユニット７１−２のドータボード７２−２との間の距離はＷであり、一つの基板ユニットよりなる構成の場合と同じである。よって、複数のメモリ組立体５０が組み込まれるマルチプロセッサ装置の幅方向のサイズを大きくする必要はない。即ち、ラックに組み込まれるサイズのマルチプロセッサ装置の内部に、多い数のメモリ組立体５０を組み込むことが出来る。
▲２▼ ドータボード用コネクタ装置１００−１，１００−２は既成の製品で足りる。
第１の基板ユニット７１−１のメモリ実装基板８１−１の数、及び第２の基板ユニット７１−２のメモリ実装基板８１−２の数は、従来の基板ユニットのメモリ実装基板の数と同じであるため、第１，第２の基板ユニット７１−１、７１−２のコネクタ１０２−１，１０２−２の端子の数は、従来と同じであり、標準のコネクタ装置を使用可能である。よって、メモリ組立体５０は製造コストが低く抑えられている。
▲３▼ 保守の単位はメモリの容量は従来と同じであり、増加しない。
メモリ実装基板８１−２はメモリ実装基板８１−１の上側に位置しているため、第２の基板ユニット７１−２は、第１の基板ユニット７１−１がマザーボード６０上にコネクタ接続されたままの状態で引き抜くことが可能となる。よって、保守の単位のメモリの容量が増加せず、マルチプロセッサ装置にとっては、保守のときに、メモリの容量の減る量が少なくなって、サーバの稼動に支障をきたす虞れは少なくなる。
▲４▼ 組立て作業は円滑である。
最初に第１の基板ユニット７１−１を実装し、その後に第２の基板ユニット７１−２を実装するときに、メモリ実装基板８１−２はメモリ実装基板８１−１と干渉はしない。よって、メモリ組立体５０の組立ては円滑に行われる。
分解も、最初に第２の基板ユニット８１−２を外し、その後に第１の基板ユニット７１−１を外すことによって、支障なく行われる。
図８は、上記のメモリ組立体５０のマルチプロセッサ装置１１０へ組み込まれている状態を示す。
マルチプロセッサ装置１１０は、ラックに収まるサイズの箱体１１１を有し、この箱体１１１の内部に、３つのメモリ組立体５０をＹ１−Ｙ２方向に並んで有する構成である。
箱体１１１の底板上に、マザーボード１１２を有する。マザーボード１１２のＹ１端には、コネクタ１１３が実装してある。マザーボード１１２上には、箱形状のフレーム１１４が固定してある。フレーム１１４は、３つのブロック１１５，１１６，１１７を有し、各ブロック１１５，１１６，１１７にメモリ組立体５０が組み込まれている。
図８は、メモリ組立体５０をブロック１１７から引き出した状態で示す。第１の基板ユニット７１−１及び第２の基板ユニット７１−２は、夫々、レバー７３−１、７３−２を回動させ、レバー７３−１、７３−２の一部をフレーム１１４に係止させることによって、Ｚ２方向に押し下げられて実装され、また、保守のときには、Ｚ１方向に引き上げられて取り外される。
マルチプロセッサ装置１１０はＹ１方向に移動されてラック内に収容され、コネクタ１１３がラックに固定してあるバックパネル上のコネクタに接続された状態となる。
（第２実施例）
図９は、本発明の第２実施例になるメモリ組立体５０Ａを示す。
メモリ組立体５０Ａは、図５に示すメモリ組立体５０に、メモリ実装基板押え部材１２０−１、１２０−２が追加されている構成である。メモリ実装基板押え部材１２０−１、１２０−２は、夫々、略Ｕ字形状を有しており、ドータボード７１−１、７１−２に固定してあり、メモリ実装基板８１−１、８１−２を覆っている。メモリ実装基板押え部材１２０−１、１２０−２とメモリ実装基板８１−１、８１−２の先端との間には、弾性シート１２１が介在しており、メモリ実装基板８１−１、８１−２は先端側を弾性的に保持されており、衝撃及び振動を受けた場合でも、動きにくいようになっており、抜け落ちる危険はない。
よって、メモリ組立体５０Ａは衝撃及び振動に強い構造を有する。
（第３実施例）
図１０は、本発明の第３実施例になるメモリ組立体５０Ｂを示す。
メモリ組立体５０Ｂは、図５に示すメモリ組立体５０とは、第１の基板ユニット７１−１Ｂが相違する構成である。第１の基板ユニット７１−１Ｂのドータボード７１−１Ｂは、図５に示すドータボード７１−１より低く、高さＨである。第２の基板ユニット７１−２のメモリ実装基板８１−２の先端は、露出している。
また、各実施例において、メモリ実装基板８１−１、８１−２の枚数は１枚ずつでもよい。
また、メモリ実装基板８１−１、８１−２に代えて、他の電子部品が実装されている基板でもよい。メモリ実装基板８１−１、８１−２のドータボード７１−１、７１−２へ接続するコネクタ、カードエッジ型に限定されるものではない。ドータボード用コネクタ装置１００−１，１００−２に代えて、別の形式のコネクタ装置を使用することも可能である。
【図面の簡単な説明】
図１は従来のメモリ組立体を示す図である。
図２はメモリ容量を倍増したメモリ組立体の１例を示す図である。
図３はメモリ容量を倍増したメモリ組立体の別の例を示す図である。
図４は本発明の第１実施例になるメモリ組立体を概略的に示す図である。
図５は本発明の第１実施例になるメモリ組立体の斜視図である。
図６は図５のメモリ組立体を分解して示す斜視図である。
図７は第１，第２の基板ユニットを図６とは別の方向から見て示す斜視図である。
図８は本発明の第１実施例になるメモリ組立体を備えたマルチプロセッサ装置示す斜視図である。
図９は本発明の第２実施例になるメモリ組立体の斜視図である。
図１０は本発明の第３実施例になるメモリ組立体を概略的に示す図である。

Claims

マザーボードと、
該マザーボード上に立てて実装してあり、対向している第１、第２の基板ユニットとを有し、
第１の基板ユニットは、前記マザーボードに対して垂直に位置するドータボードと、当該ドータボードから張り出して前記マザーボードに対して平行に位置する電子部品実装基板とよりなり、
第２の基板ユニットは、前記マザーボードに対して垂直に位置するドータボードと、当該ドータボードから張り出して前記マザーボードに対して平行に位置する電気部品実装基板とよりなり、
第１の基板ユニットの電子部品実装基板と、第２の基板ユニットの電子部品実装基板とは、高さの位置を変えて向き合っており、前記マザーボードに対して垂直方向に重なった位置関係にある、構成としたプリント板ユニット。
マザーボードと、
該マザーボード上にコネクタ装置によって立てて実装してあり、対向している第１、第２の基板ユニットとを有し、
第１の基板ユニットは、下端寄りの部分にコネクタを有し前記マザーボードに対して垂直に位置するドータボードと、該ドータボードのうち前記下端寄りの部分に上記コネクタによって接続してあり、ドータボードから張り出して前記マザーボードに対して平行に位置する電子部品実装基板とよりなり、
第２の基板ユニットは、上端寄りの部分にコネクタし前記マザーボードに対して垂直に位置するドータボードと、該ドータボードのうち上端寄りの部分に上記コネクタによって接続してあり、ドータボードから張り出して前記マザーボードに対して平行に位置する電気部品実装基板とよりなり、
前記第１の基板ユニットの電子部品実装基板は下側、前記第２の基板ユニットの電子部品実装基板は上側に位置して互いに向き合っており、前記マザーボードに対して垂直方向に重なった位置関係にある、構成としたプリント板ユニット。
請求項２のプリント板ユニットにおいて、
前記第１の基板ユニットのドータボードは、上端寄りの部分に電子部品が実装された電子部品実装部を有し、
前記第２の基板ユニットのドータボードは、下端寄りの部分に電子部品が実装された電子部品実装部を有し、
前記第１の基板ユニットのドータボードの電子部品実装部と対向する位置に、前記第２の基板ユニットの電子部品実装基板が配置してあり、
前記第２の基板ユニットのドータボードの電子部品実装部と対向する位置に、前記第１の基板ユニットの電子部品実装基板が配置してある構成としたプリント板ユニット。
請求項２のプリント板ユニットにおいて、
上記マザーボード上には、第１の基板ユニットのドータボードと第２の基板ユニットのドータボードとの間の部分に半導体部品が実装してあり、該半導体部品が、第１の基板ユニットの電子部品実装基板の下側の空間に収まっている構成としたプリント板ユニット。
請求項２のプリント板ユニットにおいて、
前記第１及び第２の基板ユニットの各々は、前記対応する電子部品実装基板を覆って前記対応するドータボードに固定してあり、該電子部品実装基板の先端を保持する押え部材を有する構成としたプリント板ユニット。
マザーボードと、
該マザーボード上にコネクタ装置によって立てて実装してあり、対向している第１、第２の基板ユニットとを有し、
第１の基板ユニットは、コネクタを有し前記マザーボードに対して垂直に位置するドータボードと、該ドータボードに上記コネクタによって接続してあり、ドータボードから張り出して前記マザーボードに対して平行に位置する電子部品実装基板とよりなり、
第２の基板ユニットは、第１の基板ユニットのドータボードより高い寸法を有し、上端寄りの部分にコネクタを有し前記マザーボードに対して垂直に位置するドータボードと、該ドータボードのうち前記上端寄りの部分に上記コネクタによって接続してあり、ドータボードから張り出して前記マザーボードに対して平行に位置する電気部品実装基板とよりなり、
前記第１の基板ユニットの電子部品実装基板は下側、前記第２の基板ユニットの電子部品実装基板は上側に位置して互いに向き合っており、前記マザーボードに対して垂直方向に重なった位置関係にある、構成としたプリント板ユニット。
請求項１乃至６のうちいずれか一項に記載のプリント板ユニットにおいて、
電子部品実装基板は、回路基板に複数のメモリが実装されている構成であるプリント板ユニット。
請求項１乃至７のうちいずれか一項に記載のプリント板ユニットが組み込まれた構成の電子機器。